DE69738059T2 - Feldeffekttransistor mit isolierter Steuerelektrode - Google Patents

Feldeffekttransistor mit isolierter Steuerelektrode Download PDF

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Description

  • Die vorliegende Erfindung bezieht sich auf Feldeffekttransistoren (FETs).
  • Beispiele von herkömmlichen FETs sind in EP-A-0287056 und in Blair D S et al: "Potassium-assisted, facile Oxidation of Si/sub 3/N/ub 4/thin films" Journal of Applied Physics, 15. Febr. 1990, USA, M. 67, Nr. 4, Seiten 2066 bis 2073, XP002046459 ISSN 0021-8979 beschrieben.
  • Hohe Leistungsfähigkeit und Dichte sind Hauptziele des integrierten Schaltkreis(IC)-Chipdesigns. Ein Weg, mit dem Chipdesigner beide Ziele angehen, besteht darin, Bauelemente und Bauelementmerkmale kleiner zu machen. Je kleiner das Bauelementmerkmal (und andere Schaltkreiselemente) ist (sind), desto dichter können jene Schaltkreisbauelemente zusammengepackt werden und desto höher ist demzufolge die Schaltkreisdichte. Je dichter zusammen die Schaltkreisbauelemente gepackt sind, desto niedriger sind die Vedrahtungslasten und desto schneller ist demzufolge der Schaltkreis, d.h. desto höher ist die Schaltkreisleistungsfähigkeit. So konzentrieren sich Halbleiterprozessdesigner auf ein Reduzieren von Bauelementmerkmalen, um Bauelemente immer kleiner zu machen.
  • Ein einfaches Schrumpfen der Kanallänge von Feldeffekttransistoren (FETs) verändert Bauelementcharakteristika, wie Durchbruchspannung und Schwellenspannung (Vt), bis zu dem Punkt, an dem das Bauelement nicht mehr nutzbar ist. So werden weitere Bauelementparameter geändert, wie Kanaldotierung, Source-/Draindotierung und Gateoxiddicke, um die Änderungen der Bauelementcharakteristik zu kompensieren. Normalerweise wird das Kanaldotierprofil verändert, um Effekte des kürzeren Kanals (Kurzkanaleffekte) zu kompensieren. Änderungen des Dotierprofils erhöhen jedoch die Vt, so dass die Dotierprofiländerung üblicherweise von einem dünneren Gateoxid begleitet ist, um die Vt zu erniedrigen. Eine Dickenverringerung des Gateoxids intensiviert das elektrische Feld vom Gate auf den Kanal. Demzufolge wird die Gatekapazität pro Einheitsfläche erhöht, die Gatefläche wird verringert, und die Kanaltranskonduktanz wird erhöht. Insgesamt verbessert sich die Schaltkreisleistungsfähigkeit.
  • Unglücklicherweise sind Mängel, die für ältere, größere Bauelemente als geringfügig angesehen wurden, signifikante Fehler, wenn Bauelementmerkmale schrumpfen. Dünnere Gateoxide machen Bauelemente anfälliger für diese Fehler, was Leckströme und Defekte verursacht, welche die Chipausbeute reduzieren und die Chipzuverlässigkeit beeinträchtigen. Die mit einem Ausbeuteverlust in Beziehung stehende Zunahme der Chipkosten ist leicht zu quantifizieren, da Kosten für einen fertiggestellten Wafer von weniger Chips abgedeckt werden müssen. Mit einer reduzierten Zuverlässigkeit in Beziehung stehende Kosten, Kosten von Chips, die im normalen Gebrauch ausfallen, sind ein aufwändigeres Problem. Diese Zuverlässigkeitsausfälle sind kostenintensiver, da sie eine Systemausfallzeit verursachen, und aufgrund der Feldkosten, die mit dem Auffinden der ausfallenden Komponente in einem aufgebauten System verknüpft sind, das viele Chips enthält.
  • 1 ist eine Querschnittdarstellung eines FETs, der in einem 64M-DRAM-Prozess aufgebaut wurde. Es gibt zwei tiefe Gräben 100 auf jeder Seite des FETs 102, die ihn von benachbarten FETs isolieren. Ein Oxidrand 104 entlang der Seitenwände 106 des Grabens 100 isoliert den FET 102 von Polysilicium 108, das den Graben füllt und zum Beispiel eine Zellenkondensator-Speicherplatte eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) ist. Das Gate des FETs 102 ist durch eine Polysilicium-Wortleitung 110 gebildet, die über eine dünne Gateoxidschicht 112 in der Breite des FETs 102 hinwegläuft. FET-Stromfluss von der Drain zur Source (nicht gezeigt) ist senkrecht zum Polysilicium-Gate und der Wortleitung 110.
  • An jeder Seite des Kanals wurde eine Vertiefung 114 gebildet, wenn überschüssiges Oxid von dem Rand 104 entfernt wurde. Des Weiteren rundete die Oxidbildung des Randes 104 die Kanalseiten 116 ab. Demzufolge ist der Kanal 102 an seinen Seiten 116 abgerundet, während er in der Mitte nahezu planar ist. Die Vertiefung 114 und die Rundung sind Fehler, die für FETs mit größeren Merkmalen als geringfügige Artefakte angesehen wurden. Für einen 64M-DRAM-Prozess sind sie jedoch nicht geringfügig. Poly in der Vertiefung und auf den abgerundeten Seiten 114 steigern das E-Feld derart, dass es dort viel intensiver als auf dem Rest des Kanals ist. Als ein Ergebnis dieses intensivierten E-Felds weisen die Kanalseiten eine niedrigere Vt als der Rest des Kanals auf. So schaltet der Kanal nicht bei einer gleichmäßigen Gate-zu-Source-Spannung (Vgs) ein. Stattdessen schalten die Seiten 114 früher ein und später aus (d.h. mit einer kleineren Vgs) als der Rest des FET 102.
  • Während dieser Zustand für Logik vernachlässigbar sein kann, ist er für DRAM-Durchlassgates inakzeptabel, da er Durchlassgate-Kanalleckströme erhöht. Durchlassgate-Kanalleckströme ermöglichen, dass auf der Speicherplatte gespeicherte Ladung schneller dissipiert. Dies verkürzt die DRAM-Haltezeit, d.h. die Zeitdauer, während der Daten in einer DRAM-Zelle gespeichert werden können, ohne dass sie verstärkt oder aufgefrischt werden müssen. Allgemein ist die Auffrischfrequenz minimiert, da auf den DRAM während der Auffrischung nicht zugegriffen werden kann oder er nicht zur Verfügung steht. Eine DRAM-Zelle mit einer kurzen Haltezeit muss jedoch häufiger aufgefrischt werden als eine Zelle mit einer langen Haltezeit. Demzufolge ist eine kurze Haltezeit unerwünscht. Somit ist es wichtig, Kanalleckströme zu minimieren und daher FETs mit planaren Kanälen für DRAMs herzustellen.
  • Gemäß der vorliegenden Erfindung wird nun ein Feldeffekttransistor (FET) auf einem Halbleitersubstrat bereitgestellt, wobei der FET beinhaltet: einen Kanal, eine Gateoxidschicht auf dem Kanal, einen isolierenden Graben auf jeder Seite des Kanals und eine dielektrische Schicht entlang jeder Seite des FETs in den isolierenden Graben, wobei die dielektrische Schicht einen Oxidationskatalysator beinhaltet, und er dadurch gekennzeichnet ist, dass die dielektrische Schicht eine Schicht aus Oxid-Nitrid-Oxid (ONO) ist, der Oxidationskatalysator Kalium ist und das Gateoxid an den Kanalseiten dicker als das Gateoxid in der Kanalmitte ist.
  • Ein Vorteil der vorliegenden Erfindung besteht darin, dass sie FET-Kanalleckströme reduziert.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie Kanalschwankungen der FET-Schwellenspannung reduziert.
  • Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die Haltezeit der DRAM-Zelle vergrößert.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die FET-Merkmalabmessung reduziert.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die FET-Merkmalabmessung ohne Reduzieren der Haltezeit der DRAM-Zelle reduziert.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die FET-Merkmalabmessung ohne Vergrößern von Kanalleckströmen reduziert.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie die Gleichmäßigkeit der Schwellenspannung für FETs mit reduzierter Merkmalabmessung verbessert.
  • Noch ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie Kanalleckströme und Schwankungen der Schwellenspannung reduziert, ohne die Haltezeit der DRAM-Zelle für FETs mit reduzierter Merkmalabmessung zu verschlechtern.
  • In einer bevorzugten Ausführungsform der vorliegenden Erfindung wird ein Feldeffekttransistor (FET) bereitgestellt. Der bevorzugte Feldeffekttransistor (FET) ist auf einem Halbleitersubstrat ausgebildet, vorzugsweise Silicium. Er weist einen isolierenden Graben auf jeder Seite und eine ONO-Schicht entlang der Seiten des FET in dem isolierenden Graben auf. Die ONO-Schicht enthält Kalium. Das Gateoxid entlang der FET-Seiten an der ONO-Schicht ist dicker als das Gateoxid in der Mitte des Kanals.
  • Nunmehr wird eine bevorzugte Ausführungsform der vorliegenden Erfindung lediglich beispielhaft unter Bezugnahme auf die begleitenden Zeichnungen beschrieben, in denen:
  • 1 eine Querschnittdarstellung eines FETs in einem DRAM ist, der durch einen Fertigungsprozess des Standes der Technik hergestellt wurde,
  • 2A bis 2F die Schritte bei der Bildung eines FETs einer bevorzugten Ausführungsform darstellen,
  • 3 eine graphische Darstellung der Oxiddicke Tox in Abhängigkeit von der Kaliumkonzentration ist,
  • 4 ein Bild aus einem Transmissionselektronenmikroskop (TEM) an einer Ecke eines gemäß einem Verfahren des Standes der Technik aufgewachsenen FETs ist,
  • 5A bis 5B TEM-Bilder von gemäß der vorliegenden Erfindung aufgewachsenen FETs sind und
  • 6 eine Tabelle ist, die elektrische Parameter von FETs, die gemäß dem Stand der Technik aufgewachsen sind, mit einem FET einer bevorzugten Ausführungsform beinhaltet.
  • Die vorliegende Erfindung bezieht sich auf einen FET und den Prozess zur Bildung des FETs. Ein FET, der die vorliegende Erfindung verkörpert, weist entlang von Kanalseiten ein dickeres Gateoxid auf als auf dem Inneren des Kanals. Eine Schicht aus Siliciumoxid-Siliciumnitrid-Siliciumoxid (ONO), die an den Seiten des Kanalbereichs ausgebildet ist, beinhaltet einen Katalysator, der eine lokale Oxidbildung steigert. Der bevorzugte Katalysator ist Kalium.
  • Die 2A bis 2F repräsentieren die Schritte bei der Bildung des FET der bevorzugten Ausführungsform, der im Wesentlichen so ist, wie in 2F dargestellt. Als erstes werden in 2A tiefe Graben 120 in einer Halbleiterschicht (oder einem Wafer) 122 gebildet. Vor der Bildung der Gräben 120 wird auf der Halbleiterschicht 122 ein Kontaktstellendielektrikumstapel gebildet, der durch einen Schichtstapel 121 repräsentiert ist. Die Gräben 120 werden durch den Kontaktstellenstapel 121 hindurch und in den Wafer 122 geätzt, um einen FET-Bereich 124 zu isolieren und zu definieren. Ein Kanal, eine Source und eine Drain eines FETs werden in diesem definierten FET-Bereich 124 gebildet. Die Halbleiterschicht besteht vorzugsweise aus Silicium. In der bevorzugten Ausführungsform ist der FET nach Fertigstellung ein Durchlassgate-Transistor einer dynamischen Speicherzelle mit wahlfreiem Zugriff (DRAM-Zelle). Die Speicherkondensatorplatte der DRAM-Zelle wird in dem Graben 120 gebildet.
  • In 2B wird auf dem Kontaktstellenstapel 121 und in den Graben 120 konform eine ONO-Schicht 126 gebildet. Wenngleich als eine Einzelschicht bezeichnet, versteht es sich, dass die ONO-Schicht 126 eine dünne Nitridschicht ist, die zwischen zwei dünne Oxidschichten geschichtet ist. Die ONO-Schicht 126 überzieht die Gräben 120, wobei sie sich vertikal entlang der Seiten jedes Grabens 120 über die Oberfläche 128 des Wafers 122 hinaus und entlang des Kontaktstellenstapels 121 erstreckt. Als nächstes wird eine n+-Polysilicium(Poly)-Schicht 130 auf der ONO-Schicht 126 aufgebracht.
  • In 2C wird die Polysiliciumschicht 130 über dem Kontaktstellenstapel 121 entfernt, so dass das Polysilicium 132 lediglich in den Gräben 120 verbleibt. Die Polysiliciumschicht 130 wird vorzugsweise unter Verwendung von chemisch-mechanischem Polieren (CMP) entfernt. Polieren der Polysiliciumschicht 126 entfernt außerdem den Großteil der auf dem Kontaktstellenstapel 121 liegenden ONO-Schicht 124, so dass ONO hauptsächlich in den Graben 120 verbleibt. Nach dem CMP wird die restliche ONO-Schicht 124 von dem Kontaktstellenstapel 121 entfernt. Dann wird das verbliebene Polysilicium 130 geätzt, gefolgt von reaktivem Ionenätzen (RIE), so dass das verbliebene Poly 132 in den Gräben unter die Waferoberfläche 128 vertieft wird, vorzugsweise um 1,3 μm. Die bevorzugte Emulsion zum Entfernen der Polyschicht 130 ist eine Poly-Emulsion in Kaliumhydroxid, vorzugsweise < 0,1 % KOH. Das Siliciumnitrid in der ONO-Schicht 126 ist eine Diffusionsbarriere für das Kalium in der Emulsion. So diffundiert Kalium in die ONO-Schicht 126 durch das äußere Oxid hindurch und sammelt sich am Nitrid. Optional kann der Wafer zur Steigerung des Pegels an gesammeltem Kalium in einen Behälter mit einer KOH-Lösung eingetaucht werden.
  • Diese Schritte des Polierens der Polyschicht 130 mit einer Emulsion, die KOH enthält, und das optionale Eintauchen stehen im Gegensatz zu herkömmlichen Halbleiterchip-Fertigungspraktiken. Normalerweise wird eine derartige Verwendung von Kalium bei der Halbleiterchipfertigung vermieden, da Kalium leicht in Silicium diffundiert. Daher könnte die Verwendung einer KOH-Emulsion effektiv das Silicium vergiften, wodurch es zur Bildung von FETs nutzlos wird. Die ONO-Schicht 126 blockiert jedoch eine Diffusion des Kaliums und sammelt stattdessen das Kalium entlang der Grenzfläche zwischen dem äußeren Oxid und dem Nitrid.
  • Als nächstes wird in 2D in den Gräben 120 auf dem Poly 132 entlang der ONO-Schicht 126 selektiv ein Oxidrand 134 gebildet. Nach der Bildung des Rands 134 wird eine weitere n+-Polyschicht 136 auf dem Wafer 122 gebildet. Diese zweite Polyschicht 136 füllt die Gräben 120 wieder mit Polysilicium.
  • In 2E wird die Polyschicht 136 von dem Kontaktstellenstapel 121 unter Verwendung von CMP und RIE entfernt, so dass Poly 140 lediglich in den Gräben 120 verbleibt. Das Poly 140 in den Gräben 120 ist koplanar mit oder etwas vertieft zu der Waferoberfläche 128. Wie in dem vorherigen Poly-Entfernungsschritt ist die bevorzugte Emulsion eine Poly-Emulsion mit < 0,1 % KOH. Auf dem freigelegten Kontaktstellenstapel 121 und dem Poly 140 wird eine Abschirmoxidschicht (nicht gezeigt) in trockenem O2 aufgewachsen, wobei dafür gesorgt wird, dass eine Entfernung des Kaliums entlang der ONO-Schicht 128 vermieden wird. Dann werden n- oder p-Mulden (wenn erforderlich) definiert. Als nächstes wird (werden) ein geeigneter Dotierstoff (geeignete Dotierstoffe) zum Maßschneidern des Kanals ionenimplantiert. Dann wird der implantierte Dotierstoff nach Wunsch zu dem Wafer diffundiert, um das Siliciumsubstrat 122 im Volumen zu dotieren.
  • Nach dem Diffundieren der implantierten Dotierstoffe werden die Abschirmoxidschicht und die Kontaktstellenstapelschichten 121 entfernt, und ein Gateoxid kann aufgewachsen werden. Das Kalium entlang der ONO-Schicht 126 in den Graben 120, das durch das Nitrid gesammelt wurde, ist ein Katalysator für Siliciumoxidation. So ist das Gateoxid entlang der Seiten 142 des Kanals dicker, d.h. in enger Nachbarschaft zu der ONO-Schicht 126, wie in 2F dargestellt.
  • Als nächstes wird ein Isolationsoxid 144 selektiv aufgewachsen, um das Poly 140 in den Gräben 120 von nachfolgenden leitfähigen Schichten zu isolieren. Schließlich wird die Poly-Wortleitungsschicht 146 aufgebracht. Die Poly-Wortleitungsschicht 146 wird durch ein beliebiges allgemein bekanntes lithographisches Verfahren strukturiert. Nachfolgende Chipschichten werden gebildet und strukturiert, um den Chip unter Verwendung von Verfahren fertig zu stellen, die normalerweise in der Fertigung von integrierten Schaltkreischips verwendet werden.
  • Außerdem kann ein Teil der ONO-Schicht von den Graben in der Nachbarschaft von ausgewählten FETs entfernt werden, wie in Nicht-Feld-Gebieten, bevor das Gateoxid aufgewachsen wird. Dies kann zum Beispiel durch selektives Wegätzen der ONO-Schicht erfolgen, wenn flache Graben (flacher als die Feld-Isolationsgräben 120) für eine flache Grabenisolation gebildet werden. So werden zwei Typen von FETs gebildet. FETs in Feldgebieten sind FETs mit erhöhtem Gateoxid einer bevorzugten Ausführungsform, während FETs in Nicht-Feld-Gebieten (oder immer wenn die ONO-Schicht entfernt ist) nicht erhöhte, im Wesentlichen gleichförmige Gateoxidschichten aufweisen.
  • BEISPIELE
  • 3 ist eine graphische Darstellung der Vergrößerung der Oxiddicke (Tox) in Abhängigkeit von der Kaliumkonzentration. Eine Erhöhung des Pegels an akkumuliertem Kalium vergrößert die Gateoxiddicke an den Kanalseiten. Des Weiteren erstreckt sich diese Vergrößerung der Gateoxiddicke horizontal von den Seiten in den Kanal. Das Ausmaß der vergrößerten Oxiddicke, sowohl vertikal als auch horizontal, ist von dem Pegel an Kalium abhängig, der in der ONO-Schicht gesammelt ist. Wenn der akkumulierte Kaliumpegel ausreichend erhöht ist, wird das Gateoxid über das gesamte Bauelement hinweg dicker. Die Vergrößerung der Dicke ist umgekehrt proportional zu dem horizontalen Abstand von der ONO-Schicht 124 (d.h. von dem Kaliumkatalysator).
  • Außerdem beeinflussen die Aufwachstemperatur und die Aufwachsmedien das Ausmaß an Vergrößerung der lokalen Oxiddicke, die von dem Vorhandensein des Kaliumkatalysators abgeleitet wird. Der Oxiddickenunterschied von der Seite zur Mitte ist für ein Gateoxid, das bei 900 °C in trockenem O2 aufgewachsen wird, viel ausgeprägter, d.h. viel dicker an den Bauelementseiten als in der Bauelementmitte, als für ein Gateoxid, das bei 800 °C in nassem O2 aufgewachsen wird.
  • 4 ist ein Transmissionselektronenmikroskop(TEM)-Bild einer FET-Ecke (ein Querschnitt an einer Seite), die gemäß dem Stand der Technik bei 900 °C in O2 aufgewachsen wurde. Für diesen FET des Standes der Technik ist die Ecken-Tox (Tox entlang der Seite des Kanals) um 8 % dünner als die Mitten-Tox (in der Mitte des Kanals). Somit weist dieser FET des Standes der Technik aufgrund dieser geringeren Ecken-Tox und aufgrund des intensiveren E-Felds von dem Poly sowohl horizontal entlang des oberen Kanalgebiets als auch vertikal entlang der Seite (in dem Graben) eine niedrigere Ecken-Vt auf.
  • 5A ist ein TEM-Bild einer FET-Ecke, die bei 800 °C in nassem O2 gemäß der vorliegenden Erfindung aufgewachsen wurde. Für diesen FET der bevorzugten Ausführungsform ist die Ecken-Tox um 30 % größer als die Mitten-Tox. Somit ist die Vt entlang der Kanalseiten gegenüber jener des FETs des Standes der Technik erhöht. Des Weiteren ist das E-Feld durch die größere Ecken-Tox etwas abgeschwächt.
  • 5B ist ein TEM-Bild einer FET-Ecke der bevorzugten Ausführungsform, die bei 900 °C in trockenem O2 aufgewachsen wurde. Für diesen FET der bevorzugten Ausführungsform ist die Ecken-Tox um 70 % dicker als die Mitten-Tox. Das verdickte Oxid entlang der Seite dieses bevorzugten FETs erhöht die Ecken-Vt nahezu auf jene der Kanalmitten-Vt.
  • Die Tabelle von 6 ist ein Vergleich der elektrischen Parameter eines 10 μm breiten FETs des Standes der Technik mit einem FET von 10 μm der bevorzugten Ausführungsform, die jeweils an der Chipstelle auf verschiedenen Wafern unter nahezu identischen Bedingungen aufgewachsen wurden. Wenngleich beide Bauelemente eine nahezu identische Kanalmitten-Vt und einen nahezu identischen Ein-Strom (Ids) aufweisen, ist die Ecken-Vt des bevorzugten FETs nahezu gleich der Kanalmitten-Vt. Im Gegensatz dazu ist die Ecken-Vt des FETs des Standes der Technik 75 % jener der Ecken-Vt des FETs der bevorzugten Ausführungsform. So ist die Halteausbeute bei 256 ms (die Zeit, während der Ladung in einer Zelle gehalten wird) für das Bauelement der bevorzugten Ausführungsform mehr als das 2,6-fache jener des FETs des Standes der Technik.

Claims (2)

  1. Feldeffekttransistor (FET) auf einem Halbleitersubstrat, wobei der FET beinhaltet: einen Kanal; eine Gateoxidschicht (144) auf dem Kanal; einen isolierenden Graben (120) auf jeder Seite des Kanals; und eine dielektrische Schicht (126) entlang jeder Seite des FET in den isolierenden Gräben, wobei die dielektrische Schicht einen Oxidationskatalysator beinhaltet; und dadurch gekennzeichnet, dass die dielektrische Schicht eine Schicht aus Oxid-Nitrid-Oxid (ONO) ist, der Oxidationskatalysator Kalium ist und das Gateoxid an den Kanalseiten dicker als das Gateoxid in der Kanalmitte ist.
  2. FET nach Anspruch 1, der des Weiteren eine Oxidschulter (134) entlang der ONO-Schicht beinhaltet.
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