KR20050054356A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 셀 영역과 주변 영역을 갖는 기판 상에 랜딩플러그를 구비한 제1층간절연막을 형성하는 단계와, 상기 제1층간절연막 상에 두터운 하드마스크를 구비한 비트라인을 형성하는 단계와, 상기 비트라인을 포함한 제1층간절연막 상에 제2층간절연막과 식각정지막 및 제3층간절연막을 차례로 형성하는 단계와, 상기 제3층간절연막 상에 셀 영역을 노출시키도록 감광막 패턴을 형성하는 단계와, 상기 제3층간절연막, 식각정지막, 비트라인 사이 부분의 제2층간절연막 및 제1층간절연막을 차례로 식각하여 랜딩플러그를 노출시키는 콘택홀을 자기정렬적으로 형성하는 단계와, 상기 콘택홀을 매립하도록 도전막을 증착하는 단계 및 상기 기판 결과물을 비트라인의 하드마스크막이 노출되도록 CMP하여 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 스토리지 노드 콘택홀 형성의 공정마진을 확보하기 위한 방법에 관한 것이다.
최근의 반도체 소자는 소자의 집적도가 증가함에 따라 메모리 셀 크기가 점점 감소 되면서 워드라인과 캐패시터 콘택, 비트라인과 캐패시터 콘택의 마진이 점점 작아져 캐패시터 콘택을 더욱 작게 형성해야만 한다.
또한, 반도체 집적회로가 고집적화 됨에 따라 다수의 배선층 또는 콘택홀 사이의 얼라인 마진(Align Margin)이 점점 줄어들고 있다.
더욱이, 반도체 메모리 셀과 같이 디자인 룰에 여유가 없고 같은 형태의 패턴이 반복되는 셀 영역과 그렇지 못한 주변 회로 영역의 콘택홀을 동시에 형성해야 하는 공정에서는 공정 마진이 점점 줄어 들고 있다.
도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도 이다.
도 1a를 참조하면, 반도체 기판(11) 상에 제1층간절연막(12)을 형성하고, 이를 선택적으로 제거하여 트렌치를 형성한다. 이어서, 상기 트렌치 내에 도전물질을 매립하여 플러그(13)를 형성한다. 이어서, 상기 플러그(13)가 형성된 제1층간절연막(12) 상에 비트라인(14)들을 형성한다.
다음으로, 상기 비트라인(14)은 도전막(14a)과 하드마스크막(14b)인 질화막의 적층구조이며, 그 측벽에는 스페이서(14c)를 형성한다. 그런다음, 상기 비트라인이 형성된 제1층간절연막(12) 상에 비트라인을 덮도록 제2층간절연막(15)을 형성한다.
그런다음, 상기 제2층간절연막(15) 상에 감광막을 도포하고. 이를 노광 및 현상하여 비트라인 사이 부분의 제2층간절연막(15)이 노출되도록 감광막패턴(16)을 형성한다.
도 1b를 참조하면, 상기 감광막패턴(16)을 이용하여 제2층간절연막(15) 및 제1층간절연막(12)을 차례로 식각하여 하부의 플러그(13)를 노출시키는 콘택홀을 형성한다. 그런다음, 상기 감광막 패턴을 제거한다.
이어서, 상기 콘택홀을 매립하도록 도전물질로 폴리막을 매립하고, 이를 에치 백(etch back)하여 스토리지 노드 택 플러그(17)를 형성한다.
그러나, 상기 종래의 기술에 따른 반도체소자의 제조방법은, 스토리지 노드 콘택(SNC)에 웨이퍼 가장자리에서 발생되는 낫 오픈현상이 발생되어 비트 패일(Bit Fail)현상을 유발시키거나 스토리지 노드 콘택홀 내과 비트라인이 오버랩되면, 스토리지 노드 콘택 홀 바닥에서의 임계치수(CD:Critical Dimension)가 감소되어 저항이 높아지는 경우 리프레쉬 특성을 악화시켜 소자의 특성을 열화시킨다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 스토리지 노드 콘택의 낫 오픈(Not Open) 및 미스얼라인(misalign)을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 방법은, 셀 영역과 주변 영역을 갖는 기판 상에 랜딩플러그를 구비한 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 두터운 하드마스크를 구비한 비트라인을 형성하는 단계; 상기 비트라인을 포함한 제1층간절연막 상에 제2층간절연막과 식각정지막 및 제3층간절연막을 차례로 형성하는 단계; 상기 제3층간절연막 상에 셀 영역을 노출시키도록 감광막 패턴을 형성하는 단계; 상기 제3층간절연막, 식각정지막, 비트라인 사이 부분의 제2층간절연막 및 제1층간절연막을 차례로 식각하여 랜딩플러그를 노출시키는 콘택홀을 자기정렬적으로 형성하는 단계; 상기 콘택홀을 매립하도록 도전막을 증착하는 단계; 및 상기 기판 결과물을 비트라인의 하드마스크막이 노출되도록 CMP하여 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
(실시예)
이하, 첨부한 도면에 의거하여 본 발명의 실시예에 따른 반도체 소자의 제조방법에 대해 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도 이다.
도 2a를 참조하면, 반도체 기판(21) 상에 층간절연막(22)을 형성한다.
여기서, 상기 층간절연막(22) 내에는 캐패시터용 플러그(23)가 형성되어 있고, 상기 캐패시터용 플러그(23) 사이 부분에는 게이트(도시안됨)가 형성되며, 상기 게이트 상부에 후속의 비트라인과 콘택되는 비트라인 콘택(도시안됨)이 형성되어 있는 것으로 이해할 수 있다.
본 발명의 도면에서는 이해도를 높히기 위해 캐패시터용 플러그(23)만을 도시하였다.
다음으로, 상기 캐패시터용 플러그(23)가 형성된 제1층간절연막(22) 상에 도전물질과 질화막을 차례로 형성하고, 이를 식각하여 도전막(24a)과 하드마스크막(24b)의 적층구조인 비트라인(24)을 다수개 형성한다. 이어서, 상기 비트라인(24)을 포함한 제1층간절연막(22) 상에 질화막을 증착하고, 이를 블랭킷 식각하여 스페이서(25)를 형성한다.
여기서, 상기 하드마스크막(24b)은 후속의 스토리지 노드 콘택홀 형성을 위한 CMP시, CMP 정지 막의 역할을 위해 통상의 두께보다 두텁게 형성한다.
그런다음, 상기 비트라인(24)이 형성된 제1층간절연막(22) 상에 스페이서(25)를 포함한 다수개의 비트라인(24)을 덮도록 제2층간절연막(26)을 형성한다.
도 2b를 참조하면, 상기 제2층간절연막(26) 및 제1층간절연막(22)을 차례로 식각하여 다수개의 비트라인(24) 및 이들 사이 영역의 캐패시터용 랜딩플러그(23)를 동시에 노출시키는 콘택홀(27)을 형성한다.
도 2c를 참조하면, 그런다음, 상기 콘택홀(27)이 매립되도록 폴리막을 증착하고, 이를 CMP하여 스토리지 노드 콘택 플러그(28)를 형성한다.
상기한 바와 같이, 셀 영역 모두를 노출하도록 감광막 패턴을 형성하고, 비트라인의 하드마스크막을 두텁게 증착함으로써 자기 정렬적으로 스토리지 노드 콘택홀을 형성할 수 있다. 이에따라, 스토리지 노드 콘택홀의 낫 오픈 또는 미스얼라인을 방지할 수 있다.
본 발명에 따르면, 스토리지 노드 콘택홀을 형성하기 위한 감광막 패턴을 셀 영역을 모두 노출 시키고, 비트라인의 하드마스크막을 두텁게 증착하여 자기정렬적으로 스토리지 노드 콘택을 형성함으로써, 스토리지 노드 콘택의 낫 오픈(Not Open) 및 미스얼라인(misalign)을 방지할 수 있다.
따라서, 비트 패일 현상 및 스토리지 노드 콘택 홀 하부의 임계치수가 감소되어 저항이 높아지는 경우 생기는 리프레쉬 특성을 개선할 수 있으며, 소자 자체의 신뢰성을 확보할 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 도 1b는 종래의 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
21: 반도체 기판 22: 제1층간절연막
23: 캐패시터용 플러그 24: 비트라인
24a: 도전막 24b: 하드마스크막
25: 스페이서 26: 제2층간절연막
27: 콘택홀 28: 스토리지 노드 콘택 플러그

Claims (1)

  1. 다수개의 캐패시터용 랜딩플러그를 구비한 반도체 기판 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 상부에 하드마스크막을 구비한 비트라인을 형성하는 단계;
    상기 비트라인을 포함한 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 및 제1층간절연막을 차례로 식각하여 다수개의 비트라인 및 이들 상이 영역의 캐패시터용 랜딩플러그를 노출시키는 콘택홀을 자기정렬적으로 형성하는 단계;
    상기 콘택홀을 매립하도록 도전막을 증착하는 단계; 및
    상기 비트라인의 하드마스크막이 노출되도록 도전막 및 제2층간절연막을 CMP하는 단계;
    하여 스토리지 노드 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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