JP2021197526A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ヒロックの発生を防ぐことにより製品歩留まりの低下を防ぐ半導体装置を提供する。【解決手段】層間絶縁膜１１０上に形成されるＴｉＮ膜１１１からなる下部電極と、ＴｉＮ膜１１１上に形成される容量膜１１２と、容量膜１１２上に形成され、窒素を主成分のひとつとして含有するＴｉＮ膜１１７を含む上部電極と、上部電極上に形成される反射防止膜１１８と、容量膜１１２、上部電極及び反射防止膜１１８を覆い、酸素を主成分のひとつとして含有する層間絶縁膜１２０と、層間絶縁膜１２０及び容量膜１１２の一部に形成され、下部電極を露出させるビア１４０と、ビア１４０に形成され、下部電極と電気的に接続されるプラグ１４１とを備え、下部電極に、容量膜１１２の形成時にマイグレーションしない金属を用いる半導体装置１００が提供される。【選択図】図４Ｅ

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

半導体集積回路におけるキャパシタ素子として、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが知られている。アルミニウムと高融点金属とを積層して、配線のヒロック防止を図る技術として、例えば特許文献１、２がある。

特開昭６３−１５５７４３号公報 特開平７−３０２７９２号公報

しかし、アルミニウムを材料に用いた上部電極の上に容量膜を形成する時の熱により、電極のアルミニウムが膨張する（Ａｌヒロックが発生する）場合がある。Ａｌヒロックにより、配線工程の形成異常が発生し、製品歩留まりが低下する。

本開示は、上記の点に鑑みてなされたものであり、ヒロックの発生を防ぐことにより製品歩留まりの低下を防ぐ、半導体装置及び半導体装置の製造方法を提供することを目的とする。

本発明の第１態様に係る半導体装置は、半導体基板と、前記半導体基板上又は前記半導体基板上に形成された第１層間絶縁膜上に形成される下部電極と、前記下部電極上に形成される容量膜と、前記容量膜上に形成され、窒素を主成分のひとつとして含有する導電膜を含む上部電極と、前記上部電極上に形成される反射防止膜と、前記容量膜、前記上部電極及び前記反射防止膜を覆い、酸素を主成分のひとつとして含有する第２層間絶縁膜と、前記第２層間絶縁膜及び前記容量膜の一部に形成され、前記下部電極を露出させる開口部と、前記開口部に形成され、前記下部電極と電気的に接続される導電部と、を備え、前記下部電極に、前記容量膜の形成時にマイグレーションしない金属を用いる。

本発明の第２態様に係る半導体装置は、本発明の第１態様に係る半導体装置であって、前記下部電極にセ氏４００度でマイグレーションしない金属を用いる。

本発明の第３態様に係る半導体装置は、本発明の第１態様又は第２態様に係る半導体装置であって、前記半導体基板上又は前記第１層間絶縁膜上に、前記上部電極と同一の積層構造の通常配線部が形成されている。

本発明の第４態様に係る半導体装置は、本発明の第１態様又は第２態様に係る半導体装置であって、前記半導体基板上又は前記第１層間絶縁膜上に、前記下部電極及び前記上部電極と同一の積層構造の通常配線部が形成されている。

本発明の第５態様に係る半導体装置は、本発明の第１態様〜第４態様のいずれかに係る半導体装置であっては、前記下部電極は、ＴｉＮ膜を含む。

本発明の第６態様に係る半導体装置は、本発明の第５態様に係る半導体装置であって、前記下部電極は、さらにＴｉ膜を含む。

本発明の第７態様に係る半導体装置は、本発明の第１態様〜第６態様のいずれかに係る半導体装置であって、前記上部電極は、ＴｉＮ膜を含む。

本発明の第８態様に係る半導体装置の製造方法は、半導体基板上又は前記半導体基板上に形成された前記第１層間絶縁膜上に下部電極を形成する工程と、前記下部電極上に容量膜を形成する工程と、前記容量膜上に、窒素を主成分のひとつとして含有する導電膜を含む上部電極を形成する工程と、第１のエッチングにより前記上部電極の一部を除去して前記容量膜を露出させる工程と、前記上部電極上に反射防止膜を形成する工程と、前記容量膜、前記上部電極及び前記反射防止膜を覆い、酸素を主成分のひとつとして含有する第２層間絶縁膜を形成する工程と、酸素を主成分のひとつとして含有する物質の除去を行うことができる第２のエッチングにより、前記第２層間絶縁膜及び前記容量膜の一部を除去して、前記下部電極を露出させる開口部を形成する工程と、前記開口部に、前記下部電極と電気的に接続される導電部を形成する工程と、を備える。

本発明の第９態様に係る半導体装置の製造方法は、本発明の第８態様に係る半導体装置の製造方法であって、前記下部電極にセ氏４００度でマイグレーションしない金属を用いる。

本発明の第１０態様に係る半導体装置の製造方法は、本発明の第８態様又は第９態様に係る半導体装置の製造方法であって、前記上部電極を形成する工程において、前記半導体基板上又は前記第１層間絶縁膜上に、前記上部電極と同一の積層構造の通常配線部を形成する。

本発明の第１１態様に係る半導体装置の製造方法は、本発明の第８態様又は第９態様に係る半導体装置の製造方法であって、前記下部電極を形成する工程、及び前記上部電極を形成する工程において、前記半導体基板上又は前記第１層間絶縁膜上に、前記下部電極及び前記上部電極と同一の積層構造の通常配線部を形成する。

本発明の第１２態様に係る半導体装置の製造方法は、本発明の第８態様〜第１１態様のいずれかに係る半導体装置の製造方法であって、前記下部電極は、ＴｉＮ膜を含む。

本発明の第１３態様に係る半導体装置の製造方法は、本発明の第１２態様に係る半導体装置の製造方法であって、前記下部電極は、さらにＴｉ膜を含む。

本発明の第１４態様に係る半導体装置の製造方法は、本発明の第８態様〜第１３態様のいずれかに係る半導体装置の製造方法であって、前記上部電極は、ＴｉＮ膜を含む。

本発明によれば、容量膜が上部に形成される下部電極に高融点金属を主成分として含有する材料を用いることで、ヒロックの発生を防ぎ、製品歩留まりの低下を防ぐ半導体装置及び半導体装置の製造方法を提供することができる。

従来の半導体装置の断面詳細図である。 図１に示した半導体装置の形成プロセスを概略的に示す断面図である。 図１に示した半導体装置の形成プロセスを概略的に示す断面図である。 図１に示した半導体装置の形成プロセスを概略的に示す断面図である。 図１に示した半導体装置の形成プロセスを概略的に示す断面図である。 Ａｌヒロックが発生した半導体装置を概念的に示す断面図である。 本発明の第１の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第１の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第１の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第１の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第１の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第２の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第２の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第２の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第２の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第２の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第３の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第３の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第３の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第３の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第３の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第４の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第４の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第４の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第４の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。 本発明の第４の実施形態に係る半導体装置の形成プロセスを概略的に示す断面図である。

以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されており、実際の比率とは異なる場合がある。

（経緯）
まず、本発明の実施形態を説明する前に、本件発明者が本発明の実施形態を考案するに至った経緯を説明する。

図１は、従来の半導体装置の断面詳細図である。図１に示した半導体装置９００は、３つの配線が積層された構造を有している。半導体装置９００は、半導体基板９０１上に第１配線が形成され、層間絶縁膜９１０上に第２配線が形成され、層間絶縁膜９２０上に第３配線が形成されている。

半導体基板９０１上に形成された第１配線は、下から順にチタン（Ｔｉ）膜９０２、窒化チタン（ＴｉＮ）膜９０３、アルミニウム（Ａｌ）膜９０４、Ｔｉ膜９０５、及びＴｉＮ膜９０６がスパッタ法を用いて形成されている。ＴｉＮ膜９０６上には、第１配線を加工する際のリソグラフィー工程における反射防止膜９０７を成膜する。反射防止膜９０７は、例えばシリコン酸窒化膜（ＳｉＯＮ膜）である。半導体基板９０１上には層間絶縁膜９１０が形成されるが、反射防止膜９０７上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール９０８が形成される。

層間絶縁膜９１０上に形成された第２配線は、下から順にＴｉ膜９１１、ＴｉＮ膜９１２、Ａｌ膜９１３、Ｔｉ膜９１４、及びＴｉＮ膜９１５からなる下部電極と、容量膜９１６と、上部電極であるＴｉＮ膜９１７と、がスパッタ法を用いて形成されている。容量膜９１６の材料には、例えばシリコン窒化膜（ＳｉＮ膜）、シリコン酸化膜（ＳｉＯ膜）、ＳｉＯＮ膜等が用いられる。容量膜９１６又はＴｉＮ膜９１７上には反射防止膜９１８が形成される。層間絶縁膜９１０及び反射防止膜９１８上には層間絶縁膜９２０が形成されるが、反射防止膜９１８上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール９１９が形成される。また、下部電極、容量膜９１６及び上部電極とでＭＩＭキャパシタが形成される。

層間絶縁膜９２０上に形成された第３配線は、下から順にＴｉ膜９２１、ＴｉＮ膜９２２、Ａｌ膜９２３、Ｔｉ膜９２４、及びＴｉＮ膜９２５がスパッタ法を用いて形成されている。ＴｉＮ膜９２５上には、第３配線を加工する際のリソグラフィー工程における反射防止膜９２６を成膜する。

図２Ａ〜図２Ｄは、図１に示した半導体装置９００の形成プロセスを概略的に示す断面図である。図２Ａ〜図２Ｄでは、半導体基板９０１の図示を省略している。

図２Ａは、層間絶縁膜９１０上に、Ｔｉ膜９１１、ＴｉＮ膜９１２、Ａｌ膜９１３、Ｔｉ膜９１４、及びＴｉＮ膜９１５からなる下部電極と、容量膜９１６と、が形成された状態を示している。続いて、図２Ｂに示したように、上部電極であるＴｉＮ膜９１７を形成し、保護膜９３１を形成してレジストしてＴｉＮ膜９１７のパターニングが行われる。続いて、図２Ｃに示したように、容量膜９１６又はＴｉＮ膜９１７上に反射防止膜９１８が形成され、保護膜９３２を形成してレジストして上部電極、容量膜９１６及び下部電極のパターニングが行われる。図２Ｄは、上部電極、容量膜９１６及び下部電極のパターニング後の半導体装置９００の断面図である。

しかしながら、このように半導体装置９００を形成した場合、容量膜９１６の形成時の熱により、符号９４０で示した領域において、Ａｌ膜９１３が膨れ上がる現象（Ａｌヒロック）が生じる。図３は、Ａｌヒロックが発生した半導体装置の断面を概念的に示す図である。図３の符号９５０は、Ａｌヒロックが発生している領域である。図３では、スルーホール部の上層配線への突きつけによる容量膜の破壊が生じ、Ａｌヒロックが発生すると、配線工程の形成異常が発生し、製品歩留まりが低下する。

そこで本件発明者は、上述した点に鑑み、ヒロックの発生を防ぐことにより製品歩留まりの低下を防ぐことが可能な半導体装置及び半導体装置の製造方法に関する技術について鋭意検討を行った。その結果、本件発明者は、以下で説明するように、容量膜が上部に形成される下部電極に高融点金属を主成分として含有する材料を用いることで、ヒロックの発生を防ぎ、製品歩留まりの低下を防ぐ半導体装置及び半導体装置の製造方法を考案するに至った。

（第１の実施形態）
図４Ａ〜図４Ｅは、本発明の第１の実施形態に係る半導体装置１００の形成プロセスを概略的に示す断面図である。

図４Ａは、半導体基板（図示せず）上に、Ｔｉ膜１０２、ＴｉＮ膜１０３、Ａｌ膜１０４、Ｔｉ膜１０５、及びＴｉＮ膜１０６が、例えばスパッタ法で形成された状態を示している。ＴｉＮ膜１０６上には、第１配線を加工する際のリソグラフィー工程における反射防止膜１０７を成膜する。反射防止膜１０７は、例えばＳｉＯＮ膜である。反射防止膜１０７上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール１０８が形成される。また、図４Ａは、層間絶縁膜１１０上に、下部電極としてＴｉＮ膜１１１が、例えばスパッタ法で形成され、ＴｉＮ膜１１１上に容量膜１１２が、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜された状態を示している。容量膜１１２の膜厚は、ＭＩＭキャパシタの静電容量等に応じて設定される。層間絶縁膜１１０には、例えばシリコン酸化膜が用いられ得る。また、容量膜１１２の材料には、例えばＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜等が用いられる。

続いて、図４Ｂに示したように、容量膜１１２上にＴｉ膜１１３、ＴｉＮ膜１１４、Ａｌ膜１１５、Ｔｉ膜１１６、及びＴｉＮ膜１１７が上部電極として、例えばスパッタ法で形成される。さらに、図４Ｂに示したように保護膜１３１を形成してレジストすることで、上部電極のパターニングが行われる。

続いて、図４Ｃに示したように、保護膜１３２を形成してレジストして、下部電極であるＴｉＮ膜１１１と、容量膜１１２とのパターニングが行われる。図４Ｄは、レジストによってＴｉＮ膜１１１及び容量膜１１２がパターニングされた状態を示している。ＴｉＮ膜１１１及び容量膜１１２がパターニングされることで、ＭＩＭキャパシタが形成される。

続いて、図４Ｅに示したように、表面全面、すなわち容量膜１１２及びＴｉＮ膜１１７上に層間絶縁膜１２０が形成される。層間絶縁膜１２０には、例えばシリコン酸化膜が用いられ得る。さらに、リソグラフィー及びドライエッチングによって、層間絶縁膜１２０にビア１４０が形成される。図示の例では、ビア１４０は、上部電極に達する開口、及び下部電極のＴｉＮ膜１１１に達する開口を含み、かつ、Ａｌ膜１１５に達しないようにする。さらに、ビア１４０内に、導電部としてのプラグ１４１を埋め込む。プラグ１４１は、例えば、タングステンで形成される。そして、層間絶縁膜１２０上にＴｉ膜１２１、ＴｉＮ膜１２２、Ａｌ膜１２３、Ｔｉ膜１２４、ＴｉＮ膜１２５、及び反射防止膜１２６が、例えばスパッタ法で形成され、パターニングされる。

以上説明したように、本発明の第１の実施形態によれば、容量膜１１２を形成する際の下地の膜がＴｉＮ膜１１１の単層となる。ＴｉＮは高融点金属のため、従来の半導体装置で発生したようなヒロックが発生しない。従って、第１の実施形態に係る半導体装置１００は、ヒロックの発生を抑えられることにより、製品歩留まりが向上する。

（第２の実施形態）
図５Ａ〜図５Ｅは、本発明の第２の実施形態に係る半導体装置２００の形成プロセスを概略的に示す断面図である。

図５Ａは、半導体基板（図示せず）上に、Ｔｉ膜２０２、ＴｉＮ膜２０３、Ａｌ膜２０４、Ｔｉ膜２０５、及びＴｉＮ膜２０６が、例えばスパッタ法で形成された状態を示している。ＴｉＮ膜２０６上には、第１配線を加工する際のリソグラフィー工程における反射防止膜２０７を成膜する。反射防止膜２０７は、例えばＳｉＯＮ膜である。反射防止膜２０７上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール２０８が形成される。また、図５Ａは、層間絶縁膜２１０上に、下部電極としてＴｉＮ膜２１１が、例えばスパッタ法で形成され、ＴｉＮ膜２１１上に容量膜２１２が、例えばＣＶＤ法を用いて成膜された状態を示している。容量膜２１２の膜厚は、ＭＩＭキャパシタの静電容量等に応じて設定される。層間絶縁膜２１０には、例えばシリコン酸化膜が用いられ得る。また、容量膜２１２の材料には、例えばＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜等が用いられる。

続いて、図５Ｂに示したように、保護膜２３１を形成してレジストして、下部電極であるＴｉＮ膜２１１と、容量膜２１２とのパターニングが行われる。

続いて、図５Ｃに示したように、層間絶縁膜２１０及び容量膜２１２上にＴｉ膜２１３、ＴｉＮ膜２１４、Ａｌ膜２１５、Ｔｉ膜２１６、及びＴｉＮ膜２１７が上部電極として、例えばスパッタ法で形成される。さらに、図５Ｃに示したように、ＴｉＮ膜２１７上に反射防止膜２１８が形成され、保護膜２３２を形成してレジストして上部電極のパターニングが行われる。図５Ｄは、レジストによって上部電極がパターニングされた状態を示している。上部電極がパターニングされることでＭＩＭキャパシタが形成される。

続いて、図５Ｅに示したように、表面全面、すなわち容量膜２１２及びＴｉＮ膜２１７上に層間絶縁膜２２０が形成される。層間絶縁膜２２０には、例えばシリコン酸化膜が用いられ得る。さらに、リソグラフィー及びドライエッチングによって、層間絶縁膜２２０にビア２４０が形成される。図示の例では、ビア２４０は、上部電極に達する開口、及び下部電極のＴｉＮ膜２１１に達する開口を含み、かつ、Ａｌ膜２１５に達しないようにする。さらに、ビア２４０内に、導電部としてのプラグ２４１を埋め込む。プラグ２４１は、例えば、タングステンで形成される。そして、層間絶縁膜２２０上にＴｉ膜２２１、ＴｉＮ膜２２２、Ａｌ膜２２３、Ｔｉ膜２２４、ＴｉＮ膜２２５、及び反射防止膜２２６が、例えばスパッタ法で形成され、パターニングされる。

以上説明したように、本発明の第２の実施形態によれば、容量膜２１２を形成する際の下地の膜がＴｉＮ膜２１１の単層となる。ＴｉＮは高融点金属のため、従来の半導体装置で発生したようなヒロックが発生しない。従って、第２の実施形態に係る半導体装置２００は、ヒロックの発生を抑えられることにより、製品歩留まりが向上する。

さらに、本発明の第２の実施形態によれば、ＭＩＭキャパシタが形成されていない配線（通常配線部）において、配線が上部電極と同じ材料で形成されている。従って、第２の実施形態に係る半導体装置２００は、通常配線部の電気抵抗は、第１の実施形態に係る半導体装置１００より低くなり、従来の半導体装置と同等となる。

（第３の実施形態）
図６Ａ〜図６Ｅは、本発明の第３の実施形態に係る半導体装置３００の形成プロセスを概略的に示す断面図である。

図６Ａは、半導体基板（図示せず）上に、Ｔｉ膜３０２、ＴｉＮ膜３０３、Ａｌ膜３０４、Ｔｉ膜３０５、及びＴｉＮ膜３０６が、例えばスパッタ法で形成された状態を示している。ＴｉＮ膜３０６上には、第１配線を加工する際のリソグラフィー工程における反射防止膜３０７を成膜する。反射防止膜３０７は、例えばＳｉＯＮ膜である。反射防止膜１０７上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール３０８が形成される。また、図６Ａは、層間絶縁膜３１０上に、下部電極としてＴｉＮ膜３１１が、例えばスパッタ法で形成され、ＴｉＮ膜３１１上に、例えばＣＶＤ法を用いて容量膜３１２が成膜された状態を示している。容量膜３１２の膜厚は、ＭＩＭキャパシタの静電容量等に応じて設定される。層間絶縁膜３１０には、例えばシリコン酸化膜が用いられ得る。また、容量膜３１２の材料には、例えばＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜等が用いられる。

続いて、図６Ｂに示したように、保護膜３３１を形成してレジストして、容量膜３１２のパターニングが行われる。

続いて、図６Ｃに示したように、ＴｉＮ膜３１１及び容量膜３１２上にＴｉ膜３１３、ＴｉＮ膜３１４、Ａｌ膜３１５、Ｔｉ膜３１６、及びＴｉＮ膜３１７が上部電極として形成される。さらに、図６Ｃに示したように、ＴｉＮ膜３１７上に反射防止膜３１８が形成され、保護膜３３２を形成してレジストして上部電極及び下部電極のパターニングが行われる。図６Ｄは、レジストによって上部電極及び下部電極がパターニングされた状態を示している。上部電極及び下部電極がパターニングされることでＭＩＭキャパシタが形成される。

続いて、図６Ｅに示したように、表面全面、すなわち容量膜３１２及びＴｉＮ膜３１７上に層間絶縁膜３２０が形成される。層間絶縁膜３２０には、例えばシリコン酸化膜が用いられ得る。さらに、リソグラフィー及びドライエッチングによって、層間絶縁膜３２０にビア３４０が形成される。図示の例では、ビア３４０は、上部電極に達する開口、及び下部電極のＴｉＮ膜３１１に達する開口を含み、かつ、Ａｌ膜３１５に達しないようにする。さらに、ビア３４０内に、導電部としてのプラグ３４１を埋め込む。プラグ３４１は、例えば、タングステンで形成される。そして、層間絶縁膜３２０上にＴｉ膜３２１、ＴｉＮ膜３２２、Ａｌ膜３２３、Ｔｉ膜３２４、ＴｉＮ膜３２５、及び反射防止膜３２６が、例えばスパッタ法で形成され、パターニングされる。

以上説明したように、本発明の第３の実施形態によれば、容量膜３１２を形成する際の下地の膜がＴｉＮ膜３１１の単層となる。ＴｉＮは高融点金属のため、従来の半導体装置で発生したようなヒロックが発生しない。従って、第３の実施形態に係る半導体装置３００は、ヒロックの発生を抑えられることにより、製品歩留まりが向上する。

さらに、本発明の第３の実施形態によれば、ＭＩＭキャパシタが形成されていない通常配線部において、配線部が下部電極及び上部電極と同じ材料で形成されている。従って、第３の実施形態に係る半導体装置３００は、通常配線部の電気抵抗は、第１の実施形態に係る半導体装置１００より低くなり、かつ、第２の実施形態に係る半導体装置２００よりさらに低くなる。

（第４の実施形態）
図７Ａ〜図７Ｅは、本発明の第４の実施形態に係る半導体装置４００の形成プロセスを概略的に示す断面図である。

図７Ａは、半導体基板（図示せず）上に、Ｔｉ膜４０２、ＴｉＮ膜４０３、Ａｌ膜４０４、Ｔｉ膜４０５、及びＴｉＮ膜４０６が、例えばスパッタ法で形成された状態を示している。ＴｉＮ膜４０６上には、第１配線を加工する際のリソグラフィー工程における反射防止膜４０７を成膜する。反射防止膜４０７は、例えばＳｉＯＮ膜である。反射防止膜４０７上には開口部が設けられ、開口部には第２配線と電気的に接続するためのプラグを通すためのスルーホール４０８が形成される。また、図７Ａは、層間絶縁膜４１０上に、下部電極としてＴｉ膜４１３及びＴｉＮ膜４１１が、例えばスパッタ法で形成され、ＴｉＮ膜４１１上に容量膜４１２が例えばＣＶＤ法を用いて成膜された状態を示している。容量膜４１２の膜厚は、ＭＩＭキャパシタの静電容量等に応じて設定される。層間絶縁膜４１０には、例えばシリコン酸化膜が用いられ得る。また、容量膜４１２の材料には、例えばＳｉＮ膜、ＳｉＯ膜、ＳｉＯＮ膜等が用いられる。

図７Ｂに示したように、保護膜４３１を形成してレジストして、容量膜４１２のパターニングが行われる。

続いて、図７Ｃに示したように、ＴｉＮ膜４１１及び容量膜４１２上にＡｌ膜４１５、Ｔｉ膜４１６、及びＴｉＮ膜４１７が上部電極として形成される。さらに、図７Ｃに示したように、ＴｉＮ膜４１７上に反射防止膜４１８が形成され、保護膜４３２を形成してレジストして上部電極及び下部電極のパターニングが行われる。図７Ｄは、レジストによって上部電極及び下部電極がパターニングされた状態を示している。上部電極及び下部電極がパターニングされることでＭＩＭキャパシタが形成される。

続いて、図７Ｅに示したように、表面全面、すなわち容量膜４１２及びＴｉＮ膜４１７上に層間絶縁膜４２０が形成される。層間絶縁膜４２０には、例えばシリコン酸化膜が用いられ得る。さらに、リソグラフィー及びドライエッチングによって、層間絶縁膜４２０にビア４４０が形成される。図示の例では、ビア４４０は、上部電極に達する開口、及び下部電極のＴｉＮ膜４１１に達する開口を含み、かつ、Ａｌ膜４１５に達しないようにする。さらに、ビア４４０内に、導電部としてのプラグ４４１を埋め込む。プラグ４４１は、例えば、タングステンで形成される。そして、層間絶縁膜４２０上にＴｉ膜４２１、ＴｉＮ膜４２２、Ａｌ膜４２３、Ｔｉ膜４２４、ＴｉＮ膜４２５、及び反射防止膜４２６が、例えばスパッタ法で形成され、パターニングされる。

以上説明したように、本発明の第４の実施形態によれば、容量膜４１２を形成する際の下地の膜がＴｉＮ膜４１１及びＴｉ膜４１３の２層構造となる。ＴｉＮは高融点金属のため、従来の半導体装置で発生したようなヒロックが発生しない。従って、第４の実施形態に係る半導体装置４００は、ヒロックの発生を抑えられることにより、製品歩留まりが向上する。

さらに、本発明の第４の実施形態によれば、ＭＩＭキャパシタが形成されていない通常配線部において、下部電極にＴｉ膜４１３がさらに積層されている。従って、第４の実施形態に係る半導体装置４００は、通常配線部の電気抵抗は、第１の実施形態に係る半導体装置１００より低くなり、かつ、第３の実施形態に係る半導体装置３００よりさらに低くなる。

上記各実施形態における下部電極には、容量膜の形成時にマイグレーションしない材料が用いられる。下部電極の材質は、例えば、セ氏４００度程度でマイグレーションしない材質が望ましく、そのような材質には、ＴｉＮの他に、例えばチタン、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等がある。

また、上記各実施形態では、電極が３層に積層された構造を有する半導体装置及び半導体装置の製造方法を示したが、本発明は係る例に限定されるものではない。また、上記各実施形態に係る半導体装置では、ＭＩＭキャパシタと共にトランジスタ等の能動素子、抵抗等の受動素子等の他の素子も形成される場合がある。上記各実施形態の説明で用いた図面においては、他の素子の図示を省略しＭＩＭキャパシタの周辺部のみを図示している。また、上記各実施形態において、ある層が「他の層上」あるいは「基板上」に形成されるとは、ある層が他の層上、又は基板上に直接形成される場合に限らず、第３の層を介して形成される場合も含む。

１００ 半導体装置
１１１、１１４、１１７ ＴｉＮ膜
１１２ 容量膜
１１３、１１６ Ｔｉ膜
１１４ ＴｉＮ膜
１１５ Ａｌ膜
１２０ 層間絶縁膜
１４０ ビア
１４１ プラグ

Claims (14)

1. 半導体基板と、
   前記半導体基板上又は前記半導体基板上に形成された第１層間絶縁膜上に形成される下部電極と、
   前記下部電極上に形成される容量膜と、
   前記容量膜上に形成され、窒素を主成分のひとつとして含有する導電膜を含む上部電極と、
   前記上部電極上に形成される反射防止膜と、
   前記容量膜、前記上部電極及び前記反射防止膜を覆い、酸素を主成分のひとつとして含有する第２層間絶縁膜と、
   前記第２層間絶縁膜及び前記容量膜の一部に形成され、前記下部電極を露出させる開口部と、
   前記開口部に形成され、前記下部電極と電気的に接続される導電部と、
   を備え、
   前記下部電極に、前記容量膜の形成時にマイグレーションしない金属を用いる半導体装置。
2. 前記下部電極にセ氏４００度でマイグレーションしない金属を用いる、請求項１に記載の半導体装置。
3. 前記半導体基板上又は前記第１層間絶縁膜上に、前記上部電極と同一の積層構造の通常配線部が形成されている、請求項１又は請求項２に記載の半導体装置。
4. 前記半導体基板上又は前記第１層間絶縁膜上に、前記下部電極及び前記上部電極と同一の積層構造の通常配線部が形成されている、請求項１又は請求項２に記載の半導体装置。
5. 前記下部電極は、ＴｉＮ膜を含む、請求項１〜請求項４のいずれか１項に記載の半導体装置。
6. 前記下部電極は、さらにＴｉ膜を含む、請求項５に記載の半導体装置。
7. 前記上部電極は、ＴｉＮ膜を含む、請求項１〜請求項６のいずれか１項に記載の半導体装置。
8. 半導体基板上又は前記半導体基板上に形成された前記第１層間絶縁膜上に下部電極を形成する工程と、
   前記下部電極上に容量膜を形成する工程と、
   前記容量膜上に、窒素を主成分のひとつとして含有する導電膜を含む上部電極を形成する工程と、
   第１のエッチングにより前記上部電極の一部を除去して前記容量膜を露出させる工程と、
   前記上部電極上に反射防止膜を形成する工程と、
   前記容量膜、前記上部電極及び前記反射防止膜を覆い、酸素を主成分のひとつとして含有する第２層間絶縁膜を形成する工程と、
   酸素を主成分のひとつとして含有する物質の除去を行うことができる第２のエッチングにより、前記第２層間絶縁膜及び前記容量膜の一部を除去して、前記下部電極を露出させる開口部を形成する工程と、
   前記開口部に、前記下部電極と電気的に接続される導電部を形成する工程と、
   を備える半導体装置の製造方法。
9. 前記下部電極にセ氏４００度でマイグレーションしない金属を用いる、請求項８に記載の半導体装置の製造方法。
10. 前記上部電極を形成する工程において、前記半導体基板上又は前記第１層間絶縁膜上に、前記上部電極と同一の積層構造の通常配線部を形成する、請求項８又は請求項９に記載の半導体装置の製造方法。
11. 前記下部電極を形成する工程、及び前記上部電極を形成する工程において、前記半導体基板上又は前記第１層間絶縁膜上に、前記下部電極及び前記上部電極と同一の積層構造の通常配線部を形成する、請求項８又は請求項９に記載の半導体装置の製造方法。
12. 前記下部電極は、ＴｉＮ膜を含む、請求項８〜請求項１１のいずれか１項に記載の半導体装置の製造方法。
13. 前記下部電極は、さらにＴｉ膜を含む、請求項１２に記載の半導体装置の製造方法。
14. 前記上部電極は、ＴｉＮ膜を含む、請求項８〜請求項１３のいずれか１項に記載の半導体装置の製造方法。

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