KR101204579B1 - 시스템온칩 어플리케이션을 위한 이중 유전체 ｍｉｍ 커패시터를 포함하는 집적 회로 구조 - Google Patents

시스템온칩 어플리케이션을 위한 이중 유전체 ｍｉｍ 커패시터를 포함하는 집적 회로 구조 Download PDF

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Abstract

집적 회로 구조는 제1영역 및 제2영역을 갖는 칩을 포함한다. 제1MIM(metal-insulator-metal) 커패시터는 상기 제1영역에 형성된다. 상기 제1MIM 커패시터는 제1하부 전극; 상기 제1하부 전극 위에 있는 제1상부 전극; 및 상기 제1하부 전극과 상기 제1상부 전극 사이에서 상기 제1하부 전극 및 상기 제1상부 전극과 접하는 제1커패시터 절연체를 갖는다. 제2MIM 커패시터는 상기 제2영역에 있으며, 상기 제1MIM 커패시터와 실질적으로 동일한 높이에 있다. 상기 제2MIM 커패시터는 제2하부 전극; 상기 제2하부 전극 위에 있는 제2상부 전극; 및 상기 제2하부 전극과 상기 제2상부 전극 사이에서 상기 제2하부 전극 및 상기 제2상부 전극과 접하는 제2커패시터 절연체를 포함한다. 상기 제2커패시터 절연체는 상기 제1커패시터 절연체와 다르다. 상기 제1상부 전극 및 상기 제1하부 전극은 상기 제2상부 전극 및 상기 제2하부 전극과 동시에 형성될 수 있다.

Description

시스템온칩 어플리케이션을 위한 이중 유전체 ＭＩＭ 커패시터 {Dual-Dielectric MIM Capacitors for System-on-Chip Applications}
본 발명은 일반적으로 커패시터(capacitor)에 관한 것으로, 더욱 상세하게는 칩의 서로 다른 영역에서 상이한 커패시터 절연체(capacitor insulator)를 갖는 MIM(metal-insulator-metal) 커패시터의 구조 및 그 제조방법에 관한 것이다.
MIM(metal-insulator-metal) 커패시터는 혼합 신호(mixed signal) 회로, 아날로그 회로, RF(radio frequency) 회로, DRAM(dynamic random access memory), 임베디드(embedded) DRAM, 및 논리 연산 회로와 같은 기능 회로(functional circuit)에 널리 사용되고 있다. 시스템온칩(SoC; System-on-Chip) 장치에서는, 서로 다른 기능 회로를 위한 상이한 커패시터가 동일한 칩에 집적되어 상이한 용도로서의 역할을 수행해야만 한다. 예를 들면, 혼합 신호 회로에서 커패시터는 디커플링(decoupling) 커패시터와 고주파 노이즈 필터(high-frequency noise filter)로서 이용된다. DRAM 및 임베디드 DRAM 회로에서는 커패시터가 메모리 저장을 위해 이용되고, RF 회로에서는 커패시터가 커플링(coupling) 및/또는 바이패싱(bypassing) 목적을 위해 오실레이터(oscillator)와 위상변이 네트워크(phase-shift network)에 이용된다. 마이크로프로세서에서는 커패시터가 디커플링을 위해 이용된다. 이러한 커패시터를 동일한 칩에 결합하는 전통적인 방법은 이들은 서로 다른 금속 레이어(metal layer)에 만드는 것이다.
서로 다른 금속 레이어에 형성되며 상이한 기능을 갖는 커패시터에 있어서, 이런 커패시터는 다른 작동 전압(operation voltage)으로 동작할 수 있다. 예를 들면, 디커플링 커패시터로 이용될 때에는 커패시터가 높은 전압을 견딜 수 있는 능력이 필요하다. 따라서, 커패시터 절연체(capacitor unsulator)는 두꺼워질 필요가 있다. 반면에 DRAM에서는 작동 전압이 낮으며, DRAM 셀 밀도(cell density)를 증가시키기 위해서 커패시터가 작아질 필요가 있다. 따라서, 커패시터 절연체는 얇아질 필요가 있다.
그러나 통상적인 커패시터 집적 방법에는 단점이 존재한다. 상이한 기능을 갖는 커패시터가 서로 다른 레이어에 형성되기 때문에, 한 금속 레이어에 있는 커패시터는 독자적인 형성 공정을 가질 필요가 있으며 이런 독자적인 형성 공정은 다른 레이어에 있는 다른 커패시터와는 공유될 수 없다. 예를 들면, 한 레이어에 있는 커패시터의 하부 전극(bottom electrode), 절연체, 상부 전극(top electrode)은 각각 다른 레이어에 있는 다른 커패시터의 하부 전극, 절연체, 상부 전극과는 별도로 형성되어야만 한다. 이는 제조비용을 증가시키며 공정을 복잡하게 한다.
본 출원은 "Dual-Dielectric MIM Capacitors for System-on-Chip Application"인 발명의 명칭으로 2009년 02월 25일자로 출원된 미국 임시출원 61/155,343을 우선권 주장한 것으로, 상기 임시출원을 참조함으로써 상기 임시출원의 내용은 본 명세서에 포함된다.
본 발명의 일 실시 예에 따르면, 집적 회로 구조는 제1영역 및 제2영역을 갖는 칩을 포함한다. 제1MIM(metal-insulator-metal) 커패시터는 상기 제1영역에 형성된다. 상기 제1MIM 커패시터는 제1하부 전극; 상기 제1하부 전극 위에 있는 제1상부 전극; 및 상기 제1하부 전극과 상기 제1상부 전극 사이에서 상기 제1하부 전극 및 상기 제1상부 전극과 접하는 제1커패시터 절연체를 갖는다. 제2MIM 커패시터는 상기 제2영역에 있으며, 상기 제1MIM 커패시터와 실질적으로 동일한 높이에 있다. 상기 제2MIM 커패시터는 제2하부 전극; 상기 제2하부 전극 위에 있는 제2상부 전극; 및 상기 제2하부 전극과 상기 제2상부 전극 사이에서 상기 제2하부 전극 및 상기 제2상부 전극과 접하는 제2커패시터 절연체를 포함한다. 상기 제2커패시터 절연체는 물질 또는 두께 중 어느 하나나 이들 모두가 상기 제1커패시터 절연체와 다르다. 상기 제1상부 전극 및 상기 제1하부 전극은 각각 상기 제2상부 전극 및 상기 제2하부 전극과 동시에 형성될 수 있다. 또한 이와 다른 실시 예도 개시된다.
본 발명의 유리한 특징은 공정 단계 및 복잡도의 감소, 향상된 신뢰성, 및 서로 다른 기능을 갖는 커패시터의 형성에 있어서 칩 면적 이용률의 감소를 포함한다.
본 발명 및 그 효과의 완전한 이해를 위해서는 첨부된 도면과 함께 후술되는 설명을 참조하기 바란다. 여기서,
도 1-4는 서로 다른 영역에 있는 커패시터가 상이한 커패시터 절연체를 갖는 본 발명의 일 실시 예를 도시한 것; 그리고
도 5-8은 본 발명의 일 실시 예의 형성과정 중간 단계에서의 단면도를 도시한 것이다.
본 발명의 실시 예들의 제조 및 이용에 관한 사항이 아래에서 상세히 설명될 것이다. 그러나 본 발명의 실시 예들은 특정 내용이 다양하게 변형되어 실시될 수 있도록 다양하게 적용가능한 발명적 개념을 제공한다는 것이 이해되어야만 할 것이다. 따라서 아래에서 설명되는 특정 실시 예는 단지 본 발명의 제조 및 이용에 관한 예시적인 특정 예일 뿐이며 본 발명의 범위를 한정하지는 않는다.
시스템온칩(SoC) 어플리케이션(application)에서는 다양한 기능의 커패시터가 혼합 신호(mixed signal) 영역, 아날로그 영역, RF(radio frequency) 영역, DRAM(dynamic random access memory) 영역, 로직(logic) 영역, 및 SRAM(static random access memory) 영역과 같은 다양한 기능 영역(회로)에 필요하게 된다. 제조 비용을 줄이고 공정 복잡성을 줄이기 위해서, 이런 모든 커패시터들은 동일한 높이(level)에서 ― 예컨대, 동일한 금속 레이어에서 ― 동시에 제조될 수 있다. 따라서, 커패시터 안의 모든 절연체(insulator)는 동일한 두께를 갖고 동일한 물질로 형성된다. 그러나 이런 방법은 딜레마를 초래하게 된다. 예를 들면, 혼합 신호 영역, 아날로그 영역, 또는 이와 유사한 영역에서 높은 전압을 수용하기 위해서, 디커플링 커패시터는 두꺼운 커패시터 절연체(capacitor insulator)를 가질 필요가 있다. 그러나 커패시터 절연체가 두꺼워지면 단위 칩 면적 당 커패시턴스(capacitance)가 줄어들게 된다. 그 결과, 높은 밀도를 가질 수 있는 DRAM 커패시터는 더 큰 칩 면적을 차지해야만 한다. 반대로, DRAM 커패시터의 고밀도 요건에 맞추기 위해서는 커패시터 절연체가 얇아질 필요가 있다. 그러나 이는 감소된 절연체 두께 때문에 혼합 신호 영역과 아날로그 영역에 있는 커패시터의 신뢰성이 희생된다는 것을 의미한다.
전술한 딜레마를 해결하기 위해서, 서로 다른 기능의 MIM(metal-in-metal) 커패시터를 동일한 SoC 칩에 집적하기 위한 새로운 집적 기법 및 이에 대응되는 구조가 제공될 것이다. 해당 분야에서 알려진 바와 같이, MIM 커패시터는 예컨대 하부 전극(bottom electrode), 상부 전극(top electrode), 및 이들 사이에 있는 절연체(insulator)를 포함하여 적층된 구조를 갖는 커패시터이다. 그리고 본 발명의 예시적인 실시 예를 제조하는 중간 단계도 설명될 것이다. 다양한 도면 및 본 발명의 예시적인 실시 예들에 있어서 동일한 구성요소를 지칭하는데 동일한 참조부호가 사용된다.
도 1은 본 발명의 일 실시 예를 도시한 것이다. 여기서 반도체 칩(10)이 제공되는데, 반도체 칩(10)은 그 안에 내장된 SoC 어플리케이션을 갖는다. 칩(10)은 영역(100), 영역(200), 영역(300)을 포함한다. 어떤 실시 예에서, 영역(100)은 혼합 신호 영역, 아날로그 영역, RF(radio frequency) 영역, 또는 이러한 영역 중 하나 이상을 포함하는 조합된 영역이 될 수 있다. 영역(200)은 DRAM 영역이 될 수 있다. 영역(300)은 코어(로직) 장치를 갖는 로직 영역, SRAM 영역, 또는 로직 회로와 SRAM 회로를 모두 포함하는 조합된 영역이 될 수 있다. 칩(10)은 영역(100, 200, 및 300)에 걸쳐 확장되는 기판(12)을 포함한다. 기판(12)은 실리콘 기판이 될 수 있으며 또한 III족, IV족, 및/또는 V족 원소와 같은 다른 반도체 물질을 포함하는 기판이 될 수 있다. 레이어(15 및 17)는 층간 절연막(ILD; inter-layer dielectric)이다.
영역(100)에서 커패시터(102)가 형성된다. STI(shallow trench isolation) 영역(104)이 기판(12)에 형성되고 커패시터(102)와는 수직방향으로 겹치게 된다. STI 영역(104)의 면적은 커패시터(102)의 면적과 동일하거나 약간 작을 수도 있지만, 커패시터(102)의 면적보다 큰 것이 바람직하다. 어떤 실시 예에서는, STI 영역(104)이 위에 있는 커패시터(102) 모두와 수직방향으로 완전히 겹치고, 측면방향으로 ― 기판(12)의 표면과 평행한 방향으로 ― 커패시터(102)의 가장자리를 넘어서 확장될 수 있다. 다른 실시 예에서는, STI 영역(104)이 커패시터(102) 면적의 약 90%보다 더 큰 면적을 가질 수 있다. 어떤 실시 예에서, 커패시터(102)는 ILD(17) 안에 형성된다. 여기서 ILD(17)는 하부 금속화(metallization) 레이어 ― 통상적으로 M1으로 알려진 ― 보다 아래에 있다. ILD(17)는 트랜지스터의 게이트(208 및 308)가 형성되는 유전체(dielectric) 레이어가 될 수 있다는 점을 주목하기 바란다. 이 경우, 커패시터(102)는 텅스텐으로 형성될 수 있는 콘택트 플러그(106; contact plug)에 연결된다. 영역(100)에서는, 폴리실리콘 스트립(108; polysilicon strip)이 형성된다. 실리사이드화 공정(silicidation process)에 의해 폴리실리콘 스트립(108) 위에 실리사이드(110; silicide)가 형성된다. CESL(12; contact etch stop layer)는 실리사이드(110) 위에 형성된다. 폴리실리콘 스트립(108), 실리사이드(110), 및 CESL(12)은 동시에 형성될 수 있기 때문에, 이 경우 이들 각각은 영역(200 및 300)에 있는 게이트(208 및 308), 게이트 실리사이드와 소스(또는 드레인) 실리사이드, 및 CESL과 동일한 물질을 포함한다. 이와 유사하게, 도시된 콘택트 플러그(106, 206, 및 306)는 동일한 도전성 물질을 사용하여 동시에 형성될 수 있다. 커패시터(102)는 콘택트 플러그(106)과 실리사이드(110)를 통해 상호연결되는 하부 전극(122) 및 자체적으로 상호연결되는 상부 전극(124)을 가진다는 점이 주목되어야 할 것이다. 그 결과, 커패시터(102)는 단일 커패시터로서 작용할 수 있다. 본 설명 전체에 걸쳐서, 하부 전극(122)과 다른 하부 전극과 상부 전극은 티타늄 나이트라이드(TiN) 또는 티나튬 나이트라이드를 함유한 티타늄(Ti)의 화합물, 탄탈륨 나이트라이드(TaN), 텅스텐(W), 텅스텐 나이트라이드(WN), 루테늄(Ru), 이리듐(Ir), 및 플래티늄(Pt)으로 형성될 수 있다. 일반적으로 낮은 저항을 갖는 물질이 사용될 수 있다.
커패시터(202)는 영역(200)의 IDL(17) 안에 형성되며, DRAM 셀의 저장 커패시터(storage capacitor)로서 이용될 수 있다. 하부 전극(122 및 222)은 동시에 형성될 수 있으며, 따라서 이 경우 동일한 도전성 물질로 형성되고 동일한 두께를 갖는다. 그리고, 상부 전극(124 및 224)은 동시에 형성되며 따라서 동일한 도전성 물질로 형성되고 동일한 두께를 갖는다. 커패시터(102 및 202)는 수직부(측벽부) 및 수평부(하단부)를 포함한다. 따라서 커패시터(102 및 202)가 3차원(3D) 커패시터로도 칭해지는데, 이는 커패시터(102 및 202)가 기판(12)의 상면에 평행한 방향으로 연장할 뿐만이 아니라 기판(12)의 상면에 수직인 방향으로도 연장하기 때문이다. 이는 유리하게도 단위 칩 면적 당 커패시턴스를 증가시킨다.
다른 실시 예에서는, 커패시터(102 및 202)가 IDL(17) 보다 위에 있는 레이어에 ― 예컨대, IMD(inter-metal dielectric)로 알려진 어는 한 유전체 레이어에 ― 형성될 수 있다. IMD는 해당 분야에서 통상적으로 금속 라인(metal line)과 비아(via)를 형성하기 위한 유전체 레이어로 알려져 있다. 또한, IMD는 금속화 레이어(M1) 보다 위에 있다. 그러나 부분적으로 DRAM 셀의 성능을 향상시키기 위하여 ILD 레이어(17)에 커패시터(102 및 202)를 형성하는 것이 유리하다. 커패시터(102)는 혼합 신호 회로, 아날로그 회로, 및/또는 RF 회로를 위한 커패시터로 이용될 수 있다. 통상적으로는, 기판(12)에 근접한 ILD(17)에 커패시터를 형성하는 것은 바람직하지 않은데, 이는 기판(12)에서 신호 손실(signal loss)이 높아질 수 있기 때문이다. 그러나 본 발명의 실시 예에서는 STI 영역(104)이 커패시터(102) 바로 아래에 형성되며, 따라서 신호 손실이 줄어들다. 이에 따라 과도한 신호 손실을 야기하지 않고도 ILD(17)에 커패시터(102)를 형성시키는 것이 가능해진다. 이에 반하여, 커패시터(202)의 상당한 부분 ― 예컨대, 커패시터(202)의 약 20%보다 큰 부분, 가능하게는 커패시터(202)의 약 50%보다 큰 부분 ― 은 바로 밑에 STI 영역을 갖지 않는다.
도 1에 도시된 바와 같은 본 발명의 일 실시 예에서, 커패시터(102)는 하부 전극(122) 및 상부 전극(124) 사이에 있고 이들과 접촉하는 커패시터 절연체(130)를 포함한다. 특별히 다르게 언급되지 않았다면, 절연체(130) 및 본 명세서에서 설명되는 다른 절연체는 실리콘 다이옥사이(SiO2), 실리콘 나이트라이드(Si3N4), 알루미늄 옥사이드(Al2O3), 하프늄 실리케이트(HfSiON), 탄탈륨 옥사이드(Ta2O5), 지르코늄 옥사이드(ZrO2), 하프늄 옥사이드(HfO2), 티타늄 옥사이드(TiO2), 바륨 스트론튬 티타네이트 옥사이드(BST), 스트론튬 티타네이트 옥사이드(STO), 및 이들의 화합물을 포함할 수 있다. 커패시터(202)는 하부 전극(222) 및 상부 전극(224) 사이에 있고 이들과 접촉하는 커패시터 절연체(230)를 포함한다. 각 커패시터 절연체(130)는 레이어(1301) 및 레이어(1302)를 포함한다. 여기서 레이어(1301)는 커패시터 절연체(230)와 동시에 형성되며, 따라서 커패시터 절연체(230)와 동일한 물질을 포함하고 동일한 두께를 갖는다. 그러나 커패시터(202)는 레이어(1302)와 동시에 형성되는 어떠한 레이어도 포함하지 않는다. 따라서, 두 개의 유전체 레이어가 함께 적층되어 있는 커패시터(102)는 더 큰 파괴전압(breakdown voltage)를 가지기 때문에 신뢰성을 향상시킬 수 있다. 커패시터(102)에 가해지는 전압이 대체로 높기 때문에 이런 점은 특히 바람직하다. 예컨대, 커패시터(102)가 디커플링 커패시터로 이용되어 하부 전극(122)과 상부 전극(124) 중 어느 하나가 VDD 전압에 연결되고 다른 하나는 VSS 전압에 연결될 때가 커패시터(102)에 가해지는 전압이 높은 경우에 해당된다. 도 1에서, 점선(134)은 상부 전극(124)을 M1 금속 라인에 연결하는 콘택트를 나타낸다. 이 경우, M1 금속 라인은 VDD 전력 라인 또는 VSS 전력 라인이 될 수 있다.
반면에, 각 커패시터(202)는 오직 하나의 유전체 레이어를 가지며, 따라서 커패시터(102)보다 낮은 작동 전압을 견딜 수 있어서 낮은 전압의 어플리케이션에 사용될 수 있다. 얇은 커패시터 절연체가 있는 커패시터(202)는 단위 칩 면적 당 커패시턴스가 높게 된다. DRAM 어레이(array)는 많은 저장(storage) 커패시터를 포함할 수 있으며, 단위 칩 면적 당 커패시턴스가 증가된 것은 DRAM 어레이의 밀도를 높이는데 유리하게 때문에, 이런 점(단위 칩 면적 당 커패시턴스의 증가)은 바람직하다. 또한, 영역(300)은 코어(로직) 장치를 갖는 로직 영역, SRAM 영역, 또는 로직 회로와 SRAM 회로 모두를 포함하는 조합된 영역이 될 수 있다.
도 1에서, 두 커패시터 절연체 레이어(1301 및 1302)는 어느 한 커패시터(102)로부터 다른 커패시터까지 연장한다. 도 2는 본 발명의 다른 실시 예를 도시하고 있는데, 도 1 및 2에 있는 동일한 구성요소는 동일한 참조부호를 사용하여 표시되었다. 도 2에 도시된 실시 예는 커패시터(102)의 커패시터 절연체 레이어(1301)가 서로 분리되어 있다는 점을 제외하고는 도 1에 도시된 실시 예와 유사하다. 즉, 도시된 두 개의 커패시터(102)의 절연체 레이어(1301)는 각각 크라운(crown) 영역(컵 형상의 오목부) 안에 한정되어 있다. 그러나, 커패시터(102)의 절연체 레이어(1302)는 여전히 ILD(17) 바로 위의 부분을 통해 연결되어서 연속적인 영역을 형성한다. 도 1 및 2에 도시된 실시 예는 서로 다른 물질이 적합한 상이한 상황에서 이용될 수 있다
도 3은 본 발명의 또 다른 실시 예를 도시하고 있다. 이 경우, 커패시터(142 및 242)는 두 개의 이웃하는 구리 레이어(144 및 146) 사이에 어떤 금속 레이어에도 형성될 수 있다. 여기서 금속 레이어는 가장 밑에 있는 금속 레이어(M1, 도 1 및 2 참조)에서부터 가장 위에 있는 금속 레이어(Mtop, 미 도시)까지 걸쳐 있다. 전술한 내용과 유사하게, 하부 전극(148 및 248)은 동시에 형성되며, 따라서 동일한 도전성 물질로 형성된다. 또한, 상부 전극(150 및 250)도 동시에 형성되며, 따라서 동일한 도전성 물질로 형성된다. 어떤 실시 예에서, 커패시터(142)는 하부 전극(148)과 상부 전극(150) 사이에 있고 이들과 접촉하는 커패시터 절연체(152)(1521 및 1522로 표시된)를 포함한다. 커패시터(242)는 하부 전극(248)과 상부 전극(250) 사이에 있고 이들과 접촉하는 커패시터 절연체(252)를 포함한다. 커패시터 절연체(152)는 레이어(1521) 및 레이어(1522)를 포함하는데, 레이어(1522)는 커패시터 절연체(252)와 동시에 형성된다. 그러나, 커패시터(242)는 커패시터 절연체(1521)와 동시에 형성되는 어떠한 커패시터 절연체도 포함하지 않는다. 커패시터(142 및 242)는 2차원(2D) 커패시터라고 칭해지는데, 이는 커패시터(142 및 242)가 기판의 상면에 평행한 방향으로만 연장 ― 커패시터(142 및 242)의 두께를 고려하지 않는다면 ― 하기 때문이다.
도 4는 본 발명의 또 다른 실시 예를 도시하고 있는데, 도 1 및 4에 있는 동일한 구성요소는 동일한 참조부호를 사용하여 표시되었다. 도 4에서는, 커패시터(102)의 커패시터 절연체로서 두 개의 레이어(1301 및 1302)를 형성하는 대신에 오직 한 레이어의 커패시터 절연체(130)가 형성되는데, 여기서 커패시터 절연체(130)는 커패시터 절연체(230)와 다른 물질로 형성되거나 또는 다른 두께를 가진다. 본 발명의 실시 예에서, 커패시터 절연체(130 및 230)가 적어도 하나의 상이한 물질을 포함하거나 적어도 하나의 서브 레이어의 두께가 상이하다면, 커패시터 절연체(130 및 230)가 서로 다른 것으로 언급될 것이다. 즉, 커패시터 절연체(130 및 230)가 동일한 두께를 갖고 동일한 물질로 형성되지 않는다면, 커패시터 절연체(130 및 230)는 다른 것이 된다. 따라서, 도 1-4에서 도시된 바와 같이 전술한 실시 예에서, 영역(100 및 200)에 있는 커패시터 절연체는 모두 다르다.
영역(100 및 200)에 있는 커패시터 절연체가 서로 다르기 때문에, 커패시터의 각 유형에 맞는 절연체가 필요에 따라 커스터마이즈(customize)될 수 있다. 따라서 커패시터의 신뢰성(전압에 대한 내구성)을 희생시키기 않으면서도 커패시터가 차지하는 칩 면적을 최소화할 수 있다. 이는 DRAM 커패시터와 디커플링 커패시터가 큰 칩 면적을 차지하고 있어서(DRAM 커패시터는 매운 많은 수가 있음) 커패시터(100 및 200)의 절연체를 커스터마이즈할 수 있다는 것이 중요하다는 점에서 매우 유리하다.
또한, 앞서 설명한 이중 유전체(dual-dielectric) 커패시터 이외에도 삼중 유전체(triple-dielectric) 커패시터가 형성될 수 있다. 예를 들면, 영역(100)은 혼합 신호 영역 및 RF 영역을 포함할 수 있고, 혼합 신호 영역 및 RF 영역에 있는 커패시터가 서로 다른 전압을 유지할 수 있다. 따라서 두 가지 유형의 커패시터가 영역(100)에 형성될 수 있다. 여기서 영역(100)에 있는 두 가지 유형의 커패시터의 커패시터 절연체는 서로 다르고, 이들은 영역(200)에 있는 커패시터 절연체와 다를 수도 있고 다르지 않을 수도 있다. 앞서서 설명한 바와 같이, 커패시터 절연체의 물질 및/또는 두께가 다르다면 커패시터 절연체는 다른 것이 된다. 이에 따라, 삼중 커패시터 절연체 기법(triple-capacitor-insulator scheme)이나 더 많은 커패시터 절연체 레이어가 있는 다중 커패시터 절연체 기법(multi-capacitor-insulator shceme)에 있어서, 서로 다른 조합의 커패시터 절연체 레이어가 공정단계를 최소화시키도록 만들어진다. 그러나, 서로 다른 커패시터의 상부 전극 및 하부 전극을 형성하는 공정이 결합될 수 있다.
도 5-8은 도 2에 도시된 실시 예를 형성하기 위한 간략한 공정 흐름의 중간 단계에서의 단면도를 도시하고 있다. 도 5를 참조하면, 트랜지스터(207)가 웰(well) 영역(209)에 형성된다. STI 영역(104)도 예컨대 STI 영역(204)과 동시에 형성된다. 다음으로 게이트(208)와 폴리실리콘 스트립(108)이 형성되고, 뒤따라서 실리사이드(110 및 210)가 형성된다. 다음으로 콘택트 플러그(106 및 206)가 형성된다. 제1ILD(15)가 형성되고, 뒤따라서 제2ILD(17)의 형성과 패터닝이 이루어진다. 다음으로 개구(119 및 219)가 형성된다.
어떤 실시 예에서는, 하부 커패시터 전극 레이어(22)와 제1절연 레이어(301)가 블랭킷(blanket) 증착된다. 절연 레이어(301)는 TiO2, HfO2, Al2O3, ZrO2, 및/또는 이와 유사한 물질과 같이 높은 유전상수(high-k)를 갖는 물질을 포함할 수 있고, 원자층 증착(ALD; atomic layer deposition) 또는 다른 적용가능한 방법을 이용하여 형성될 수 있다. CMP 공정이 수행되어 ILD(17) 바로 위에 있는 하부 커패시터 전극 레이어(22)와 제1절연 레이어(301)의 일부를 제거한다. CMP 이후의 결과적인 구조는 도 6에 도시되었다. 개구(119 및 219)를 포토 레지스트(미 도시)로 채우고 포토 레지스트와 레이어(22 및 301)에 CMP를 수행함으로써, CMP를 도와줄 수 있다. 그 결과 ILD(17) 바로 위에 있는 레이어의 일부가 연마된다. 그리고 나서 개구(119 및 219) 안에 있는 포토 레지스트의 나머지 부분이 제거된다. 다른 실시 예에서는, 절연 레이어(301)의 형성 이전에 CMP가 수행된다. 따라서 최종적인 구조는 ILD(17) 바로 위에 절연 레이어(301)의 일부가 남아있게 된다. 이런 실시 예에는 도 1에 도시되어 있다.
도 7에서, 영역(100)을 덮도록 마스크(60)가 형성된다. 그 결과 영역(200)에 있는 부분(2301; 도 6 참조)이 식각될 수 있다 (예컨대, 습식 식각 공정에 의해). 다음으로 도 8에 도시된 바와 같이, 마스크(60)가 제거되고 절연 레이어 ― 영역(100)에서는 참조부호 1302로 표시되고 영역(200)에서는 참조부호 230으로 표시됨― 가 형성된다. 절연 레이어(1302)는 또한 TiO2, HfO2, Al2O3, ZrO2, 및/또는 이와 유사한 물질과 같이 높은 유전상수(high-k)를 갖는 물질을 포함할 수 있고, 물질 및/또는 두께 면에서 절연 레이어(1301)와 다를 수 있다. 다음으로 상부 전극 레이어(24)가 증착되고 패터닝된다.
본 발명의 실시 예들은 몇 가지 유리한 특징이 있다. 서로 다른 기능 영역에 커패시터를 집적함으로써, 다양한 기능의 커패시터를 형성하기 위한 공정 단계 및 복잡도가 줄어든다. 다른 한편으로는 커패시터의 신뢰성 및 칩 면적 이용률이 향상된다.
본 발명 및 그 장점이 상세히 설명되었지만, 첨부된 청구항이 정의하는 발명의 범위를 벗어나지 않으면서 다양한 변경, 치환, 및 개조를 할 수 있다는 것이 이해되어야만 할 것이다. 더욱이, 본 발명의 범위는 상세한 설명에서 기재된 공정, 장치, 제조, 및 물질의 조성, 수단, 방법, 및 단계의 특정한 실시 예에 한정되도록 의도되지 않는다. 해당 분야에 통상적인 기술을 가진 자가 본 발명의 내용을 이해하게 된다면, 현재 존재하거나 추후에 개발될 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계로서 여기서 설명된 실시 예에 대응되는 것과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성할 수 있는 공정, 장치, 제조, 물질의 조성, 수단, 방법 또는 단계는 본 발명에 따라서 실시될 수 있을 것이다. 따라서, 첨부된 청구항은 이런 범위 내에서 공정, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계를 포함하도록 의도된다. 또한, 각각의 청구항은 별도의 실시 예를 구성하며, 다양한 청구항 및 실시 예의 조합은 본 발명의 범위 내에 있다.

Claims (15)

  1. 집적 회로 구조에 있어서,
    제1영역 및 제2영역을 포함하는 칩;
    상기 제1영역에 있는 제1MIM(metal-insulator-metal) 커패시터; 및
    상기 제2영역에 있으며, 상기 제1MIM 커패시터와 동일한 높이에 있는 제2MIM 커패시터를 포함하고,
    상기 제1MIM 커패시터는,
    제1하부 전극;
    상기 제1하부 전극 위에 있는 제1상부 전극; 및
    상기 제1하부 전극과 상기 제1상부 전극 사이에서 상기 제1하부 전극 및 상기 제1상부 전극과 접하는 제1커패시터 절연체를 포함하고,
    상기 제2MIM 커패시터는,
    제2하부 전극;
    상기 제2하부 전극 위에 있는 제2상부 전극; 및
    상기 제2하부 전극과 상기 제2상부 전극 사이에서 상기 제2하부 전극 및 상기 제2상부 전극과 접하는 제2커패시터 절연체를 포함하고,
    상기 제2커패시터 절연체는 상기 제1커패시터 절연체와 다른 것이고,
    상기 제1MIM 커패시터 및 상기 제2MIM 커패시터는 층간 절연막(ILD; inter-layer dielectric) 안에 있으며,
    상기 집적 회로 구조는, 상기 제1MIM 커패시터 바로 아래에 있으며 상기 제1MIM 커패시터보다 더 큰 면적을 갖는 STI(shallow trench isolation) 영역을 더 포함하는 것인 집적 회로 구조.
  2. 제1항에 있어서,
    상기 제1커패시터 절연체는 상기 제2커패시터 절연체와 다른 두께를 갖는 것인 집적 회로 구조.
  3. 제1항에 있어서,
    상기 제1커패시터 절연체 및 상기 제2커패시터 절연체는 서로 다른 물질을 포함하는 것인 집적 회로 구조.
  4. 제1항에 있어서,
    상기 제1커패시터 절연체는, 함께 적층된 제1레이어 및 제2레이어를 포함하고,
    상기 제2커패시터 절연체는, 상기 제1레이어와 동일한 두께를 가지면서 상기 제1레이어와 동일한 물질로 형성되는 레이어를 포함하고,
    상기 제2커패시터 절연체는, 상기 제2레이어와 동일한 두께를 가지면서 상기 제2레이어와 동일한 물질로 형성되는 유전체 레이어는 포함하지 않는 것인 집적 회로 구조.
  5. 제4항에 있어서,
    상기 제1영역에 상기 제1MIM 커패시터와 인접한 제3MIM 커패시터를 더 포함하고,
    상기 제3MIM 커패시터는,
    상기 제1하부 전극에 연결되는 제3하부 전극;
    상기 제1상부 전극에 연결되며 상기 제3하부 전극 위에 있는 제3상부 전극; 및
    상기 제3하부 전극과 상기 제3상부 전극 사이에 있는 제3커패시터 절연체를 포함하고,
    상기 제3커패시터 절연체와 상기 제1커패시터 절연체의 상기 제1레이어는 연속적인 레이어를 형성하는 것인 집적 회로 구조.
  6. 제5항에 있어서,
    상기 제3MIM 커패시터는, 상기 제3MIM 커패시터 절연체와 함께 적층된 제4커패시터 절연체를 더 포함하고,
    상기 제4커패시터 절연체는 상기 제2레이어와 동일한 두께를 가지며, 상기 제2레이어와 동일한 물질로 형성되고,
    상기 제4커패시터 절연체와 상기 제2커패시터 절연체는 서로 분리되어 있는 것인 집적 회로 구조.
  7. 제5항에 있어서,
    상기 제3MIM 커패시터는, 상기 제3MIM 커패시터 절연체와 함께 적층된 제4커패시터 절연체를 더 포함하고,
    상기 제4커패시터 절연체는 상기 제2레이어와 동일한 두께를 가지며, 상기 제2레이어와 동일한 물질로 형성되고,
    상기 제4커패시터 절연체와 상기 제2커패시터 절연체는 서로 연결되어 연속적인 레이어를 형성하는 것인 집적 회로 구조.
  8. 제4항에 있어서,
    상기 제1영역은 혼합 신호(mixed signal) 영역, 아날로그 영역, 및 RF(radio frequency) 영역으로 이루어진 그룹에서 선택된 영역이고,
    상기 제2영역은 상기 제2MIM 커패시터가 저장 커패시티로 있는 DRAM(dynamic random access memory) 영역인 것인 집적 회로 구조.
  9. 삭제
  10. 제1항에 있어서,
    상기 제1MIM 커패시터 및 상기 제2MIM 커패시터는 3차원 커패시터들인 것인 집적 회로 구조.
  11. 제1항에 있어서,
    상기 제1MIM 커패시터 및 상기 제2MIM 커패시터는 2차원 커패시터들인 것인 집적 회로 구조.
  12. 제1영역 및 제2영역을 포함하는 칩;
    상기 제1영역에서 상기 제2영역으로 연장하는 층간 절연막(ILD; inter-layer dielectric);
    상기 제1영역과 상기 ILD 안에 있는 제1MIM(metal-insulator-metal) 커패시터;
    상기 제2영역과 상기 ILD 안에 있으며, 상기 제1MIM 커패시터와 동일한 높이에 있는 제2MIM 커패시터; 및
    상기 제1MIM 커패시터 바로 아래에 있으며 상기 제1MIM 커패시터보다 더 큰 면적을 갖는 STI(shallow trench isolation) 영역을 포함하고,
    상기 제1MIM 커패시터는,
    제1하부 전극;
    상기 제1하부 전극 위에 있는 제1상부 전극; 및
    상기 제1하부 전극과 상기 제1상부 전극 사이에서 상기 제1하부 전극 및 상기 제1상부 전극과 접하는 제1커패시터 절연체를 포함하고,
    상기 제2MIM 커패시터는,
    제2하부 전극;
    상기 제2하부 전극 위에 있는 제2상부 전극; 및
    상기 제2하부 전극과 상기 제2상부 전극 사이에서 상기 제2하부 전극 및 상기 제2상부 전극과 접하는 제2커패시터 절연체를 포함하고,
    상기 제1커패시터 절연체는 상기 제2커패시터 절연체보다 더 큰 두께를 가지며,
    상기 제2MIM 커패시터의 미리 결정된 부분은 밑에 STI 영역들이 없는 것인 집적 회로 구조.
  13. 제12항에 있어서,
    상기 제1커패시터 절연체는, 함께 적층된 제1레이어 및 제2레이어를 포함하고,
    상기 제2커패시터 절연체는, 상기 제1레이어와 동일한 두께를 가지면서 상기 제1레이어와 동일한 물질로 형성되는 레이어를 포함하고,
    상기 제2커패시터 절연체는, 상기 제2레이어와 동일한 두께를 가지면서 상기 제2레이어와 동일한 물질로 형성되는 유전체 레이어는 포함하는 않는 것인 집적 회로 구조.
  14. 제12항에 있어서,
    상기 제2MIM 커패시터는 DRAM(dynamic random access memory) 셀의 저장 커패시터인 것인 집적 회로 구조.
  15. 제12항에 있어서,
    상기 제1MIM 커패시터는 디커플링(decoupling) 커패시터인 것인 집적 회로 구조.
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