JP2001135800A - キャパシタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 上部電極が誘電体層を良好に被覆し易い技術
を提供する。 【解決手段】 一対の下部電極８の上には高誘電体層９
が、更にその上には上部電極材１０ｂが、それぞれ形成
されている。上部電極材１０ｂが成す溝は絶縁体２０１
で充填されているので、上部電極材１０ｂを覆う第２層
２０２は被覆性良く形成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、特に半導体記憶装置の素子構造とその製造方法に関
するものである。

【０００２】

【従来の技術】図２３は従来の半導体記憶装置、例えば
ＤＲＡＭ（Dynamic Random Access Memory）の構造を模
式的に示す断面図である。このＤＲＡＭは、半導体基板
１３上に形成されたＭＩＳ型の電解効果型トランジスタ
１８とキャパシタ１９とから主として構成されている。
半導体基板１３の内部には素子分離領域１４および不純
物領域１５が形成され、半導体基板１３の表面にはＭＩ
Ｓゲート１６、コンタクトプラグ４、ビット線１７およ
び層間絶縁膜５が形成されている。トランジスタ１８は
１つのＭＩＳゲート１６と、その直下で半導体基板１３
を挟む２つの不純物領域１５とで構成されている。

【０００３】また、キャパシタ１９は、上部電極１０
と、高誘電率材料、例えばＢＳＴ（チタン酸バリウムス
トロンチウム）からなる誘電体層９と、コンタクトプラ
グ４を介して不純物領域１５に接続された下部電極８と
で構成されている。上部電極１０の上面には層間絶縁膜
１１が形成され、さらに層間絶縁膜１１の上面には配線
層１２が形成されている。下部電極８はコンタクトプラ
グ４に接触するバリアメタル層３と、バリアメタル層３
の頂面（半導体基板１３から遠い側の面）上に形成され
た頂部金属２ａと、バリアメタル層３の側面（半導体基
板１３にほぼ垂直な面）に形成された側面金属２ｂとで
構成されている。

【０００４】トランジスタ１８が２つ形成されているこ
とに対応してキャパシタ１９も２つ形成され、図２３で
はビット線１７の両側に一対の下部電極８が隣接して形
成されている。そして誘電体層９および上部電極１０は
一対のキャパシタ１９に跨って形成されており、両者で
共通に用いられている。

【０００５】

【発明が解決しようとする課題】このように一対のキャ
パシタ１９が隣接して設けられ、上部電極１０が両者に
跨って形成された場合において、ＤＲＡＭの高集積化に
伴ってキャパシタ１９の構造が微細化すると、一対の下
部電極８の間で生じる溝の幅は小さくなる。一方、キャ
パシタ１９の容量を増大させるために、下部電極８の側
面に形成される容量を大きくしたいという要望があり、
下部電極８の高さを低くすることは望ましくない。この
ため、上記溝のアスペクト比はＤＲＡＭの高集積化に伴
って増大することになる。

【０００６】一般に、上部電極１０の形成には白金（Ｐ
ｔ）を材料とするスパッタ法が用いられるので、上記溝
のアスペクト比が増大する程、上部電極１０は誘電体層
９を良好に被覆しにくくなる傾向にある。

【０００７】この発明は上記の傾向に鑑みてなされたも
ので、ＤＲＡＭの高集積化に伴ってキャパシタの構造が
微細化しても、その容量を減少させることなく、上部電
極が誘電体層を良好に被覆し易い技術を提供することを
目的としている。

【０００８】なお、下部電極の側面を高誘電体でない絶
縁物で覆う技術が、例えば特開平１１−１０３０２９号
公報、特開平６−２３６９６２号公報に開示されてい
る。

【０００９】

【課題を解決するための手段】この発明のうち請求項１
にかかるものは、いずれも側面及び頂面が導電性の一対
の下部電極と、前記一対の下部電極のいずれをも覆うペ
ロブスカイト型の高誘電体層と、前記高誘電体層上に堆
積された導電性のスパッタリング膜と、前記スパッタリ
ング膜を覆い、前記一対の下部電極の間での前記スパッ
タリング膜の間を埋める導電性膜とを備えるキャパシタ
である。

【００１０】この発明のうち請求項２にかかるものは、
請求項１記載のキャパシタであって、前記スパッタリン
グ膜は前記下部電極の側面をほぼ均一の膜厚で覆う。

【００１１】この発明のうち請求項３にかかるものは、
いずれも側面及び頂面が導電性の一対の下部電極と、前
記一対の下部電極のいずれをも覆う高誘電体層と、前記
高誘電体層上に堆積された第１の導電性膜と、前記一対
の下部電極の前記側面の間で前記導電性膜が形成する溝
を埋める絶縁材と、前記絶縁性膜及び前記導電性膜を覆
う第２の導電性膜とを備えるキャパシタである。

【００１２】この発明のうち請求項４にかかるものは、
キャパシタの製造方法であって、（ａ）いずれも側面及
び頂面が導電性の一対の下部電極と、前記一対の下部電
極のいずれをも覆う誘電体層とを形成する工程と、
（ｂ）前記誘電体層上に第１の導電膜をスパッタ法によ
って堆積する工程と、（ｃ）前記一対の下部電極の間で
の前記スパッタリング膜の間の充填を行う工程と、
（ｄ）前記第１の導電膜を覆う第２の導電膜を形成する
工程とを備える。

【００１３】この発明のうち請求項５にかかるものは、
請求項４記載のキャパシタの製造方法であって、前記工
程（ｂ）と前記工程（ｃ）の間に、（ｅ）前記第１の導
電膜に対してエッチバックを行う工程を更に備える。

【００１４】この発明のうち請求項６にかかるものは、
請求項５記載のキャパシタの製造方法であって、前記工
程（ｃ）において、絶縁体によって前記充填が行われ
る。

【００１５】この発明のうち請求項７にかかるものは、
請求項４または５記載のキャパシタの製造方法であっ
て、前記工程（ｃ）において、前記第２の導電膜によっ
て前記充填が行われる。

【００１６】

【発明の実施の形態】発明の詳細な説明に入る前に、ま
ず下部電極８を形成する工程についてまず説明し、その
後で様々な実施の形態について説明する。下部電極８の
頂面及び側面はいずれも導電性を有している。

【００１７】Ａ．下部電極８の形成： （ａ−１）第１の方法．図１乃至図７は、下部電極８を
形成する第１の方法を工程順に示す断面図である。ま
ず、図示されない半導体基板の上方に層間絶縁膜５およ
びコンタクトプラグ４までを形成し、層間絶縁膜５およ
びコンタクトプラグ４の表面にバリアメタル材３１（窒
化チタン（ＴｉＮ）や窒化タンタル（ＴａＮ）等）と下
部電極材２１（Ｐｔ等の金属）とをこの順に積層して成
膜する。そして、下部電極材２１の表面にフォトレジス
ト６を形成し、フォトリソグラフィ技術を用いてパター
ニングを行って図１に示す構造を得る。

【００１８】次に、スパッタエッチングにより下部電極
材２１のうちフォトレジスト６に覆われていない部分を
除去し、下部電極材２１の一部を頂部金属２ａとして残
置する。この際、スパッタリングによって下部電極材２
１の再堆積が起こり、その再堆積物７がレジスト６に付
着する（図２）。その後バリアメタル材３１について
も、フォトレジスト６および頂部金属２ａに覆われてい
ない部分を除去してバリアメタル層３として残置し（図
３）、更にフォトレジスト６も除去する（図４）。

【００１９】付着物７は、頂部電極２ａがキャパシタの
下部電極として機能するのに障害となるので、スクラバ
処理を行ってこれを吹き飛ばして除去する。これによっ
て頂部電極２ａもバリアメタル層３をほぼ均等に覆うよ
うに整形される（図５）。

【００２０】更に下部電極材２２（Ｐｔ等の金属）を、
頂部金属２ａ、バリアメタル層３および層間絶縁膜５を
覆うように形成する（図６）。そしてスパッタエッチン
グによってエッチバックを行うことにより、これを側面
金属２ｂとして残置する。これによって頂部金属２ａ、
バリアメタル層３および側面金属２ｂによって構成され
る下部電極８が形成される（図７）。

【００２１】（ａ−２）第２の方法．図８乃至図１２
は、下部電極８を形成する第２の方法を工程順に示す断
面図である。まず、図示されない半導体基板の上方に層
間絶縁膜５およびコンタクトプラグ４までを形成し、層
間絶縁膜５およびコンタクトプラグ４の表面にバリアメ
タル材３１と下部電極材２１とハードマスク材３２とを
この順に積層して成膜する。そして、ハードマスク材３
２の表面にフォトレジスト６を形成し、フォトリソグラ
フィ技術を用いてパターニングを行って図８に示される
構造を得る。

【００２２】次に、ドライエッチング等によりハードマ
スク材３２のうち、フォトレジスト６に覆われていない
部分を除去してハードマスク１を残置し、さらにフォト
レジスト６も除去して図９に示された構造を得る。

【００２３】そして、スパッタエッチングにより下部電
極材２１のうちハードマスク１に覆われていない部分を
除去して頂部電極２ａを残置する（図１０）。その後、
バリアメタル材３１についてもハードマスク材料１に覆
われていない部分を除去してバリアメタル層３を残置し
（図１１）、次いでハードマスク１を除去して図１２に
示された構造を得る。この後は図６、図７に示されるよ
うにして側面金属２ｂを形成することができる。なお、
図１０に示された構造を得た後、バリアメタル材３１を
除去しつつ、併行してハードマスク１をエッチングにて
除去して図１１に示された構造を得ても良い。

【００２４】Ｂ．上部電極１０の形成： （ｂ−１）実施の形態１．上記のようにして得られた下
部電極８及び層間絶縁膜５に対して、誘電体層９が堆積
される。例えばＢＳＴを採用する場合には、セラミック
ターゲットからスパッタ法により３０〜８０ｎｍ（好ま
しくは６０ｎｍ）堆積する。そして更にその上に従来と
同様にしてスパッタ法で上部電極材１０ａを堆積させ
る。換言すれば上部電極材１０ａはスパッタリング膜と
して堆積する。例えばＰｔ、イリジウム（Ｉｒ）、ある
いは両者の合金、酸化イリジウム（ＩｒＯ₂）、ルテニ
ウム（Ｒｕ）等の貴金属を用いることができる。

【００２５】図１３は、下部電極８の高さＨに比較し
て、隣接する一対の下部電極８同士の間隔Ｄが小さい場
合を例示する断面図である。このように、一対の下部電
極８同士の間に生じる溝のアスペクト比Ｈ／Ｄが増大す
る程、上部電極材１０ａは溝の底近傍を被覆しにくくな
る。これを補償するために本実施の形態では、他の導電
材を更に用いて、上記溝を埋め込む。

【００２６】図１４は本実施の形態の構造を例示する断
面図である。上部電極材１０ａ上に塗布によって形成可
能な金属層１０１を形成する。これは例えば３重量％の
濃度の塩素酸白金溶液を用いて、上部電極材１０ａ上に
白金を析出させて実現することができる。

【００２７】図１５は本実施の形態の他の構造を例示す
る断面図である。上部電極材１０ａ上に、メッキによっ
て形成可能な金属層１０２を形成する。これは例えば白
金のメッキ法を用いることにより実現される。

【００２８】塗布によってもメッキ法によっても、上記
溝に対する被覆性は、スパッタ法による上部電極材１０
ａよりも良好である。よって溝を充填する工程と、上部
電極材１０ａ上に金属層１０１，１０２を設ける工程と
を併合することができる。その一方、塗布やメッキのみ
で上部電極の全てを形成する場合と比較すると、誘電体
層９が上部電極材１０ａによって覆われている部分が多
いので、塩素酸白金溶液やメッキ液が誘電体層９に接触
する確率は小さい。従って、上部電極を上記のように上
部電極材１０ａ及び金属層１０１（あるいは１０２）の
２層構造とすることにより、誘電体層９を損なうことな
く、一対の下部電極８同士の間に生じる溝近傍での接続
不良を回避することができる。

【００２９】これにより、キャパシタの容量を減少させ
ることなく構造を微細化することができ、ＤＲＡＭの高
集積化に寄与することができる。

【００３０】（ｂ−２）実施の形態２．金属層１０１，
１０２を形成する前に、上部電極材１０ａの誘電体層９
に対する被覆形状を改善しておけば、より実施の形態１
の効果を高めることができる。また金属層１０２に要求
される、上部電極材１０ａに対する被覆の良好性が緩和
され、金属層１０２として採用できる金属、製造方法の
選択の余地が広がる。

【００３１】図１６は上部電極材１０ａの誘電体層９に
対する被覆形状を改善する手法を示す断面図である。ス
パッタリングにより一旦形成された上部電極材１０ａに
対して、スパッタエッチングによりエッチバックを施
す。これにより上部電極材１０ａの再分配が行われ、図
１７に断面図として示されるように下部電極８の側面に
おける膜厚が均一化された、上部電極の第１層１０ｂが
形成される。第１層１０ｂは、隣接する下部電極８同士
の間の誘電体層９の上には存在しない場合もある。この
場所においてはもともと上部電極材１０ａの付着量が小
さかったからである。

【００３２】図１８は、第１層１０ｂ上に上部電極の第
２層として金属層１０１を形成した場合を示す断面図で
ある、図１４で説明した場合と同様に、例えば塩素酸白
金溶液を用いることにより、白金からなる金属層１０１
を析出させることができる。

【００３３】図１９は、第１層１０ｂ上に上部電極の第
２層として金属層１０２を形成した場合を示す断面図で
ある、図１５で説明した場合と同様に、メッキ法を用い
てＰｔを析出させても良いし、銅（Ｃｕ）、Ｉｒを析出
させてもよい。あるいは更にまた、ＣＶＤ法を用いて金
属層１０２を堆積させてもよい。この場合の金属層１０
２としてはタングステン（Ｗ）、ＴｉＮ等を採用するこ
とができる。

【００３４】図１８及び図１９に示されたいずれの場合
も、実施の形態１の場合と比較して、第１層１０ｂの形
状が上部電極材１０ａ程には複雑ではないので、金属層
１０１，１０２の被覆が良好に行われるという利点があ
る。

【００３５】なお、第１層１０ｂが隣接する下部電極８
同士の間の誘電体層９の上には存在しない場合であって
も、その位置の誘電体層９は容量に寄与する割合が小さ
く、これが塩素酸白金溶液やメッキ液に接触しても問題
は少ない。

【００３６】（ｂ−３）実施の形態３．図１７に示され
るように、上部電極の第１層１０ｂは下部電極８の側面
に形成された誘電体層９に対してほぼ均一に付着し、誘
電体層９に対して下部電極８とは反対側からの電気的接
続は良好に行われる。第１層１０ｂが隣接する下部電極
８同士の間の誘電体層９の上には存在しない場合であっ
ても、その位置の誘電体層９は容量に寄与する割合が小
さいので、この位置の誘電体層９に対する電気的接続が
行われなくても問題は少ない。

【００３７】従って、隣接する一対のキャパシタに対応
する一対の第１層１０ｂを互いに導電体で接続する場合
に、第１層１０ｂが形成する溝を埋める埋め込み材が導
電体である必要性は小さい。たとえ絶縁物であってもこ
の溝が埋められれば、一対の第１層１０ｂ上でこれらを
接続する第２層の被覆の良好性は、実施の形態１及び２
の場合程には要求されない。

【００３８】図２０乃至図２２は本実施の形態を工程順
に示す断面図である。図１７で示された構造を覆う絶縁
材２００を形成する。絶縁材２００は、第１層１０ｂの
間の溝を良好に埋める程度の、被覆の良好性が求められ
る。例えばＳＯＧ（Spin OnGlass）のような塗布法によ
って形成され、その後、低温のシンタリング、例えば窒
素雰囲気中での４００℃１５分間の熱処理を行うことに
より、絶縁材２００の強度を高める（図２０）。

【００３９】次に、スパッタエッチングによって絶縁材
２００に対するエッチバックを行うことにより、上記溝
を埋める絶縁体２０１のみを残置する（図２１）。これ
により、隣接する一対のキャパシタの上方は平坦な構成
となる。そして絶縁体２０１と第１層１０ｂの上に導電
性の第２層２０２を形成することにより、一対の第１層
１０ｂを互いに接続することができる（図２２）。これ
は図１６で示された上部電極材１０ａの再配分の工程に
よって、一対のキャパシタの上部電極材１０ａが連結さ
れない場合に特に有益である。

【００４０】第２層２０２の形成には、例えばスパッタ
法、ＣＶＤ法を採用することができる。材料としてはＰ
ｔ，Ｉｒ、及び両者の合金、Ｒｕ等の金属を採用できる
し、これらの酸化物を採用しても良い。あるいは遷移金
属の窒化物、例えばＴｉＮ、窒化タングステン（Ｗ
Ｎ）、ＴａＮを採用しても良いし、遷移金属の珪化物、
例えばＴｉＳｉＮ、ＷＳｉＮ、ＴａＳｉＮを採用しても
良い。膜厚は５０〜１００ｎｍ程度を採用することがで
きる。

【００４１】Ｃ．数値例：上記のようにして形成された
上部電極の構造、下部電極８、誘電体層９で構成される
キャパシタは、既述のように高い集積度でもＤＲＡＭに
要求される容量を保つことができる。この容量について
更に検討し、数値例について述べる。

【００４２】図１３には下部電極８の高さＨ及び幅Ｂが
併記されている。以下では紙面垂直方向の下部電極８の
厚みを幅Ｂのａ倍とする。そして実施の形態１乃至実施
の形態３で示されたように、下部電極８の頂面及び側面
を覆う誘電体層９を、上部電極材１０ａ及び金属層１０
１、上部電極材１０ａ及び金属層１０２、第１層１０ｂ
及び金属層１０１、第１層１０ｂ及び金属層１０２、第
１層１０ｂ及び第２層２０２のいずれかで構成される上
部電極で覆われれば、キャパシタとして機能する誘電体
層９の面積は、ほぼａＢ²（１＋２（Ｈ／Ｂ）・（ａ＋
１）／ａ）となる。

【００４３】幅Ｂが小さくなってＨ／Ｂが大きくなるほ
ど、下部電極８の側面に形成される部分が容量に寄与す
る割合も大きくなる。よって容量をある程度以上、具体
的には例えばＤＲＡＭの動作に必要とされるキャパシタ
１つ当たりの容量の値を確保しつつ、素子の微細化を進
めるためには、下部電極８の頂面のみならず、側面に形
成される誘電体層も、例えばＢＳＴのように高い誘電率
を有するペロブスカイト型の誘電体で形成することが望
ましい。

【００４４】このことを、数値を例挙して説明する。下
部電極８の頂面及び側面を覆う誘電体層の誘電率をそれ
ぞれε_t，ε_sとし、誘電体層の厚さが均一でｄであると
する。下部電極８の頂面に形成される容量はＣｔ＝（ａ
Ｂ²／ｄ）・ε_tとなり、下部電極８の側面に形成される
容量はＣｓ＝２（ａＢ²／ｄ）・ε_s・（Ｈ／Ｂ）・（ａ
＋１）／ａとなる。例えば下部電極８の頂面及び側面を
覆う誘電体として、それぞれＢＳＴ、酸化シリコンを採
用した場合には、誘電率はほぼε_t＝１９０×８．８５
４２×１０^-12Ｆ／ｍ、ε_s＝３．８×８．８５４２×１
０^-12Ｆ／ｍであると考えられる。

【００４５】上述のように誘電体層としてＢＳＴを採用
し、これをスパッタリングで形成する場合には３０ｎｍ
以上の膜厚が設定されるので、ｄ＝３０ｎｍと最も薄い
場合（容量値を高めやすい場合）を考える。この場合、
Ｂ＝０．１５μｍ、ａ＝３とするとＣｔ＝３．８ｆＦと
なる。一般にＤＲＡＭの動作に必要とされるキャパシタ
１つ当たりの容量の最小値は２５ｆＦであるので、Ｃｔ
＋Ｃｓが２５ｆＦ以上となるためには、Ｃｓ≧２１．２
となる必要があり、これを実現するためにはＨ／Ｂをほ
ぼ８６以上に設定する必要がある。しかしそのような形
状の下部電極を形成することは実際的ではない。

【００４６】これに対して下部電極８の側面を覆う誘電
体にもＢＳＴを採用すれば、Ｈ／Ｂの大きさは３．８／
１９０＝１／５０だけ小さくても済む。つまりＨ／Ｂが
ほぼ１．７以上であれば、即ち下部電極８の高さＨが
０．２６μｍ程度以上でさえあれば、ＤＲＡＭの動作に
必要とされるキャパシタ１つ当たりの容量を確保するこ
とができる。

【００４７】以上のように素子の微細化にも拘わらず、
ＤＲＡＭの動作に必要とされるキャパシタの容量の値を
確保するためには、下部電極８の頂面のみならず、側面
にも高い誘電率を有するペロブスカイト型の誘電体で形
成することが望ましい。従って、上部電極材１０ａ及び
金属層１０１、上部電極材１０ａ及び金属層１０２、第
１層１０ｂ及び金属層１０１、第１層１０ｂ及び金属層
１０２、第１層１０ｂ及び第２層２０２のいずれかで構
成される上部電極が、下部電極８の頂面のみならず、側
面においてもペロブスカイト型の誘電体以外の誘電体を
挟まずに下部電極と対峙する構造は、素子の微細化に大
きく寄与することになる。

【００４８】

【発明の効果】この発明のうち請求項１にかかるキャパ
シタによれば、一対の下部電極同士の間隔が狭くなると
不十分になる可能性がある、スパッタリング膜による高
誘電体層の被覆を、導電性膜で補償することができる。

【００４９】この発明のうち請求項２にかかるキャパシ
タによれば、導電性膜に要求される、スパッタリング膜
に対する被覆の良好性が緩和できる。

【００５０】この発明のうち請求項３にかかるキャパシ
タによれば、一対の下部電極の前記側面の間で導電性膜
が形成する溝が絶縁材で埋め込まれるので、第２の導電
性膜には被覆の高い良好性は要求されない。

【００５１】この発明のうち請求項４にかかるキャパシ
タの製造方法によれば、一対の下部電極同士の間隔が狭
くなると不十分になる可能性がある、第１の導電膜によ
る高誘電体層の被覆を、第２の導電膜で補償することが
できる。

【００５２】この発明のうち請求項５にかかるキャパシ
タの製造方法によれば、工程（ｅ）によって第１の導電
膜が再配分され、第１の導電膜の高誘電体層に対する被
覆形状が改善されるので、請求項４の発明の効果が高め
られる。

【００５３】この発明のうち請求項６にかかるキャパシ
タの製造方法によれば、絶縁体を塗布法によって形成す
ることができ、充填を良好に行うことができる。

【００５４】この発明のうち請求項７にかかるキャパシ
タの製造方法によれば、工程（ｃ），（ｄ）を併合して
同一工程で行うことができる。特に請求項５にかかるキ
ャパシタの製造方法の発明に関しては、第２の導電膜の
被覆性の良好性は緩和される。

【図面の簡単な説明】

【図１】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図２】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図３】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図４】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図５】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図６】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図７】 下部電極を形成する第１の方法を工程順に示
す断面図である。

【図８】 下部電極を形成する第２の方法を工程順に示
す断面図である。

【図９】 下部電極を形成する第２の方法を工程順に示
す断面図である。

【図１０】 下部電極を形成する第２の方法を工程順に
示す断面図である。

【図１１】 下部電極を形成する第２の方法を工程順に
示す断面図である。

【図１２】 下部電極を形成する第２の方法を工程順に
示す断面図である。

【図１３】 本発明の実施の形態１を説明する断面図で
ある。

【図１４】 本発明の実施の形態１の構造を例示する断
面図である。

【図１５】 本発明の実施の形態１の他の構造を例示す
る断面図である。

【図１６】 本発明の実施の形態２を説明する断面図で
ある。

【図１７】 本発明の実施の形態２を説明する断面図で
ある。

【図１８】 本発明の実施の形態２の構造を例示する断
面図である。

【図１９】 本発明の実施の形態２の他の構造を例示す
る断面図である。

【図２０】 本発明の実施の形態３を工程順に示す断面
図である。

【図２１】 本発明の実施の形態３を工程順に示す断面
図である。

【図２２】 本発明の実施の形態３を工程順に示す断面
図である。

【図２３】 従来の半導体記憶装置を示す断面図であ
る。

【符号の説明】

８ 下部電極、１０ａ 上部電極材、１０ｂ 第１層、
１０１，１０２ 金属層、２００ 絶縁材、２０１ 絶
縁体、２０２ 第２層。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 いずれも側面及び頂面が導電性の一対の
   下部電極と、 前記一対の下部電極のいずれをも覆うペロブスカイト型
   の高誘電体層と、 前記高誘電体層上に堆積された導電性のスパッタリング
   膜と、 前記スパッタリング膜を覆い、前記一対の下部電極の間
   での前記スパッタリング膜の間を埋める導電性膜とを備
   えるキャパシタ。
2. 【請求項２】 前記スパッタリング膜は前記下部電極の
   側面をほぼ均一の膜厚で覆う、請求項１記載のキャパシ
   タ。
3. 【請求項３】 いずれも側面及び頂面が導電性の一対の
   下部電極と、 前記一対の下部電極のいずれをも覆う高誘電体層と、 前記高誘電体層上に堆積された第１の導電性膜と、 前記一対の下部電極の前記側面の間で前記導電性膜が形
   成する溝を埋める絶縁材と、 前記絶縁性膜及び前記導電性膜を覆う第２の導電性膜と
   を備えるキャパシタ。
4. 【請求項４】 （ａ）いずれも側面及び頂面が導電性の
   一対の下部電極と、前記一対の下部電極のいずれをも覆
   う誘電体層とを形成する工程と、 （ｂ）前記誘電体層上に第１の導電膜をスパッタ法によ
   って堆積する工程と、 （ｃ）前記一対の下部電極の間での前記スパッタリング
   膜の間の充填を行う工程と、 （ｄ）前記第１の導電膜を覆う第２の導電膜を形成する
   工程とを備える、キャパシタの製造方法。
5. 【請求項５】 前記工程（ｂ）と前記工程（ｃ）の間
   に、 （ｅ）前記第１の導電膜に対してエッチバックを行う工
   程を更に備える、請求項４記載のキャパシタの製造方
   法。
6. 【請求項６】 前記工程（ｃ）において、絶縁体によっ
   て前記充填が行われる、請求項５記載のキャパシタの製
   造方法。
7. 【請求項７】 前記工程（ｃ）において、前記第２の導
   電膜によって前記充填が行われる、請求項４または５記
   載のキャパシタの製造方法。