KR20030082749A - 반도체 소자의 수직형 커패시터 구조 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 수직형 커패시터 구조 및 그 제조 방법에 관한 것으로서, 특히, 본 발명의 수직형 커패시터 구조는 반도체 기판의 하부 구조물에 형성된 제 1층간 절연막과, 제 1층간 절연막에 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 1수직 도전막과, 제 1층간 절연막에 제 1수직 도전막과 소정 간격 이격되어 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 2수직 도전막과, 제 1수직 도전막 및 제 2수직 도전막이 있는 제 1층간 절연막 상부에 형성된 제 2층간 절연막으로 이루어진다. 그러므로, 본 발명은 커패시터의 두 전극을 수평으로 배치하고 이들 전극 사이의 절연체박막을 층간 절연막으로 사용하되, 커패시터의 전극을 층간 절연막 내에서 소정 간격 이격되게 복수개의 콘택홀 또는 비아홀 어레이에 도전막이 매립된 수직 도전막들을 형성함으로써 커패시터의 수직 구조를 제작할 수 있으며 이로 인해 동일한 단면적에서 고용량의 커패시턴스를 확보할 수 있다.
Description
본 발명은 반도체 소자의 커패시터 구조 및 그 제조 방법에 관한 것으로서,특히, 콘택홀 또는 비아홀을 이용하여 동일한 단면적에서 고용량의 커패시턴스를 확보할 수 있는 반도체 소자의 수직형 커패시터 구조 및 그 제조 방법에 관한 것이다.
현재, 고속 동작을 요구하는 로직 회로에서는 고용량의 커패시터를 구현하기 위한 반도체소자의 개발 및 연구가 진행되고 있다. 일반적으로, 고용량 커패시터가 PIP(Polysilicon/Insulator/Polysilicon) 구조일 경우에는 플레이트 전극(plate electrode) 및 스토리지 전극(storage electrode)을 도전성 폴리실리콘으로 사용하기 때문에 플레이트 전극/스토리지 전극과 절연체막 계면에서 산화반응이 일어나 자연산화막이 형성되어 전체 커패시턴스의 크기가 줄어들게 되는 단점이 있다.
이를 해결하기 위하여 커패시터의 구조가 MIM(Metal/Insulator/Metal)로 변경되었다. 이러한 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생커패시턴스가 없기 때문에 높은 Q값을 요구하는 고성능 반도체 소자에서 주로 이용되고 있다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정 순서도로서, 이들 도면을 참조하면 종래 기술의 MIM 커패시터의 제조 공정은 다음과 같다.
도 1a에 도시된 바와 같이, 반도체기판(미도시함) 상부에 통상의 소자 공정을 진행하고 그 위에 절연막(미도시함)을 형성한 후에, 커패시터의 스토리지 전극용 제 1금속막(1)을 형성한다. 이때, 제 1금속막(1)은 배리어 메탈(Barrier Metal)/0.5%Cu+Al막/반사 방지막(Anti Reflective Layer)이 순차적으로 적층된 구조일 수 있다. 그리고 제 1금속막(1) 상부에 층간 절연막(2)을 증착하고 화학적기계적 연마(Chemical Mechanical Polishing) 공정으로 그 표면을 평탄화한다.
그리고 도 1b에 도시된 바와 같이, 층간 절연막(2)에 제 1금속막(1)이 노출되는 개구 영역을 형성하고 그 층간 절연막(2) 전면에 절연체박막(3)을 형성한다. 이때 절연체박막(3)은 예를 들어 SiN, SiO2, Ta2O5 등의 유전체막일 수 있다. 그런 다음 도 1c에 도시된 바와 같이, 절연체 박막(3) 상부에 커패시터의 플레이트 전극용 제 2금속막(4)으로서 배리어 메탈(Ti/TiN) 및 텅스텐(W)을 갭필하고 화학적기계적 연마 공정으로 그 표면을 평탄화한다. 이때 제 2금속막(4)은 콘택홀에 완전히 매립되지 않을 수 있다.
그 다음 도 1d 및 도 1e에 도시된 바와 같이, 층간 절연막(2)에 다른 금속 배선의 콘택홀을 형성하고 층간 절연막(2) 전면에 갭필 금속막으로서 배리어 메탈 및 텅스텐(5)을 갭필하고 화학적기계적 연마 공정으로 평탄화한다. 이로 인해 상기 콘택홀에 금속막이 매립된 플러그(6)가 형성됨과 동시에 커패시터의 개구 영역에 금속막(5)이 채워진다.
그리고나서 도 1f에 도시된 바와 같이, 상기 결과물에 금속막을 증착하고 이를 패터닝하여 커패시터의 제 2금속막(4)과 수직 연결되는 배선(7)과 플러그(6)에 연결되는 상부 배선(8)을 형성한다.
상기와 같은 종래 기술에 의한 MIM 커패시터 제조 방법은 반도체 기판에 수직으로 스토리지 전극용 제 1금속막/절연체박막/플레이트 전극용 제 2금속막을 적층해서 고용량 커패시턴스를 확보하였다.
하지만, 이러한 수직형 구조의 커패시터는 고용량이 커패시턴스를 확보하기 위해서 하부 또는 플레이트 전극용 금속막이 차지하는 면적을 넓혀야 하기 때문에 이를 이용해서 고집적 반도체 소자를 제작하는데 어려움이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 커패시터의 플레이트 전극 및 스토리지 전극을 수평으로 배치하되, 층간 절연막에 소정 간격 이격되게 복수개의 콘택홀 또는 비아홀 어레이가 형성되고 이 홀 어레이에 도전막이 매립된 제 1수직 도전막과 제 2수직 도전막을 플레이트 전극 및 스토리지 전극으로 사용하고 제 1수직 도전막과 제 2수직 도전막 사이의 층간 절연막을 절연체박막으로 사용하는 커패시터 구조를 제작함으로써 동일한 단면적에서 고용량의 커패시턴스를 확보할 수 있는 반도체 소자의 수직형 커패시터 구조를 제공하는데 있다.
본 발명의 다른 목적은 층간 절연막에 콘택홀 또는 비아홀을 복수개 어레이 형태로 형성하고 이 홀 어레이에 도전막을 매립하여 제 1수직 도전막과 제 2수직 도전막을 형성하고 제 1수직 도전막과 제 2수직 도전막 사이의 층간 절연막을 절연체박막으로 이용하는 커패시터를 제조함으로써 동일한 단면적에서 고용량의 커패시턴스를 확보할 수 있는 반도체 소자의 수직형 커패시터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 커패시터 구조에 있어서, 반도체 기판의 하부 구조물에 형성된 제 1층간 절연막과, 제 1층간 절연막에복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 1수직 도전막과, 제 1층간 절연막에 제 1수직 도전막과 소정 간격 이격되어 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 2수직 도전막과, 제 1수직 도전막 및 제 2수직 도전막이 있는 제 1층간 절연막 상부에 형성된 제 2층간 절연막을 구비한다.
상기 다른 목적을 달성하기 위하여 본 발명은 반도체 소자의 커패시터를 형성하는 방법에 있어서, 반도체 기판의 하부 구조물에 제 1층간 절연막을 형성하는 단계와, 제 1층간 절연막의 서로 이격된 위치에 식각 공정을 통해 복수개의 제 1 및 제 2콘택홀 또는 비아홀 어레이를 형성하는 단계와, 제 1층간 절연막의 제 1 및 제 2콘택홀 또는 비아홀 어레이에 도전막을 매립하여 소정 간격 이격된 제 1수직 도전막 및 제 2수직 도전막을 형성하는 단계와, 제 1수직 도전막 및 제 2수직 도전막이 있는 결과물 전면에 제 2층간 절연막을 형성하는 단계를 포함한다.
도 1a 내지 도 1f는 종래 기술에 의한 반도체 소자의 커패시터 제조방법을 설명하기 위한 공정 순서도,
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 수직형 커패시터를 나타낸 수직 단면도 및 평면도,
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 수직형 커패시터의 다양한 패턴 형태를 도시한 도면들,
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판 100 : 패드
101 : 제 1수직 도전막 103 : 층간 절연막
105 : 제 2수직 도전막 107, 111 : 연결 배선
109, 113 : 상부 패드
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명하고자 한다.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자의 수직형 커패시터를 나타낸 수직 단면도 및 평면도이다. 이들 도면을 참조하면, 본 발명에 따른 커패시터 구조는 반도체 기판의 하부 구조물(1)에 형성된 제 1층간 절연막(103)과, 제 1층간 절연막(103)에 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 1수직 도전막(101)과, 제 1층간 절연막(103)에 제 1수직 도전막(101)과 소정 간격(A) 이격되어 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 홀에 도전막이 매립된 제 2수직 도전막(105)과, 제 1수직 도전막(101) 및 제 2수직 도전막(105)이 있는 제 1층간 절연막(103) 상부에 형성된 제 2층간 절연막(120)을 포함한다.
여기서, 커패시터의 두 전극인 제 1수직 도전막(101) 및 제 2수직 도전막(105)의 비아홀 또는 콘택홀 어레이는 홀이 서로 이격되지 않고 서로 연결되는 것이 바람직하다. 그리고 제 1수직 도전막(101) 또는 제 2수직 도전막(105)의 전체 길이(B)와 홀의 수직 높이는 설정된 커패시턴스에 따라 조정된다. 그리고 제 1수직 도전막(101)과 제 2수직 도전막(105)의 간격또한 설정된 커패시턴스에 따라 조정되는 것이 바람직하다.
본 발명의 반도체 소자의 수직형 커패시터는 제 1층간 절연막(103) 하부에 제 1수직 도전막(101) 또는 제 2수직 도전막(105)과 수직으로 연결되는 도전 패드(100)를 더 포함할 수 있다. 혹은 제 2층간 절연막(120) 상부에 제 1수직 도전막(101) 또는 제 2수직 도전막(105)과 수직으로 연결되는 도전 패드를 더 포함할 수 있다. 여기서 도전 패드는 반도체 소자의 테스트시 소정의 전압을 커패시터에 공급하기 위한 패드의 역할을 한다.
한편, 추가로 본 발명의 제조 공정을 도시한 도면을 첨부하지 않았지만, 도 도 2a 및 도 2b를 참조하여 본 발명에 따른 반도체 소자의 수직형 커패시터 제조 방법에 대해 설명한다.
우선, 반도체 기판의 하부 구조물(1)에 제 1층간 절연막(103)을 형성한다.본 발명에서 제 1층간 절연막(103)은 소자의 층간 절연을 하면서도 커패시터의 유전체막의 역할도 할 수 있는 물질, 예를 들어 SiN, SiO2 등을 사용한다.
그리고 본 발명에 따른 수직형 커패시터를 위하여 제 1층간 절연막(103)에 홀 어레이 마스크를 이용한 사진 및 식각 공정을 진행하여 서로 소정 간격 이격된 복수개의 제 1 및 제 2콘택홀 또는 비아홀 어레이를 형성한다.
그리고 제 1층간 절연막(103)의 제 1 및 제 2콘택홀 또는 비아홀 어레이에 도전막으로서 금속, 예를 들어 배리어 메탈(Ti/TiN)과 텅스텐(W)을 매립하고 화학적기계적 연마 공정으로 그 표면을 평탄화한다. 이로 인해 제 1층간 절연막(103)에는 소정 간격(A) 이격되며 서로 복수개의 콘택홀 또는 비아홀 어레이 형태를 갖는 수직형 커패시터의 제 1수직 도전막(101)과 제 2수직 도전막(105)이 형성된다.
그리고나서 제 1수직 도전막(101) 및 제 2수직 도전막(105)이 있는 제 1층간 절연막(103) 상부에 제 2층간 절연막(120)을 추가 형성한다.
본 발명의 제조 방법에 있어서, 제 1층간 절연막(103) 하부에 제 1수직 도전막(101) 또는 제 2수직 도전막(105)과 수직으로 연결되는 도전 패드(100)를 형성할 수 있다. 또는 제 2층간 절연막(120) 상부에 제 1수직 도전막(101) 또는 제 2수직 도전막(105)과 수직으로 연결되는 도전 패드를 추가 형성할 수도 있다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 수직형 커패시터의 다양한 패턴 형태를 도시한 도면들이다.
도 3a에 도시된 바와 같이, 본 발명의 수직형 커패시터를 구성하는 제 1수직 도전막과 제 2수직 도전막의 패턴(200)은 서로 소정 간격 이격되며 평행하게 1차형으로 배치된 구조를 갖을 수 있다.
도 3b에 도시된 바와 같이, 본 발명의 수직형 커패시터를 구성하는 제 1수직형 도전막과 제 2수직형 도전막의 다른 패턴(300)은 각각 끝단이 서로 떨어지고 서로 소정 간격 이격되는 기하학적 구조를 갖을 수 있다. 여기서에서는, 180도°회전된 'ㄷ'자 구조를 갖는다.
또한 도 3c에 도시된 바와 같이, 본 발명의 수직형 커패시터를 구성하는 제 1수직형 도전막과 제 2수직형 도전막의 또 다른 패턴(400)은 각각 끝단이 서로 떨어지고 소정 간격 이격되는 굴곡 패턴으로 이루어질 수 있다.
그러므로, 본 발명은 종래 커패시터의 플레이트 전극 및 스토리지 전극을 수평으로 배치하고 이들 전극 사이의 절연체박막을 층간 절연막으로 사용하되, 커패시터의 전극을 층간 절연막 내에서 소정 간격 이격되게 복수개의 콘택홀 또는 비아홀 어레이에 도전막이 매립된 수직 도전막들을 형성함으로써 커패시터의 수직 구조를 제작할 수 있으며 이로 인해 동일한 단면적에서 고용량의 커패시턴스를 확보할 수 있는 효과가 있다.
Claims (16)
- 반도체 소자의 커패시터 구조에 있어서,상기 반도체 기판의 하부 구조물에 형성된 제 1층간 절연막;상기 제 1층간 절연막에 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 상기 홀에 도전막이 매립된 제 1수직 도전막;상기 제 1층간 절연막에 제 1수직 도전막과 소정 간격 이격되어 복수개의 콘택홀 또는 비아홀 어레이가 배열되며 상기 홀에 도전막이 매립된 제 2수직 도전막; 및상기 제 1수직 도전막 및 제 2수직 도전막이 있는 상기 제 1층간 절연막 상부에 형성된 제 2층간 절연막을 구비한 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 1수직 도전막 및 제 2수직 도전막의 비아홀 또는 콘택홀 어레이는 홀이 서로 이격되지 않고 서로 연결된 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 1수직 도전막의 전체 길이와 홀의 수직 높이는 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 2수직 도전막의 전체 길이와 홀의 수직 높이는 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 1수직 도전막과 제 2수직 도전막의 간격은 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 1층간 절연막 상부에 상기 제 1수직 도전막 또는 제 2수직 도전막과 수직으로 연결되는 도전 패드를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 2층간 절연막 상부에 상기 제 1수직 도전막 또는 제 2수직 도전막과 수직으로 연결되는 도전 패드를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 제 1항에 있어서, 상기 제 1수직 도전막 및 제 2수직 도전막을 이루는 복수개의 콘택홀 또는 비아홀 어레이는 각각 1자형, 끝단이 서로 떨어진 기하학 패턴, 끝단이 서로 떨어진 굴곡 패턴 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 수직형 커패시터 구조.
- 반도체 소자의 커패시터를 형성하는 방법에 있어서,상기 반도체 기판의 하부 구조물에 제 1층간 절연막을 형성하는 단계;상기 제 1층간 절연막의 서로 이격된 위치에 식각 공정을 통해 복수개의 제 1 및 제 2콘택홀 또는 비아홀 어레이를 형성하는 단계;상기 제 1층간 절연막의 제 1 및 제 2콘택홀 또는 비아홀 어레이에 도전막을 매립하여 소정 간격 이격된 제 1수직 도전막 및 제 2수직 도전막을 형성하는 단계; 및상기 제 1수직 도전막 및 제 2수직 도전막이 있는 결과물 전면에 제 2층간 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 1수직 도전막 및 제 2수직 도전막의 비아홀 또는 콘택홀 어레이는 홀이 서로 이격되지 않고 서로 연결된 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 1수직 도전막의 전체 길이와 홀의 수직 높이는 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 2수직 도전막의 전체 길이와 홀의 수직 높이는 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 1수직 도전막과 제 2수직 도전막의 간격은 설정된 커패시턴스에 따라 조정되는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 1층간 절연막 하부에 상기 제 1수직 도전막 또는 제 2수직 도전막과 수직으로 연결되는 도전 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 2층간 절연막 상부에 상기 제 1수직 도전막 또는 제 2수직 도전막과 수직으로 연결되는 도전 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
- 제 9항에 있어서, 상기 제 1수직 도전막 및 제 2수직 도전막을 이루는 복수개의 콘택홀 또는 비아홀 어레이는 각각 1자형, 끝단이 서로 떨어진 기하학 패턴, 끝단이 서로 떨어진 굴곡 패턴 중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 수직형 커패시터 제조 방법.
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