JP2000269455A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】本発明の目的は、蓄積容量と、銅を主導電性膜
とする配線を有する半導体装置において、信頼性の高い
半導体装置を提供することである。 【解決手段】半導体基板と、この半導体基板の一主面側
に形成された、容量絶縁膜を介して第一の電極と第二の
電極とが配設された蓄積容量と、前記半導体基板の一主
面側に形成された銅(Cu)元素を含有した配線と、この配
線の表面に形成された第一の膜とを備えた半導体装置に
おいて、前記第一の電極および/または前記第二の電極
を構成する材料と、前記第一の膜を構成する材料に同じ
元素を含有させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に蓄積容量と銅元素を含む配線とを有する半導体装置
の信頼性向上および製造工程の低減を図った半導体装置
に関する。
【０００２】
【従来の技術】近年、情報通信機器の発達に伴いDRAM
（Dynamic Random Access Memory）を始めとする半導体
装置は、それに用いる半導体素子（以下、単に素子）の
高集積化、大容量化が求められている。素子の微細化に
伴い様々な問題が生じてきているが、DRAMにおける問題
点の一つに蓄積容量の低下が挙げられる。素子の容量は
面積に比例するため単純に形状を縮小していくとその容
量は加工寸法の二乗に比例して減少する。DRAMにおいて
蓄積容量が低下すると電荷の消滅を補うリフレッシュ動
作を頻繁に行う必要が生じ消費電力の増加や信頼性低下
が生じる。従って、素子の微細化が進んでも蓄積容量は
一定の水準以上に保つ必要がある。16M（メガ）ビットD
RAMまでは素子の微細化に伴う容量の減少は容量を形成
する酸化膜厚を薄くすることで対応しており、現在酸化
膜厚は10nm程度まで薄膜化されている。そして、容量絶
縁膜の薄膜化は限界に達しつつあるため64Mビット以上
の高集積メモリ用としてより誘電率の高い容量絶縁膜材
料の開発が進められており、64M〜256Mビットでは酸化
タンタル（Ta2O5）、1GビットのDRAMにおいてはチタン
酸バリウムストロンチウム（(Ba,Sr)TiO3：BST）、チタ
ン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZT）等の使用が検討
されている。
【０００３】そして、容量絶縁膜材料の開発に伴い電極
材料の選定にも、注意を払う必要がでてきた。これは、
BSTやPZTは、酸化雰囲気中で高温成膜されるため、従来
から用いられているSi電極上に成膜しようとすると、電
極膜が酸化され、BSTやPZT膜以外の誘電体膜が形成され
るためでる。この電極膜の酸化による絶縁膜の形成は、
設計値通りの容量を確保できなくなるといった問題を生
じさせる。
【０００４】そこで、BSTやPZTの成膜雰囲気に耐えられ
る材料として、耐酸化性、耐熱性に優れた白金（Pt）、
ルテニウム（Ru）、イリジウム（Ir）、パラジウム（P
d）等の貴金属、あるいは酸化ルテニウム、酸化ルテニ
ウムが検討されている。また、DRAMだけではなく強誘電
体メモリ（Ferroelectric Random Access Memory：FRA
M）も、容量絶縁膜としてPZTを用いているため、電極材
料の一つとしてPt、Ru、Ir、Pd、RuO2、IrO2が検討され
ている。
【０００５】ところで、半導体素子に要求される処理能
力は、年々厳しくなっており、アルミニウム（Al）を主
導電性膜とした配線（以下、Al配線という）を用いた素
子においては、信号遅延が問題となっている。このため
Al配線に代わる配線材として、Alより電気抵抗の低い銅
（Cu）を主導電性膜とした配線が検討されている。しか
し、Cuはシリコン酸化物中を拡散して、トランジスタの
性能を悪化させる可能性がある。
【０００６】そこで、このCuの拡散を防止するために、
バリアメタルが必要であり、例えば、日経マイクロデバ
イス（1992年6月号74〜77ページ）に記載されているよ
うにTiN、タングステン（W）、タンタル（Ta）などの高
融点金属が検討されている。なお、ここで銅（Cu）を主
導電性膜とした配線（以下、Cu配線）とは、銅（Cu）元
素を含有した配線膜であって、その含有率が他の含有元
素よりも高いものを言う。
【０００７】
【発明が解決しようとする課題】前述のように、DRAMに
おいては、高集積化、高機能化に伴い、素子を構成する
各要素で、様々な材料が検討されている。DRAM装置の開
発に当っては、提案されている材料の中から、電気的、
機械的信頼性に優れ、低コストで製造可能な材料を選び
出すことが重要であり、通常、各要素ごとに最適な材料
が決定される。
【０００８】しかしながら、各要素ごとに最適な材料の
選択を行った場合、それらの電気的な接続が図られる部
分において、異なった材料同士の接続されることにな
り、接触抵抗が高くなるという問題があった。蓄積容量
と、Cu配線を有する半導体装置においては、その接続に
おいて、プラグにCuを用いて蓄積容量の上部電極の延長
部に接続を図ると、この部分において、蓄積容量の上部
電極である例えばRuと、Cu配線のバリアメタルである例
えばTiNが接触し、異なる材料が接触するため、接触抵
抗が高くなるという問題があった。
【０００９】また、その異種材料の界面においては、エ
レクトロマイグレーション耐性が悪くなる。DRAMの設計
ルールは、64MビットDRAMでは0.35μmであったものが、
今後、デバイスの高速化、高集積化が進むと、256Mビッ
トDRAMにおいては0.25μm、１GビットDRAMにおいては、
さらに微細化が進むことが予想され、0.16μmとなると
見込まれている。当然、前記接合部分においても、微細
化が進められ、その結果、エレクトロマイグレーション
によるボイドや断線の発生が、顕在化してくることが懸
念される。
【００１０】また、プラグのアスペクト比が大きくなっ
てくると、バリアメタル材料の成膜が、コンタクトホー
ルの底部において十分になされなくなるという問題もあ
る。プラグは、容量確保のための蓄積容量構造の立体化
の結果、高アスペクト比化が進んでいる。その結果、バ
リアメタルのような薄膜を、コンタクトホールの底部に
まで成膜することは困難になってきている。
【００１１】さらに、近年においては、DRAM単体のみな
らず、DRAM混載ロジックと呼ばれる、ロジック回路にメ
モリを組み込んだ半導体装置の開発が進められており、
トランジスタと、それを接続する配線の製造が主となる
ロジック製造プロセスと、トランジスタ、配線に加え
て、蓄積容量の製造が要求されるDRAM製造プロセスと
の、プロセス整合性が求められている。従来では、蓄積
容量の電極膜成膜プロセスと、Cu配線バリアメタル成膜
プロセスとが、それぞれ異なる材料を用いた別のプロセ
スであるため、製造コスト高に結びついている。
【００１２】上記のように、DRAMのような半導体装置の
蓄積容量、および配線においては、素子の高集積化、高
機能化に伴い、従来にない材料の導入が検討されてい
る。しかし、新たに生じる異種材料の接触部の接触抵抗
や、エレクトロマイグレーション耐性、また、新たな製
造装置の導入、製造プロセスの改変による、製造コスト
の増加、信頼性の低下が懸念されている。さらに、メモ
リ回路と、ロジック回路を有するDRAM混載ロジックにお
いては、DRAM製造プロセスと、ロジック製造プロセスの
整合性が求められている。
【００１３】本発明の一つ目の目的は、信頼性の高い半
導体装置を提供することにある。また、本発明の二つ目
の目的は、製造コストに優れた半導体装置を提供するこ
とにある。本発明の三つ目の目的は、蓄積容量とCu配線
を有する半導体装置において、蓄積容量の電極材料と、
Cu配線のバリアメタル材料を最適化することで、両者の
接合部分において、低接触抵抗となる半導体装置を提供
することにある。本発明の四つ目の目的は、エレクトロ
マイグレーションによるボイドや断線の生じにくい半導
体装置を提供することにある。本発明の五つ目の目的
は、バリアメタル成膜時に、その膜厚が不均一になって
も、銅配線の成膜が可能な半導体装置を提供することに
ある。本発明の六つ目の目的は、蓄積容量の電極膜とCu
配線バリアメタルが同一工程で成膜できる半導体装置を
提供することにある。
【００１４】
【課題を解決するための手段】本願発明者らは、蓄積容
量の電極材料として検討されている、ルテニウム(Ru)、
白金(Pt)、イリジウム(Ir)について、分子動力学法によ
り計算機シミュレーションを行い、銅との密着性の評価
を行い、銅配線のバリアメタルとしての可能性を検討し
た。解析によれば、ルテニウム、白金、イリジウムは、
その単位結晶格子の長さが比較的、銅のそれに近いた
め、従来の窒化チタン(TiN)膜、タングステン(W)膜、タ
ンタル(Ta)膜 などを銅(Cu)配線のバリアメタルとして
用いた場合より、むしろはく離強度が向上することが明
らかになった。つまり、銅配線のバリアメタルとして利
用できることを明らかにした。
【００１５】さらに、本願発明者らの計算機シミュレー
ション解析によれば、パラジウム（Pd）、チタン（Ti）
等の遷移金属を、Ru、Pt、Irに添加すれば、酸化シリコ
ン膜に対する膜のはく離強度が、なお一層向上できるこ
とが明らかになった。また、酸化ルテニウム、酸化イリ
ジウムなどの導電性酸化物によっても、酸化シリコン膜
に対する膜のはく離強度が向上することを明らかにし
た。
【００１６】そして、蓄積容量と、銅あるいは銅合金を
主導電性膜とした配線を有する半導体装置において、前
記上部電極と、前記同配線のバリアメタルに同一の材料
を用い、その材料はRu、Pt、Irのいずれかを用いること
で、各膜に要求される機能を低下させることなく、その
接続部部分において低接触抵抗で、マイグレーション耐
性に優れた、信頼性の高い半導体装置が提供できること
を見出した。
【００１７】また、蓄積容量と、銅あるいは銅合金を主
導電性膜とする配線を有する半導体装置において、前記
蓄積容量の少なくとも一方の電極と、前記銅配線のバリ
アメタルに同一の材料を用い、その材料はRu、Pt、Irの
いずれかを用いることで、各膜に要求される機能を低下
させることなく、製造プロセスを簡略化した信頼性の高
い半導体装置が提供できることを見出した。
【００１８】さらに、蓄積容量と、銅あるいは銅合金を
主導電性膜とした配線を有する半導体装置において、蓄
積容量の電極と、Cu配線のバリアメタルに、Pd、Ti、N
i、Coの少なくとも1種類の元素を添加したRu、Pt、Ir、
酸化ルテニウム、酸化イリジウムを用いることにより、
より一層信頼性の高い半導体装置が提供できることを見
出した。
【００１９】従来の半導体装置の開発では、蓄積容量や
配線といった、各要素ごとに開発が行われており、それ
ぞれで最適な材料の選択が行われてきた。蓄積容量の電
極膜としては、例えば、Pt、Ru、Ir、Pdといった貴金属
材料、あるいは酸化ルテニウム、酸化イリジウムといっ
た導電性酸化物が候補に挙げられている。また、Cu配線
のバリアメタル材料としては、例えば、TiN、タングス
テン(W)、タンタル(Ta)などが検討されている。ところ
が、蓄積容量の上部電極と、配線バリアメタルとは、電
気的な接続をする部分を有しており、そこでは異種材料
の接触が余儀なくされていた。
【００２０】異種材料の接続は、その接続界面において
抵抗値が増加する。半導体装置の開発動向は、低消費電
力化の方向に向っており、高接触抵抗は半導体装置を製
作する上で障害となる。また、高集積化に伴い、メモリ
セルの微細化が進められており、プラグ径そのものが小
さくなってきており、プラグと上部電極の延長部分の接
触面積が小さくなってきており、異種材料接触界面であ
る、この部分においては、エレクトロマイグレーション
によるボイドの発生や、断線などが発生することが懸念
される。
【００２１】本願発明者らは、材料の統一化が電気的、
機械的信頼性向上の為には必要であるという見地から、
数ある組み合わせの中から、適切な材料選択を行うこと
により、各膜として要求される機能を損なうことなく、
製造可能な半導体装置が得られることを見出した。
【００２２】本願発明者らは、蓄積容量の電極材料とし
て検討されている貴金属元素である、ルテニウム、白
金、イリジウムについて、分子動力学法により計算機シ
ミュレーションを行い、銅との密着性の評価を行い、銅
配線のバリアメタルとしての可能性を検討した。解析に
よれば、ルテニウム、白金、イリジウムは、その単位結
晶格子の長さが比較的、銅のそれに近いため、従来の窒
化チタン、タングステン、タンタル膜よりも、膜のはく
離強度が向上することを明らかにした。
【００２３】図2にバリアメタルとして検討している材
料の、銅薄膜に対する膜密着性の評価の解析結果の一例
を示す。図の横軸はバリアメタル材料の主構成元素の構
成する最密結晶面の単位長方格子における短辺anと銅元
素の構成する最密結晶面の単位長方格子における短辺ap
の差{｜ap-an｜/ap}×100＝A（％）を表し、バリアメタ
ル材料と銅との格子不整合の度合いを示す。また、図の
縦軸はバリアメタルが銅薄膜に接触界面を持つ状態の系
全体のエネルギーから、バリアメタルと銅薄膜が十分離
れた状態の系全体のエネルギーを減じたエネルギーUを
表し、膜のはく離強度に相当する値を示す。ここで、U
Cuは銅と銅のはく離エネルギーを表す。図より、ルテニ
ウム、白金、イリジウムは、従来の窒化チタン、タング
ステン、タンタルに比べ、銅膜に対する膜の密着性が向
上していることが分かる。また、解析の結果、ルテニウ
ム、白金、イリジウムは、融点が銅より十分高く、銅の
拡散を抑えることができることも明らかにした。つま
り、銅配線のバリアメタルとして機能を十分に果たすこ
とが明らかになった。
【００２４】一方で、本願発明者らは、同じ蓄積容量の
電極材料として検討されている、貴金属元素である、パ
ラジウムについても、バリアメタルとしての可能性を検
討した。ところが、貴金属元素の中でも、パラジウム
は、ルテニウム、白金、イリジウムに比べて融点が低
く、銅との接着性が悪くなり、銅に対するバリア性は劣
ることが明らかになった。
【００２５】以上の結果、本願発明者らは、 Ru、Pt、I
rが、蓄積容量の電極材料および銅配線バリアメタルの
両方に用いることができる材料であることを明らかにし
た。
【００２６】ところで、蓄積容量や配線は、シリコン酸
化膜からなる層間絶縁膜に形成される。したがって、シ
リコン酸化膜に対するはく離強度が要求されるところと
なる。図3にシリコン酸化膜に対するルテニウム膜、お
よび白金膜のはく離強度のスクラッチ試験法による測定
結果を示す。図の縦軸のはく離荷重は、膜のはく離強度
に相当する値である。製造プロセス、あるいは素子構造
により膜に要求されるはく離強度は異なるが、実験の結
果、ルテニウム膜と白金膜のシリコン酸化膜に対する膜
密着性は、全く同じ強度が得られるわけではなく、ルテ
ニウム膜のはく離強度は、白金のそれより強いことが明
らかになった。
【００２７】そこで、本願発明者らはさらに考察を進
め、より一層、信頼性の高い膜を得るため、分子動力学
シミュレーションにより解析を行った。その結果、 R
u、Pt、Irに、パラジウム(Pd)、コバルト(Co)、ニッケ
ル(Ni)、チタン(Ti)のうち、少なくとも一種類以上の元
素を添加すれば、より一層、シリコン酸化膜に対する密
着性が向上することを明らかにした。
【００２８】図4に、シリコン酸化膜に対する膜はく離
強度の、 Ru、Pt、Irの添加元素濃度依存性を示す。図
の横軸は、添加元素としてパナジウム（Pd）を用いたと
きの主構成元素に対する添加量、縦軸はシリコン酸化膜
に対するはく離エネルギーを表し、はく離強度に相当す
る値を表す。図より、添加元素濃度が約10at.%程度か
ら、シリコン酸化膜に対してはく離強度が増すことが明
らかになった。また、酸化ルテニウム、酸化イリジウム
などでも、シリコン酸化膜に対する、膜の密着性が増
す。
【００２９】また、 Ru、Pt、Irに対する不純物元素の
添加は、別の効果も生み出す。成膜時に発生する応力
は、膜のはく離や、素子特性の劣化につながる可能性が
ある。Ru、Pt、Irは成膜後に高い応力が発生する。素子
構造によっては、膜内部に高い応力が残留する恐れがあ
り、不良の発生の原因となる可能性がある。つまり、成
膜する膜の条件としては、低応力膜である方が望まし
い。
【００３０】本願発明者らは、分子動力学シミュレーシ
ョンを行い、Ru、Pt、Ir膜中に、これら貴金属元素より
も融点の低い材料を添加することによって、膜応力を緩
和することができることを明らかにした。図5は一例と
して、ルテニウム(Ru)に添加元素として、例えば、パラ
ジウム(Pd)、コバルト(Co)、ニッケル(Ni)、チタン(Ti)
をそれぞれ含有させた膜をSiO2下地の上に900 Kで成膜
し、300 Kまで冷却する計算機シミュレーションを行っ
た場合の、Ru膜に残留した内部応力Sの添加元素濃度に
対する変化を示した図である。S0は添加元素を含有させ
ない場合の内部応力を示す。図より、添加元素の濃度が
約0.14at.％以上の場合に内部応力が低減されることが
わかる。なお、添加元素の濃度が約25at.％を超えると
主材料の原子配列が乱れるため、添加元素の濃度は約25
at.％以下とする必要がある。以上の結果、蓄積容量の
電極膜とCu配線のバリアメタルとして、 Ru、Pt、Ir
に、Pd、Ti、Ni、Coの内の少なくとも一種類の元素を0.
14〜25at.％添加すると、より一層、機械的信頼性に優
れた、半導体装置が得られることを明らかにした。
【００３１】本願発明の課題は下記の構成により解決す
ることができる。 （１）：半導体基板と、この半導体基板の一主面側に形
成された、容量絶縁膜を介して第一の電極と第二の電極
とが配設された蓄積容量と、前記半導体基板の一主面側
に形成された銅(Cu)元素を含有した配線と、この配線の
表面に形成された第一の膜とを備えた半導体装置であっ
て、前記第一の電極および/または前記第二の電極を構
成する材料と、前記第一の膜を構成する材料には同じ元
素を含有していること。
【００３２】（２）：シリコン基板と、このシリコン基
板の一主面側に形成された、容量絶縁膜を介して上部電
極と下部電極とが配設された蓄積容量と、前記半導体基
板の一主面側に形成された銅(Cu)を主元素とした配線
と、この配線の表面に接するように配設されたバリアメ
タルとを備えた半導体装置であって、前記上部電極およ
び/または下部電極を構成する材料の主元素と、前記バ
リアメタルを構成する材料の主元素とが同じであるこ
と。
【００３３】なお、材料の主元素とは、その材料に含ま
れる元素のうち最も含有比率の高い元素のことをいう。
【００３４】（３）：半導体基板と、この半導体基板の
一主面側に形成された、容量絶縁膜を介して上部電極と
下部電極とが配設された蓄積容量と、前記半導体基板の
一主面側に形成された銅(Cu)元素を含有した配線と、こ
の配線の表面に接するように配設されたバリアメタルと
を備えた半導体装置であって、前記上部電極は前記下部
電極が存在しない領域まで延在しており、前記上部電極
を構成する材料の主元素と、前記バリアメタルを構成す
る材料の主元素とが同じであり、前記上部電極の延在領
域にて前記上部電極と前記バリアメタルとが接触してい
ること。
【００３５】（４）：半導体基板と、この半導体基板の
一主面側に形成された、容量絶縁膜を介して第一の電極
と第二の電極とが配設された蓄積容量と、前記半導体基
板の一主面側に形成された銅(Cu)元素を含有した配線と
を備えた半導体装置であって、前記半導体基板と前記第
一の電極との最短距離は前記半導体基板と第二の電極の
最短距離よりも短くなっており、前記第二の電極は前記
下部電極が存在しない領域まで延在しており、前記第二
の電極を構成する材料の主元素と、前記バリアメタルを
構成する材料の主元素とが同じであり、前記第二の電極
の延在領域にて前記第二の電極と前記配線とが接触して
いること。 （５）：（２）または（３）において、前記主元素がル
テニウム、白金、イリジウムからなる群から選ばれるこ
と。
【００３６】（６）：（２）または（３）において、前
記主元素がルテニウム、白金、イリジウムからなる群か
ら選ばれ、前記上部電極を構成する材料と前記バリアメ
タルを構成する材料にはパラジウム、チタン、ニッケ
ル、コバルトからなる群から選ばれる元素を少なくとも
1種類を含有しており、その含有濃度が0.14at.%以上25
at.%以下であること。
【００３７】（７）：（１）乃至（６）のいずれかにお
いて、前記容量絶縁膜は、チタン酸ストロンチウム（Sr
TiO3）、チタン酸バリウムストロンチウム（(Ba,Sr)TiO
3：BST）、チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZ
T）、ビスマス層状化合物（SBT）からなる群から選ばれ
ること。
【００３８】（８）：半導体装置の製造方法が下記の工
程を有すること。・シリコン基板の一主面に素子の形成
を行う素子形成工程。・前記素子形成工程終了後に前記
シリコン基板の一主面側に層間絶縁膜を成膜する層間絶
縁膜成膜工程。・前記層間絶縁膜にメモリ部の蓄積容量
を形成するための第一の孔、およびロジック部の配線お
よびプラグを形成するための第二の孔を形成する孔形成
工程。・前記第一の孔の側面および前記第二の側面に第
一の膜を成膜する第一の膜成膜工程。・前記第一の膜成
膜工程終了後に第二の孔に前記配線および前記プラグを
成膜するプラグ成膜工程。・前記第一の膜成膜工程終了
後に前記第一の孔に誘電体膜を成膜する誘電体膜成膜工
程。・前記誘電体膜成膜工程終了後に前記誘電体膜の上
部および前記配線の上部に第二の膜を成膜する第二の膜
成膜工程。 （９）：（８）記載の半導体装置の製造方法において、
前記第一の膜および前記第二の膜の主元素がルテニウ
ム、白金、イリジウムからなる群から選ばれること。
【００３９】本願発明者らは、発明の結果に基づき，蓄
積容量電極と配線材料について先行技術調査を行った
が、蓄積容量電極と、Cu配線のバリアメタルを同一の材
料とし、これらをRu、Pt、Ir、酸化ルテニウム、酸化イ
リジウムのうちいずれかの材料としたものは見当たらな
かった。なお、蓄積容量の電極材料としてPt、Ru、Ir、
Pdを用いることを開示するものには、特開平5-90606号
公報、特開平10-321816号公報、特開平10-270667号公
報、特開平10-12839号公報などがあり、一方、Cu配線の
バリアメタルにPt、Ru、Irを用いることを開示するもの
には特開平10-229084号公報、特開平8-69980号公報など
があるが、これらの先行技術には何れも蓄積容量電極
と、Cu配線のバリアメタルを同一の材料とし、これらを
Ru、Pt、Ir、酸化ルテニウム、酸化イリジウムのうちい
ずれかの材料にすることについては示唆する記載もなか
った。
【００４０】
【発明の実施の形態】以下、本発明の第1実施例を図1か
ら図5を用いて説明する。図1は本実施例の半導体装置の
メモリ部の断面の模式図、図2は分子動力学法による銅
とバリアメタル材料との密着性の解析結果、図3は、ス
クラッチ試験法によるPt膜とRu膜のシリコン酸化膜に対
する膜密着性の評価結果、図4は分子動力学法による、
シリコン酸化膜に対する電極膜の膜密着性の不純物濃度
依存性、図5はRu膜応力の不純物濃度依存性を、それぞ
れ示す。
【００４１】本実施例の半導体装置は、図1に示すよう
に、シリコン基板1の主面に形成されたトランジスタ
と、それに電気的に接続された蓄積容量10、そして、そ
れらメモリセルを電気的に接続し回路を形成する配線22
で構成される。
【００４２】トランジスタは、ゲート酸化膜2、ゲート
電極3、拡散層（ソース、ドレイン領域：図示せず）で
構成され、個々は素子分離膜（図示せず）により電気的
に絶縁されている。ゲート酸化膜2は、例えばシリコン
酸化膜、窒化珪素膜などの誘電体膜、あるいはこれらの
積層構造からなる。また、ゲート電極3は、例えば、多
結晶シリコン膜、あるいは金属膜、あるいは金属シリサ
イド膜あるいはこれらの積層構造からなる。前記ゲート
酸化膜3の上部、および側壁にはシリコン酸化膜5が形成
されている。また、ビット線7がコンタクトプラグ6を介
して接続されている。トランジスタの上部全面は、例え
ば、BPSG（Boron-doped Phospho SilicateGlass）膜
や、SOG（Spin On Glass）膜、あるいはTEOS(Tetra-Eth
yl-Ortho-Silicate)膜、あるいは化学気相成長法、ある
いはスパッタ法で形成したシリコン酸化膜や窒化膜から
なる層間絶縁膜8で覆われている。
【００４３】トランジスタの拡散層（図示せず）の他方
には、例えば多結晶シリコンからなるコンタクトプラグ
4を介して、蓄積容量10が形成されている。蓄積容量10
は、下部電極13、誘電体膜12、上部電極11の積層構造か
らなるが、この他に、例えばさらに窒化チタン（TiN）
膜など導電性膜を加えた積層構造であってもよい。ここ
で、上部電極11は、対向電極（下部電極13）を持たない
領域まで形成されている。また、誘電体膜12は、例えば
(Ba,Sr)TiO3（BST）、PbTiO3、PbLaTiO3、BaTiO3、SrTi
O3、Pb(Zr,Ti)O3（PZT）等の高、強誘電体からなり、こ
れらは、スパッタ法、化学気相成長法、レーザアブレー
ション法などにより成膜される。なお、蓄積容量構造
は、筒状の孔の内側に蓄積容量を形成した構造や、平行
平板蓄積容量、あるいは、円筒の外側を蓄積容量とした
構造、あるいは円筒の内壁と外壁が蓄積容量となった構
造であっても構わない。また、蓄積容量10以外の部分
は、層間絶縁膜8で覆われている。
【００４４】蓄積容量10の上面には、層間絶縁膜25が形
成され、そこに設けられたコンタクトホールには、バリ
アメタル23a,23bに被覆されたプラグ21が形成され、蓄
積容量10の上部電極13に接続している。このプラグ21を
通じて、バリアメタル24a,24bに被覆された配線22が形
成される。プラグ21と配線22は、Cu、あるいはCu合金か
らなり、例えば、メッキ法、あるいはスパッタ法、ある
いは化学気相成長法などにより成膜される。また、層間
絶縁膜25は、層間絶縁膜8と同様な材料を用いても良
い。
【００４５】配線22、プラグ21、バリアメタル（23a,23
b,24a,24b）、層間絶縁膜25からなる配線層は、それぞ
れ互いに電気的に接続されるように複数層形成され、外
部と電気的接続を図る部分を形成した後、保護膜27によ
り被覆される。
【００４６】この実施例において、上部電極11とバリア
メタル（23、24）は、同一の元素を主成分とすることを
特徴とし、具体的には、ルテニウム（Ru）、白金（P
t）、イリジウム（Ir）、あるいは、これらの貴金属元
素に、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、
チタン(Ti)を、0.14at.%以上添加した合金、あるいは、
酸化ルテニウム、酸化イリジウムからなる。また、これ
らの元素はスパッタ法、化学気相成長法、蒸着法などで
成膜される。
【００４７】本実施例の半導体装置は図1に示すよう
に、上部電極11とバリアメタル（23a,23b,24a,24b）に
同一種の材料を用い、その材料として、 Ru、Pt、Ir、
あるいは、これら貴金属元素にPd、Co、Ni、Ti、などの
遷移金属を添加した合金、あるいは、酸化ルテニウム、
酸化イリジウムを用いている。したがって、蓄積容量と
配線の双方において、各膜に要求される機能を低下させ
ることなく、その接触界面において、接触抵抗が低くで
きるという効果が得られる。
【００４８】また、上記の接触界面においては、同種材
料の接触となり、エレクトロマイグレーション耐性に優
れた界面が得られ、エレクトロマイグレーションによる
ボイドの発生や、断線の発生を防ぐことができるという
効果が得られる。また、上記の接触界面においては、上
部電極11とプラグ21のバリアメタル23ａ,23ｂの接触部
分が、同種材料の接触となるため、良好な膜密着性が得
られるという効果がある。
【００４９】また、コンタクトホールのアスペクト比が
大きくなっても、上部電極11に用いられる材料が、バリ
アメタルとしての機能を果たすため、必ずしも、コンタ
クトホール底部のバリアメタル23bは十分に成膜される
必要はないという効果が得られる。また、Ru、Pt、Ir
に、 Pd、Co、Ni、Ti、などの遷移金属を添加すること
により、シリコン酸化膜に対する密着性が、なお一層向
上できるという効果が得られる。また、 Ru、Pt、Ir
に、 Pd、Co、Ni、Ti、などの遷移金属を添加すること
により、膜応力を低減できるという効果が得られる。そ
して、蓄積容量の電極と、配線のバリアメタルに、同一
種の材料を用いたことにより、材料コストの低減、ま
た、成膜装置の統一化が図られ、製造コストを低減する
ことができる。
【００５０】なお、本実施例の半導体装置のCuあるいは
Cu合金を主導電性膜とする配線22、およびそのプラグ21
は、その周囲を、バリアメタルで覆われているが、必ず
しも全面が覆われている必要はなく、例えば、バリアメ
タル24aは形成されなくても良い。また、本実施例の半
導体装置は、蓄積容量10の上部電極11とCu配線プラグ21
のバリアメタル23について述べたものであり、その他の
構成は、本実施例以外であっても構わない。
【００５１】次に本発明の第2実施例を図6から図11を用
いて説明する。図6は本実施例の半導体装置のメモリ部
と、ロジック部を含めた内部構造の断面図、図7、図８
は本実施例の半導体装置の製造工程を示す模式図であ
る。本実施例の半導体装置の主要な断面構造を図6に示
す。第１実施例との違いは、第１実施例に示されるメモ
リ部（符号４〜１３で代表される部分）の他に、シリコ
ン基板1の面内においてメモリ部以外の場所に形成され
た、主にトランジスタと配線からなるロジック部（符号
107〜114で代表される部分）が構成されている点であ
る。メモリ部、そしてロジック部の上層には、素子を電
気的に接続する配線、およびそのプラグからなる配線層
が複数層形成されている。ただし、メモリ部以外の場所
に形成されるのは、ロジック部に限ったものではなく、
例えば、メモリに対して入出力の制御を行う周辺回路で
あっても良い。
【００５２】ロジック部においては、トランジスタが形
成され、これらのトランジスタは、その拡散層に、バリ
アメタル108a,108bで覆われたプラグ106が接続され、配
線107に接続している。そして、これらのトランジス
タ、配線、また、上部の素子と接続する為のプラグを形
成した部分の上面には層間絶縁膜8が形成される。
【００５３】層間絶縁膜8に形成されるビアホールおよ
び配線溝には、バリアメタル（113a,113b,114a,114b）
と、プラグ111、および配線112が形成される。さらに上
層には、層間絶縁膜25が形成され、ビアホール、配線溝
が形成された部分に、バリアメタル（123a,123b,124a,1
24b）、プラグ121、配線122が形成される。これらの配
線、およびプラグは複数層形成され、最上層は保護膜27
により被覆される。
【００５４】この実施例において、下部電極13とバリア
メタル（113a、113b、114b）、あるいは、上部電極11と
バリアメタル114bは同一の元素を主構成元素とすること
を特徴とし、具体的には、ルテニウム（Ru）、白金（P
t）、イリジウム（Ir）、あるいは、これらの貴金属元
素に、パラジウム(Pd)、コバルト(Co)、ニッケル(Ni)、
チタン(Ti)を、0.14〜25ａｔ.%以上添加した合金、ある
いは、酸化ルテニウム、酸化イリジウムからなる。ま
た、これらの元素はスパッタ法、化学気相成長法、蒸着
法などで成膜される。
【００５５】本実施例の半導体装置におけるメモリ部の
蓄積容量10、およびロジック部における配線112とプラ
グ111の製造工程は、例えば次のようになる。 (1) シリコン基板1の主面上に素子分離膜(図示せず)、
トランジスタ、プラグ（4、6）、ビット線7、そして配
線107とプラグ106および、そのバリアメタル（109a,109
b,108a,108b）等の最下層に位置する素子の形成を行い
（素子形成工程）、層間絶縁膜8を成膜する（層間絶縁
膜成膜工程）。その後、メモリ部の蓄積容量10を形成す
る孔、およびロジック部の配線112、プラグ111を形成す
る孔をあける（孔形成工程）（図7(a)）。
【００５６】(2) 蓄積容量10の下部電極13、および配
線112とプラグ111のバリアメタル（113a,113b, 114b）
を、例えばスパッタ法、あるいは、化学気層成長法等に
より成膜する（第一の膜成膜工程）。なお、孔以外に形
成された余分な膜は、例えば化学的機械研磨（Chemical
Mechanical Polishing : CMP）法などで取り除く（図7
(b)）。
【００５７】(3) バリアメタル（113a,113b,114b）上
に、配線111およびプラグ112を成膜する（配線／プラグ
成膜工程）。成膜は、例えば、電界メッキ法等により行
い、成膜後、CMP等により平坦化する（図7(c)）。 (4) 蓄積容量10の下部電極13上に誘電体膜12を、例え
ばスパッタ法、あるいは化学気相成長法などにより成膜
（誘電体膜成膜工程）し、不要な部分を除去する（図8
(a)）。ただし、本工程は工程(3)の前に行っても良い。
【００５８】(5) 蓄積容量10の上部電極11、および配
線バリアメタル114aを成膜する（第二の膜成膜工程）。
成膜は、例えばスパッタ法、あるいは化学気層成長法な
どによって行い、成膜後、不要な部分は除去する（図８
（ｂ））。 (6) 層間絶縁膜25の形成後、配線溝、スルーホールを
あけ、バリアメタル（23a,23b,24b,123a,123b,124b）を
形成し、プラグ（21、121）および配線（22、122）を成
膜し、さらにバリアメタル（24a、124a）を成膜する
（図8(c)）。 (7) 工程(6)を必要回数繰り返し、外部と電気的接続を
図る部分を形成した後、保護膜27で被覆する（図6）。 なお、本実施例に示した半導体装置の製造工程は、下部
電極13とバリアメタル（113a,113b,114b）、あるいは、
上部電極11とバリアメタル114aが一括して成膜できるこ
とを示したのであって、必ずしも本製造工程に限定され
るものではない。本実施例によれば、第1実施例に述べ
た作用効果の他に、次の作用効果が期待できる。本実施
例によれば、メモリ部の下部電極13とロジック部のバリ
アメタル（113a,113b, 114b）、およびメモリ部の上部
電極11とロジック部のバリアメタル114aが同一の材料で
あるために、成膜を一括して行うことが可能となる。し
たがって、基板全面に成膜される材料を有効的に利用で
きるという効果が得られる。
【００５９】なお、本実施例の半導体装置は、蓄積容量
の電極膜の少なくとも片方と、Cu配線のバリアメタルの
少なくとも一部分が、同一の元素を主構成元素とする膜
で構成される半導体装置の一例を示したのであって、蓄
積容量の構造、および、Cu配線の位置関係は本実施例に
限ったものではない。
【００６０】また、本実施例に示された半導体装置の製
造工程において、蓄積容量の電極膜を構成する元素を主
構成元素にするバリアメタルは、必ずしも、本実施例に
示した部分のバリアメタルである必要はない。
【００６１】なお、本実施例の半導体装置は、ロジック
部の層間絶縁膜8に形成されるのが、配線112と、そのプ
ラグ111であるが、これに限定されるものではなく、プ
ラグ111のみの場合であっても良い。また、配線112のプ
ラグ111が接続するのは、直接、基板1に形成されたトラ
ンジスタの拡散層であってもよい。また、CuあるいはCu
合金を主導電性膜とする配線、およびそのプラグは、そ
の周囲を、バリアメタルで覆われているが、必ずしも全
面が覆われている必要はなく、例えば、バリアメタル11
4a、124aは形成されなくても良い。
【００６２】
【発明の効果】本発明によれば、半導体装置の信頼性が
高まるとともに、製造プロセスの簡略化、材料コストの
低減を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る第1実施例の半導体装置の断面を
示す模式図である。
【図２】分子動力学法による銅とバリアメタルの密着性
の解析結果である。
【図３】スクラッチ試験法による白金、ルテニウム膜の
シリコン酸化膜に対する密着性の実験結果である。
【図４】分子動力学法による電極膜のシリコン酸化膜に
対する密着性の不純物濃度依存性を示す解析結果であ
る。
【図５】分子動力学法によるルテニウム膜応力の不純物
濃度依存性を示す解析結果である。
【図６】本発明に係る第2実施例の半導体装置の断面を
示す模式図である。
【図７】本発明に係る第2実施例の半導体装置の製造工
程の一部を示す模式図である。
【図８】本発明に係る第2実施例の半導体装置の製造工
程の一部を示す模式図である。
【符号の説明】
1・・・シリコン基板、2・・・ゲート酸化膜、3・・・ゲート電
極、4、6・・・コンタクトプラグ、5・・・酸化シリコン膜、7
・・・ビット線、10・・・蓄積容量、11・・・上部電極、12・・・誘
電体膜、13・・・下部電極、21、106・・・コンタクトプラ
グ、8、25、26・・・層間絶縁膜、27・・・保護膜、111、121・
・・ビアプラグ、22、107、112、122・・・配線、23a、23b、
24a、24b、108a、108b、109a、109b、113a、113b、114
a、114b、123a、123b、124a、124b・・・バリアメタル。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 Ｈ０１Ｌ 29/78 ３７１ 29/792 (72)発明者 太田 裕之 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 岩崎 富生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 浅野 勇 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 Ｆターム(参考） 5F001 AA17 AD12 AG09 AG40 5F033 HH07 HH11 HH12 HH33 JJ04 KK01 KK07 KK11 KK12 KK33 LL02 MM02 MM05 MM08 MM12 NN03 NN06 NN07 PP06 PP15 PP19 PP27 RR04 RR06 RR09 RR15 SS04 SS08 SS11 SS21 XX05 XX12 5F083 AD24 AD31 FR02 JA14 JA15 JA35 JA37 JA38 JA39 JA40 JA43 JA56 KA20 MA06 MA16 MA20 PR40 ZA12

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、この半導体基板の一主面側
    に形成された、容量絶縁膜を介して第一の電極と第二の
    電極とが配設された蓄積容量と、前記半導体基板の一主
    面側に形成された銅(Cu)元素を含有した配線と、この配
    線の表面に形成された第一の膜とを備えた半導体装置で
    あって、前記第一の電極および/または前記第二の電極
    を構成する材料と、前記第一の膜を構成する材料には同
    じ元素が含有されていることを特徴とした半導体装置。
  2. 【請求項２】シリコン基板と、このシリコン基板の一主
    面側に形成された、容量絶縁膜を介して上部電極と下部
    電極とが配設された蓄積容量と、前記半導体基板の一主
    面側に形成された銅(Cu)を主元素とした配線と、この配
    線の表面に接するように配設されたバリアメタルとを備
    えた半導体装置であって、前記上部電極および/または
    下部電極を構成する材料の主元素と、前記バリアメタル
    を構成する材料の主元素とが同じであることを特徴とし
    た半導体装置。
  3. 【請求項３】半導体基板と、この半導体基板の一主面側
    に形成された、容量絶縁膜を介して上部電極と下部電極
    とが配設された蓄積容量と、前記半導体基板の一主面側
    に形成された銅(Cu)元素を含有した配線と、この配線の
    表面に接するように配設されたバリアメタルとを備えた
    半導体装置であって、前記上部電極は前記下部電極が存
    在しない領域まで延在しており、前記上部電極を構成す
    る材料の主元素と、前記バリアメタルを構成する材料の
    主元素とが同じであり、前記上部電極の延在領域にて前
    記上部電極と前記バリアメタルとが接触していることを
    特徴とした半導体装置。
  4. 【請求項４】半導体基板と、この半導体基板の一主面側
    に形成された、容量絶縁膜を介して第一の電極と第二の
    電極とが配設された蓄積容量と、前記半導体基板の一主
    面側に形成された銅(Cu)元素を含有した配線とを備えた
    半導体装置であって、前記半導体基板と前記第一の電極
    との最短距離は前記半導体基板と第二の電極の最短距離
    よりも短くなっており、前記第二の電極は前記下部電極
    が存在しない領域まで延在しており、前記第二の電極を
    構成する材料の主元素と、前記バリアメタルを構成する
    材料の主元素とが同じであり、前記第二の電極の延在領
    域にて前記第二の電極と前記配線とが接触していること
    を特徴とした半導体装置。
  5. 【請求項５】請求項２または３において、前記主元素が
    ルテニウム、白金、イリジウムからなる群から選ばれる
    ことを特徴とする半導体装置。
  6. 【請求項６】請求項２または３において、前記主元素が
    ルテニウム、白金、イリジウムからなる群から選ばれ、 前記上部電極を構成する材料と前記バリアメタルを構成
    する材料にはパラジウム、チタン、ニッケル、コバルト
    からなる群から選ばれる元素を少なくとも1種類を含有
    しており、その含有濃度が0.14at.%以上25 at.%以下で
    あることを特徴とする半導体装置。
  7. 【請求項７】請求項１乃至６のいずれかにおいて、前記
    容量絶縁膜は、チタン酸ストロンチウム（SrTiO3）、チ
    タン酸バリウムストロンチウム（(Ba,Sr)TiO3：BST）、
    チタン酸ジルコン酸鉛（Pb(Zr,Ti)O3：PZT）、ビスマス
    層状化合物（SBT）からなる群から選ばれることを特徴
    とする半導体装置。
  8. 【請求項８】下記の工程を有することを特徴とする半導
    体装置の製造方法。・シリコン基板の一主面に素子の形
    成を行う素子形成工程。・前記素子形成工程終了後に前
    記シリコン基板の一主面側に層間絶縁膜を成膜する層間
    絶縁膜成膜工程。・前記層間絶縁膜にメモリ部の蓄積容
    量を形成するための第一の孔、およびロジック部の配線
    およびプラグを形成するための第二の孔を形成する孔形
    成工程。・前記第一の孔の側面および前記第二の側面に
    第一の膜を成膜する第一の膜成膜工程。・前記第一の膜
    成膜工程終了後に第二の孔に前記配線および前記プラグ
    を成膜する配線／プラグ成膜工程。・前記第一の膜成膜
    工程終了後に前記第一の孔に誘電体膜を成膜する誘電体
    膜成膜工程。・前記誘電体膜成膜工程終了後に前記誘電
    体膜の上部および前記配線の上部に第二の膜を成膜する
    第二の膜成膜工程。
  9. 【請求項９】請求項８に記載の半導体装置の製造方法に
    おいて、前記第一の膜および前記第二の膜の主元素がル
    テニウム、白金、イリジウムからなる群から選ばれるこ
    とを特徴とする半導体装置の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002052651A1 (fr) * 2000-12-27 2002-07-04 Seiko Epson Corporation Dispositif de mémoire ferroélectrique
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
US6720096B1 (en) 1999-11-17 2004-04-13 Sanyo Electric Co., Ltd. Dielectric element
US6888189B2 (en) 2000-11-08 2005-05-03 Sanyo Electric Co., Ltd. Dielectric element including oxide-based dielectric film and method of fabricating the same
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
WO2005119750A1 (ja) * 2004-06-03 2005-12-15 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
WO2005124847A1 (ja) * 2004-06-21 2005-12-29 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
JP2006352137A (ja) * 2005-06-17 2006-12-28 Samsung Electronics Co Ltd 少なくとも１つの開口部を有する最上部金属層を備える半導体素子及びその製造方法
US7728434B2 (en) 2006-12-21 2010-06-01 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
JP2010153897A (ja) * 2010-02-22 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3914681B2 (ja) * 2000-03-08 2007-05-16 エルピーダメモリ株式会社 半導体装置およびその製造方法
JP2002330204A (ja) * 2001-04-27 2002-11-15 Toshiba Corp 電子機器におけるソフトウェア切り替え方法
JP2003060054A (ja) * 2001-08-10 2003-02-28 Rohm Co Ltd 強誘電体キャパシタを有する半導体装置
US6787912B2 (en) * 2002-04-26 2004-09-07 International Business Machines Corporation Barrier material for copper structures
US6812143B2 (en) * 2002-04-26 2004-11-02 International Business Machines Corporation Process of forming copper structures
JP4037711B2 (ja) * 2002-07-26 2008-01-23 株式会社東芝 層間絶縁膜内に形成されたキャパシタを有する半導体装置
US6858527B2 (en) * 2003-04-14 2005-02-22 Intel Corporation Method to increase electromigration resistance of copper using self-assembled organic thiolate monolayers
CN1610117A (zh) * 2003-10-17 2005-04-27 松下电器产业株式会社 半导体装置及其制造方法
EP1624479A3 (en) * 2004-08-05 2008-07-16 Samsung Electronics Co, Ltd Ferroelectric memory and ferroelectric capacitor with Ir-alloy electrode or Ru-alloy electrode and method of manufacturing same
US7091542B1 (en) * 2005-01-28 2006-08-15 International Business Machines Corporation Method of forming a MIM capacitor for Cu BEOL application
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
KR100920040B1 (ko) * 2007-06-26 2009-10-07 주식회사 하이닉스반도체 반도체 소자의 배선 및 그의 형성방법
US20090284332A1 (en) * 2008-05-15 2009-11-19 Silicon Valley Medical Instruments, Inc. Ivus system with rotary capacitive coupling
US8242600B2 (en) 2009-05-19 2012-08-14 International Business Machines Corporation Redundant metal barrier structure for interconnect applications
US20120161320A1 (en) * 2010-12-23 2012-06-28 Akolkar Rohan N Cobalt metal barrier layers
KR20150064330A (ko) * 2013-12-03 2015-06-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9490211B1 (en) 2015-06-23 2016-11-08 Lam Research Corporation Copper interconnect
WO2018182614A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Metal chemical vapor deposition approaches for fabricating wrap-around contacts and resulting structures
JP7002899B2 (ja) * 2017-09-22 2022-01-20 キオクシア株式会社 記憶装置
JP2021150574A (ja) * 2020-03-23 2021-09-27 キオクシア株式会社 半導体装置
CN111968980B (zh) * 2020-08-26 2021-11-23 无锡拍字节科技有限公司 一种存储器件的制造方法及其电容器
CN115867040A (zh) * 2021-09-24 2023-03-28 联华电子股份有限公司 半导体结构及其形成方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6373660A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
NL9000602A (nl) * 1990-03-16 1991-10-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met geheugenelementen vormende condensatoren met een ferroelectrisch dielectricum.
US5148265A (en) * 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JPH0590606A (ja) * 1991-09-25 1993-04-09 Seiko Epson Corp 半導体装置
JPH0794600A (ja) * 1993-06-29 1995-04-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2701751B2 (ja) * 1994-08-30 1998-01-21 日本電気株式会社 半導体装置の製造方法
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
US5891513A (en) * 1996-01-16 1999-04-06 Cornell Research Foundation Electroless CU deposition on a barrier layer by CU contact displacement for ULSI applications
JPH1012839A (ja) * 1996-06-24 1998-01-16 Hitachi Ltd 半導体装置およびその製造方法
TW377495B (en) * 1996-10-04 1999-12-21 Hitachi Ltd Method of manufacturing semiconductor memory cells and the same apparatus
JP3452763B2 (ja) * 1996-12-06 2003-09-29 シャープ株式会社 半導体記憶装置および半導体記憶装置の製造方法
JPH10242426A (ja) * 1996-12-26 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
US6294420B1 (en) * 1997-01-31 2001-09-25 Texas Instruments Incorporated Integrated circuit capacitor
JP3409831B2 (ja) * 1997-02-14 2003-05-26 日本電信電話株式会社 半導体装置の配線構造の製造方法
JP3749776B2 (ja) * 1997-02-28 2006-03-01 株式会社東芝 半導体装置
DE19712540C1 (de) * 1997-03-25 1998-08-13 Siemens Ag Herstellverfahren für eine Kondensatorelektrode aus einem Platinmetall
JPH10321816A (ja) * 1997-05-19 1998-12-04 Mitsubishi Electric Corp キャパシタを有する半導体装置
JPH1168048A (ja) * 1997-08-19 1999-03-09 Nec Corp 半導体装置およびその形成方法
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
US6541812B2 (en) * 1998-06-19 2003-04-01 Micron Technology, Inc. Capacitor and method for forming the same
US6072210A (en) * 1998-12-24 2000-06-06 Lucent Technologies Inc. Integrate DRAM cell having a DRAM capacitor and a transistor
US6255157B1 (en) * 1999-01-27 2001-07-03 International Business Machines Corporation Method for forming a ferroelectric capacitor under the bit line
US6316912B1 (en) 2000-07-27 2001-11-13 Philips Electronics North America Corp. Power generating device having a form factor suitable for insertion into a player device
JP3953715B2 (ja) 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6720096B1 (en) 1999-11-17 2004-04-13 Sanyo Electric Co., Ltd. Dielectric element
US6888189B2 (en) 2000-11-08 2005-05-03 Sanyo Electric Co., Ltd. Dielectric element including oxide-based dielectric film and method of fabricating the same
WO2002052651A1 (fr) * 2000-12-27 2002-07-04 Seiko Epson Corporation Dispositif de mémoire ferroélectrique
US6690599B2 (en) 2000-12-27 2004-02-10 Seiko Epson Corporation Ferroelectric memory device
US6891741B2 (en) 2000-12-27 2005-05-10 Seiko Epson Corporation Ferroelectric memory device
JP2004087807A (ja) * 2002-08-27 2004-03-18 Fujitsu Ltd 半導体装置及びその製造方法
KR100505658B1 (ko) * 2002-12-11 2005-08-03 삼성전자주식회사 ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
WO2005119750A1 (ja) * 2004-06-03 2005-12-15 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
WO2005124847A1 (ja) * 2004-06-21 2005-12-29 Matsushita Electric Industrial Co., Ltd. 半導体装置及びその製造方法
JP2006352137A (ja) * 2005-06-17 2006-12-28 Samsung Electronics Co Ltd 少なくとも１つの開口部を有する最上部金属層を備える半導体素子及びその製造方法
US8501617B2 (en) 2005-06-17 2013-08-06 Samsung Electronics Co., Ltd. Semiconductor devices including a topmost metal layer with at least one opening and their methods of fabrication
US7728434B2 (en) 2006-12-21 2010-06-01 Nec Electronics Corporation Semiconductor device and method of manufacturing the same
US7883935B2 (en) 2006-12-21 2011-02-08 Renesas Electronics Corporation Method of manufacturing a semiconductor device
JP2010153897A (ja) * 2010-02-22 2010-07-08 Fujitsu Semiconductor Ltd 半導体装置の製造方法

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