JPH10321816A

JPH10321816A - キャパシタを有する半導体装置

Info

Publication number: JPH10321816A
Application number: JP9128603A
Authority: JP
Inventors: Keiichirou Kashiwabara; 慶一朗柏原; Makoto Matsushita; 誠松下
Original assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Current assignee: Renesas Semiconductor Engineering Corp; Mitsubishi Electric Corp
Priority date: 1997-05-19
Filing date: 1997-05-19
Publication date: 1998-12-04

Abstract

(57)【要約】【課題】誘電体層の絶縁性の低下が抑制されるキャパ
シタを有する半導体装置を提供する。【解決手段】キャパシタを有する半導体装置は、シリ
コン基板１と、下部電極１４と、誘電体層１５と、白金
族元素を含む上部電極１６と、スルーホール１９を有す
る絶縁層１８と、スルーホール１９通じて上部電極１６
に接するチタン層２０ｃと、アルミニウム合金層２０ｂ
とを備える。チタン層２０ｃが接する上部電極１６の部
分に、シリコン、リン、ヒ素およびボロンからなる群よ
り選ばれた少なくとも１種を含む不純物含有層１７が形
成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャパシタを有
する半導体装置に関し、特に、強誘電体層を用いたキャ
パシタを有する半導体装置に関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器のめ
ざましい普及によって、半導体装置の需要が急速に拡大
している。また、機能的には、大規模な記憶容量を有
し、かつ高速動作が可能なものが要求されている。これ
に伴って、半導体装置の高集積化および高応答性あるい
は高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で記憶情報のランダムに入
出力が可能なものとして、ＤＲＡＭ（Dynamic Random A
ccess Memory）が一般的に知られている。

【０００４】このＤＲＡＭの高集積化を進めた場合、メ
モリセルサイズの縮小が余儀なくされる。このメモリセ
ルサイズの縮小に伴って、キャパシタの平面的な占有面
積も同時に縮小される。そのため、キャパシタに蓄えら
れる電荷量（１ビットのメモリセルに蓄えられる電荷
量）が低下することになる。この電荷量が一定値より低
下した場合、記憶領域としてのＤＲＡＭの動作が不安定
なものとなり、信頼性が低下する。

【０００５】このようなＤＲＡＭの動作の不安定化を防
止するため、限られた平面占有面積内において、キャパ
シタの容量を増加させる必要がある。キャパシタの容量
を増加させる手段として、これまでに、キャパシタ誘電
体層の薄膜化、キャパシタ誘電体層の誘電率の増加など
が検討されてきた。

【０００６】キャパシタ誘電体層の薄膜化は、通常キャ
パシタ誘電体層として用いられるシリコン酸化膜を使用
する限り限界に達している。このため、シリコン酸化膜
よりなるキャパシタ誘電体層を用いてキャパシタ容量を
増加させるためには、キャパシタを筒型、フィン型など
の複雑形状にする必要がある。しかしながら、このよう
な複雑形状を有するキャパシタを製造する場合、その製
造方法が極めて煩雑になるという問題点がある。

【０００７】そこで、最近では、特にキャパシタ誘電率
の増加に関する開発が盛んに進められている。キャパシ
タ誘電体層の誘電率を増加させるためには、高い誘電率
を有する材料、いわゆる高誘電率材料と呼ばれる材料を
キャパシタ誘電体層に採用する方法がある。この高誘電
率材料は、一般にシリコン酸化膜の数倍から数百倍の誘
電率を有する。この高誘電率材料をキャパシタ誘電体層
に用いることにより、キャパシタの形状を単純形状に維
持したまま、容量の増加を図ることが可能となる。

【０００８】この高誘電率材料と呼ばれる材料の１種と
しては、酸化タンタル（Ｔａ₂Ｏ₅）、チタン酸ジルコ
ン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン酸鉛
（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴＯ）、チ
タン酸バリウム（ＢＴＯ）、チタン酸バリウムストロン
チウム（ＢＳＴ）などが挙げられる。このような高誘電
率材料は結晶性であるため、高誘電率材料と接する部分
には、高誘電率材料と格子定数が近い白金族元素が用い
られる。従来のＤＲＡＭのキャパシタでは、白金族元素
を含む上部電極にアルミニウムを含む配線層が電気的に
接続される。

【０００９】ところが、アルミニウムはいわゆるエレク
トロマイグレーションにより拡散しやすい。この拡散を
防ぐために、配線層は、チタン層と窒化チタン層からな
るバリア層を介して上部電極層と接続されている。

【００１０】図２７は、従来のキャパシタを有する半導
体装置を示す断面図である。図２７を参照して、シリコ
ン基板１０１に不純物領域１０６が形成されている。不
純物領域１０６の近傍でシリコン基板１０１の表面にゲ
ート酸化膜（図示せず）と、ゲート電極（図示せず）が
形成されている。これらを覆うようにシリコン酸化膜１
０９が形成されている。不純物領域１０６に達するコン
タクトホール１１１がシリコン酸化膜１０９に形成され
ている。不純物領域１０６に達しかつコンタクトホール
１１１を充填するようにドープトポリシリコンからなる
プラグ１１２が形成されている。

【００１１】プラグ１１２を通じて不純物領域１０６と
電気的に接続するようにキャパシタ１１３が形成されて
いる。キャパシタ１１３は、下部電極１１４と、誘電体
層１１５と、上部電極１１６とを有している。プラグ１
１２に接するように下部電極１１４が形成されている。
下部電極１１４上に誘電体層１１５を介して上部電極１
１６が形成されている。下部電極１１４および上部電極
１１６は白金（Ｐｔ）により形成され、誘電体層１１５
はＢＳＴやＰＺＴなどの高誘電率材料により形成され
る。

【００１２】キャパシタ１１３を覆うようにシリコン酸
化膜１１８が形成されている。上部電極１１６に達する
スルーホール１１９がシリコン酸化膜１１８に形成され
ている。配線層１２０がスルーホール１１９を介して上
部電極１１６と接続されている。配線層１２０は、バリ
ア層１２０ａと、アルミニウム合金からなるアルミニウ
ム合金層１２０ｂにより構成される。バリア層１２０ａ
は、密着性を向上させるためのチタン層１２０ｃと、ア
ルミニウムのエレクトロマイグレーションを防止するた
めの窒化チタン層１２０ｄとの積層構造になっている。
チタン層１２０ｃがシリコン酸化膜１１８および上部電
極１１６に接し、窒化チタン層１２０ｄがアルミニウム
合金層１２０ｂに接する。

【００１３】このように構成されたキャパシタを有する
半導体装置においては、アルミニウム合金層１２０ｂと
上部電極１１６の間に、バリア層１２０ａが存在するた
め、アルミニウム合金層１２０ｂ中のアルミニウムが上
部電極１１６へ拡散せず、断線などの問題が起きること
がない。

【００１４】

【発明が解決しようとする課題】しかしながら、上述の
構造によれば、バリア層１２０ａを構成するチタン層１
２０ｃ中のチタンと、上部電極１１６中の白金の反応性
がよいため、チタンが上部電極１１６内を拡散すること
がある。そのため、チタンが上部電極１１６と誘電体層
１１５との界面に達すれば、誘電体層を構成するＢＳＴ
などをチタンが還元することになる。これにより、誘電
体層１１５の絶縁性が低下するという問題があった。

【００１５】そこで、この発明は、上述のような問題を
解決するためになされたものであり、誘電体層の絶縁性
の低下を抑制するキャパシタを有する半導体装置を提供
することを目的する。

【００１６】

【課題を解決するための手段】この発明の１つの局面に
従ったキャパシタを有する半導体装置は、半導体基板
と、下部電極層と、誘電体層と、上部電極層と、絶縁層
と、チタン層と、導電層とを備える。

【００１７】下部電極層は半導体基板上に形成される。
誘電体層は下部電極層上に形成される。上部電極層は誘
電体層の上に形成され、白金族元素を含む。ここで、白
金族元素とは、白金（Ｐｔ）、パラジウム（Ｐｄ）、ロ
ジウム（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏ
ｓ）、イリジウム（Ｉｒ）をいう。

【００１８】絶縁層は上部電極層上に形成され、上部電
極層に達する貫通孔を有する。チタン層は貫通孔を通じ
て上部電極層に接触するように絶縁層の上に形成され
る。導電層はチタン層の上に形成される。チタン層が接
触する上部電極層の部分に、シリコン、リン、ヒ素およ
びボロンからなる群より選ばれた少なくとも１種がドー
プされた不純物含有層が形成される。

【００１９】このように構成されたキャパシタを有する
半導体装置においては、不純物含有層中のシリコンは、
上部電極層中の白金と反応して不活性な白金シリサイド
を形成する。また、リンなどは白金と反応して不活性な
化合物を形成する。したがって、不純物含有層が化学的
に不活性なものとなり、チタンや白金と反応しにくくな
るため、チタンと白金の相互拡散が起こりにくくなる。
その結果、上部電極層と誘電体層との間にチタンが析出
しないので誘電体層の絶縁性の低下を抑制できる。

【００２０】また、誘電体層は、チタン酸バリウムスト
ロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チ
タン酸ストロンチウム（ＳＴＯ）、チタン酸バリウム
（ＢＴＯ）および酸化タンタル（Ｔａ₂Ｏ₅）からなる
群より選ばれた少なくとも１種を含むことが好ましい。

【００２１】この場合は、誘電体層はいわゆる高誘電率
材料となり、これらの絶縁性が低下しないため、キャパ
シタの容量を高い状態で保持することができる。

【００２２】また、貫通孔は下部電極層の真上の位置か
ら離れた位置に形成されていることが好ましい。

【００２３】このように構成すれば、下部電極層の真上
に貫通孔を形成した場合に比べて、貫通孔と接する上部
電極層の部分が下部電極層から離れることになる。貫通
孔と接する上部電極層の部分には不純物含有層が形成さ
れるため、不純物含有層と下部電極層とが離れることに
なる。したがって、仮にチタンが不純物含有層を介して
上部電極層内を拡散した場合にも、このチタンは下部電
極の真上に位置する上部電極には到達しにくくなる。こ
こで、一般には、下部電極の真上の誘電体層が還元され
れば絶縁破壊が起こりやすく、下部電極層の真上に位置
しない誘電体層が還元された場合には絶縁破壊が起こり
にくい。その結果、この発明では、下部電極真上の誘電
体層の還元が抑制されるため、誘電体層の絶縁性が低下
しないキャパシタを有する半導体装置を得ることができ
る。

【００２４】この発明の別の局面に従ったキャパシタを
有する半導体装置は、半導体基板と、下部電極層と、誘
電体層と、上部電極層と、絶縁層と、プラグ層と、導電
層とを備える。

【００２５】下部電極層は半導体基板上に形成される。
誘電体層は下部電極層に上に形成される。上部電極層は
誘電体層上に形成され、白金族元素を含む。絶縁層は上
部電極層上に形成され、上部電極層に達する貫通孔を有
する。

【００２６】プラグ層は貫通孔を充填し上部電極層に接
触するように形成され、タングステン、シリコン、およ
び窒化チタンからなる群より選ばれた少なくとも１種を
含む。チタン層は、プラグ層に接触するように絶縁層の
上に形成される。導電層は、チタン層の上に形成され
る。

【００２７】このように構成されたキャパシタを有する
半導体装置においては、プラグ層を構成するタングステ
ンおよび窒化チタンは不活性であるので、プラグ層がチ
タン層中のチタンおよび上部電極層中の白金族元素と反
応しにくいため、チタンと白金族元素との相互拡散が抑
制される。また、プラグ層にシリコンを含ませた場合に
は、シリコンが上部電極層中の白金族元素と反応して不
活性な合金を形成するため、チタンと白金族元素との相
互拡散が抑制される。その結果、上部電極層と誘電体層
の界面にチタンが析出しにくくなり、誘電体層の絶縁性
が低下しないキャパシタを有する半導体装置を得ること
ができる。

【００２８】また、誘電体層は、チタン酸バリウムスト
ロンチウム（ＢＳＴ）、チタン酸ジルコン酸鉛（ＰＺ
Ｔ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チ
タン酸ストロンチウム（ＳＴＯ）、チタン酸バリウム
（ＢＴＯ）および酸化タンタル（Ｔａ₂Ｏ₅）からなる
群より選ばれた少なくとも１種を含むことが好ましい。
この場合、誘電体層中には、いわゆる高誘電率材料が含
まれることとなり、この高誘電率材料が還元されにくく
なるため、キャパシタの容量を高い状態で維持すること
ができる。

【００２９】また、貫通孔は下部電極層の真上の位置か
ら離れた位置に形成されていることが好ましい。この場
合、貫通孔内に形成されたプラグ層と下部電極層とが離
れるため、プラグ層中のシリコンやチタン層中のチタン
が上部電極層内を拡散した場合にも、下部電極の真上の
誘電体層は還元されにくい。そのため、誘電体層の絶縁
性の低下が抑制される。

【００３０】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。

【００３１】（実施の形態１）図１は、この発明の実施
の形態１に従ったキャパシタを有する半導体装置の断面
図である。図１を参照して、シリコン基板１の表面には
分離酸化膜２が形成されている。分離酸化膜２により電
気的分離されるシリコン基板１の表面には複数のトラン
スファゲートトランジスタ３が形成されている。

【００３２】トランスファゲートトランジスタ３は、ゲ
ート酸化膜４と、ゲート電極５と、一対の不純物領域６
とを有している。ゲート電極５は、ポリシリコン層５ａ
と、シリサイド層５ｂとの２層構造となっている。一対
の不純物領域６に挟まれる領域上にゲート酸化膜４を介
在してゲート電極５が形成されている。ゲート電極５の
側壁にサイドウォール酸化膜７が形成されている。

【００３３】トランスファゲートトランジスタ３を覆う
ようにシリコン酸化膜９が形成されている。シリコン酸
化膜９には一方の不純物領域６に達するビット線コンタ
クトホールａが設けられ、このビット線コンタクトホー
ル８ａを充填するようにポリシリコンからなるビット線
８が形成されている。

【００３４】シリコン酸化膜９とビット線８とを覆うよ
うにシリコン酸化膜１０が形成されている。他方の不純
物領域６に達するように、シリコン酸化膜９、１０にコ
ンタクトホール１１が形成されている。コンタクトホー
ル１１を充填するようにポリシリコンからなるプラグ１
２が形成されている。

【００３５】プラグ１２と接するように下部電極１４
と、誘電体層１５と、上部電極１６からなるキャパシタ
１３が形成されている。プラグ１２と接するように下部
電極１４が形成される。下部電極１４上に誘電体層１５
を介して上部電極１６が形成される。上部電極１６に
は、不純物としてのシリコンがドープされた不純物含有
層１７が形成されている。上部電極１６を覆うようにシ
リコン酸化膜１８が形成されている。

【００３６】シリコン酸化膜１８には不純物含有層１７
に達するスルーホール１９が形成されている。スルーホ
ール１９を充填するように配線層２０が形成されてい
る。配線層２０は、バリア層２０ａと、アルミニウム合
金層２０ｂにより構成される。また、シリコン酸化膜１
８上に他の配線層２１が形成されている。

【００３７】次に、図１に示すキャパシタと配線層につ
いて詳細に説明する。図２は、図１中のキャパシタと配
線層を示す断面図である。また、図２中では、分離酸化
膜２、トランスファゲートトランジスタ３などの図示は
省略している。誘電体層１５はＢＳＴにより構成され
る。誘電体層１５上に厚さ５０〜１００ｎｍの白金から
なる上部電極１６が形成されている。上部電極１６上に
厚さ４００ｎｍ〜８００ｎｍのシリコン酸化膜１８が形
成されている。上部電極１６の一部分であって下部電極
１４の真上から離れた位置に不純物含有層１７が形成さ
れている。

【００３８】不純物含有層１７と接するように、かつシ
リコン酸化膜１８に形成されたスルーホール１９を充填
するように配線層２０が形成されている。配線層２０
は、不純物含有層１７およびシリコン酸化膜１８に密着
するバリア層２０ａと、バリア層２０ａ上に形成された
アルミニウム合金層２０ｂにより構成される。バリア層
２０ａは、さらに、シリコン酸化膜１８および不純物含
有層１７に接するチタン層２０ｃと、そのチタン層２０
ｃ上に形成された窒化チタン層２０ｄにより構成され
る。チタン層２０ｃの厚さは１０〜２０ｎｍであり、窒
化チタン層２０ｄの厚さは５０〜１００ｎｍである。ま
た、アルミニウム合金層２０ｂは、アルミニウム−銅合
金からなり、厚さが４００ｎｍである。

【００３９】次に、図２で示すキャパシタを有する半導
体装置の製造方法について説明する。図３〜図１３は、
図２で示すキャパシタを有する半導体装置の製造工程を
示す断面図である。図３を参照して、シリコン基板１上
にシリコン酸化膜１０をＣＶＤ法などにより形成する。
シリコン酸化膜１０上にレジストを塗布し、このレジス
トをパターニングすることにより、レジストパターン２
２を形成する。このレジストパターン２２に従ってシリ
コン酸化膜１０を異方性エッチングすることにより、シ
リコン基板１に達するコンタクトホール１１を形成す
る。

【００４０】図４を参照して、レジストパターン２２を
除去した後、シリコン酸化膜１０をマスクとしてシリコ
ン基板１に不純物イオン注入することにより、不純物領
域６を形成する。シリコン酸化膜１０を覆いかつコンタ
クトホール１１を充填するようにＣＶＤ法によりＰ型不
純物がドープされたポリシリコン層２３を形成する。

【００４１】図５を参照して、ポリシリコン層２３を全
面エッチバックすることにより、プラグ１２を形成す
る。このとき、プラグ１２の表面の高さと、シリコン酸
化膜１０の表面の高さがほぼ同一となる。次に、プラグ
１２とシリコン酸化膜１０の上に窒化チタン層を含むバ
リア層（図示せず）を形成し、その上に白金層２４をス
パッタ法により形成する。

【００４２】図６を参照して、白金層２４上にレジスト
を形成し、このレジストに所定のパターニングを施すこ
とにより、レジストパターン２９を形成する。レジスト
パターン２９に従って白金層２４とバリア層（図示せ
ず）をパターニングすることにより、下部電極１４を形
成する。

【００４３】図７を参照して、レジストパターン２９を
除去した後、下部電極１４とシリコン酸化膜１０を覆う
ようにスパッタ法によりＢＳＴ層２５を形成する。ＢＳ
Ｔ層を覆うように厚さ５０〜１００ｎｍの白金層２６を
スパッタ法により形成する。

【００４４】図８を参照して、白金層２６上にレジスト
を塗布し、このレジストを所定の形状にパターニングす
ることにより、レジストパターン２７を形成する。レジ
ストパターン２７に従って白金層２６およびＢＳＴ層２
５を異方性エッチングすることにより、上部電極１６お
よび誘電体層１５を形成する。これにより、キャパシタ
１３が完成する。

【００４５】図９を参照して、キャパシタ１３を覆うよ
うに厚さ４００ｎｍ〜８００ｎｍのシリコン酸化膜１８
を形成する。このシリコン酸化膜１８上にレジストを塗
布し、このレジストを所定の形状にパターニングするこ
とにより、レジストパターン２８を形成する。レジスト
パターン２８に従ってシリコン酸化膜１８を異方性エッ
チングすることにより、スルーホール１９を形成する。

【００４６】図１０を参照して、アッシングなどにより
シリコン酸化膜１８上のレジストパターン２８を除去す
る。

【００４７】図１１を参照して、シリコン酸化膜１８を
マスクとして上部電極１６にシリコンを注入エネルギ５
〜１０ｋｅＶ、注入量１×１０¹⁵〜１×１０¹⁶／ｃｍ²
でイオン注入することにより、不純物含有層１７を形成
する。上部電極１６の表面から不純物含有層１７の底面
までの距離は５〜１０ｎｍであり、不純物含有層１７中
のシリコンの濃度は１〜１０モル％である。

【００４８】図１２を参照して、シリコン酸化膜１８と
不純物含有層１７に接するように、スパッタ法により厚
さ１０〜２０ｎｍのチタン層２９ｃを形成する。このチ
タン層２９ｃ上にスパッタ法により厚さ５０〜１００ｎ
ｍの窒化チタン層２９ｄを形成する。これにより、Ｔｉ
Ｎ／Ｔｉ層２９ａが完成する。次に、ＴｉＮ／Ｔｉ層２
９ａを覆うように、かつスルーホール１９を充填するよ
うに、厚さ４００ｎｍのアルミニウム−銅合金からなる
アルミニウム合金層２９ｂをスパッタ法などにより形成
する。

【００４９】図１３を参照して、アルミニウム合金層２
９ｂ上にレジストを塗布し、このレジストを所定の形状
にパターニングすることにより、レジストパターン３１
を形成する。このレジストパターン３１に従ってアルミ
ニウム合金層２９ｂおよびＴｉＮ／Ｔｉ層２９ａを反応
性イオンエッチングにより、バリア層２０ａ、アルミニ
ウム合金層２０ｂにより構成される配線層２０を形成す
る。最後に、レジストパターン３１を除去することによ
り、図２で示す半導体装置が完成する。

【００５０】以上に示した半導体装置においては、不純
物含有層１７中のシリコンは、上部電極１６中の白金と
反応して不活性な白金シリサイドを形成する。この白金
シリサイドは、シリコンやアルミニウムと反応しにくい
だけでなく、チタン層２０ｃに含まれるチタンとも反応
しにくい。したがって、チタンと白金との間に不活性な
白金シリサイドが存在することとなりチタンと白金との
相互拡散が起こりにくくなる。その結果、上部電極１６
中を拡散するチタンの量が少なくなり、上部電極１６
と、ＢＳＴからなる誘電体層１５との界面にチタンが析
出せず、ＢＳＴが還元されないため、キャパシタの絶縁
性が低下しない。

【００５１】また、一般に、下部電極１４の真上に位置
する誘電体層１５が還元されると、キャパシタ１３の絶
縁破壊が起こりやすく、下部電極１４の真上から離れた
部分に位置する誘電体層１５が還元されてもキャパシタ
１３の絶縁破壊は起こりにくい。ここで、この発明で
は、下部電極１４の真上から離れた位置に不純物含有層
１７を形成しているため、もし仮に、チタンやシリコン
が上部電極１６中を拡散したとしても、これらの元素は
下部電極１４の上に達する可能性は少なく、下部電極１
４から離れた部分の誘電体層１５を還元するだけであ
る。したがって、キャパシタ１３の絶縁破壊が起こりに
くくなる。

【００５２】以上、この発明の実施の形態１について説
明したが、この実施の形態は、さまざまに変形可能であ
る。たとえば、上部電極１６には、シリコンだけでな
く、リン（Ｐ）、ヒ素（Ａｓ）、フッ化ホウ素（Ｂ
Ｆ₃）などを注入してもよい。これらを注入する場合に
は、リンの場合には、注入エネルギ４０ｋｅＶ、注入量
１．０×１０¹⁴〜１．０×１０¹⁵／ｃｍ²、ヒ素の場合
は注入エネルギ５０ｋｅＶ、注入量１．０×１０¹⁵〜
１．０×１０¹⁶／ｃｍ²、フッ化ホウ素の場合は注入エ
ネルギ４０ｋｅＶ、注入量１．０×１０¹⁴〜１．０×１
０¹⁵／ｃｍ²とし、注入深さはいずれも１０〜３０ｎ
ｍ、不純物含有層１７中での濃度はいずれも１〜１０モ
ル％とすることが好ましい。これらの不純物を注入した
場合には、不純物が白金と反応して不活性な化合物を形
成するため、シリコンを注入した場合と同様の効果が得
られる。

【００５３】さらに、不純物含有層１７を形成する際に
は、イオン注入を用いたが、プラズマドーピング法を用
いてもよい。

【００５４】（実施の形態２）図１４は、この発明の実
施の形態２に従ったキャパシタを有する半導体装置の断
面図である。図４で示す半導体装置では、不純物含有層
３０が上部電極１６の底面に達している点で、不純物含
有層１７が上部電極１６の底面に達していない図２に示
す半導体装置と異なる。それ以外の点については、図１
４で示す半導体装置は、図２で示す半導体装置と同一の
構成を有する。

【００５５】このような構成とすることにより、図１４
で示す半導体装置は、図２で示す半導体装置と同様の効
果を奏する。また、不純物含有層３０を図１４で示すよ
うに形成するには、実施の形態１の図１１に示す工程に
おいて、シリコンなどを注入する際に、注入エネルギと
注入量を増やせばよい。また、不純物含有層１７中の不
純物を、実施の形態１と同様に、シリコンだけでなく、
リン、ヒ素、フッ化ホウ素などとすることができる。

【００５６】（実施の形態３）図１５は、この発明の実
施の形態３に従ったキャパシタを有する半導体装置を示
す断面図である。図１５で示す半導体装置では、スルー
ホール１９にタングステンからなるプラグ４０が充填さ
れており、上部電極１６には不純物含有層が存在しない
点で、プラグがなく上部電極層１６に不純物含有層１７
が形成されている図２に示す半導体装置と異なる。ま
た、図１５で示す半導体装置では、バリア層４１ａとア
ルミニウム合金層４１ｂにより構成される配線層４１が
スルーホール１９の中には形成されていない点で、バリ
ア層２０ａとアルミニウム合金層２０ｂにより構成され
る配線層２０がスルーホール１９内に存在する図２で示
す半導体装置と異なる。それ以外の点については、図１
５で示す半導体装置は、図２で示す半導体装置と同一の
構成である。なお、バリア層４１ａは、シリコン酸化膜
１８およびプラグ４０に密着するチタン層４１ｃと、そ
のチタン層４１ｃ上に形成された窒化チタン層４１ｄの
２層により構成される。また、アルミニウム合金層４１
ｂは、アルミニウム−銅合金からなる。

【００５７】次に、図１５で示すキャパシタを有する半
導体装置の製造方法について説明する。図１６〜図１９
は、図１５で示すキャパシタを有する半導体装置の製造
工程を示す断面図である。

【００５８】図１６を参照して、実施の形態１の図３〜
図１０で示す工程を経て、シリコン基板１上に不純物領
域６、シリコン酸化膜１０、コンタクトホール１１、プ
ラグ１２、下部電極１４、誘電体層１５、上部電極１
６、シリコン酸化膜１８、スルーホール１９を形成す
る。六フッ化タングステン（ＷＦ₆）とシラン（ＳｉＨ
₄）ガスを原料とし、シリコン基板１の温度を４００〜
４５０℃とし、減圧条件下でＣＶＤ法によりタングステ
ン層４２を形成する。

【００５９】図１７を参照して、ＳＦ₆ガスを用い、
０．２〜０．３Ｔｏｒｒの圧力でタングステン層４２を
プラズマエッチングすることにより、プラグ４０を形成
する。

【００６０】図１８を参照して、スパッタ法によりシリ
コン酸化膜１８とプラグ４０上に厚さ１０〜２０ｎｍの
チタン層４３ｃを形成する。このチタン層４３ｃ上にス
パッタ法により厚さ５０〜１００ｎｍの窒化チタン層４
３ｄを形成する。これにより、ＴｉＮ／Ｔｉ層４３ａを
形成する。このＴｉＮ／Ｔｉ層４３ａ上にスパッタ法に
より厚さ４００ｎｍのアルミニウム−銅合金からなるア
ルミニウム合金層４３ｂを形成する。

【００６１】図１９を参照して、アルミニウム合金層４
３ｂ上にレジストを塗布し、このレジストを所定の形状
にパターニングすることにより、レジストパターン４４
を形成する。レジストパターン４４に従ってアルミニウ
ム合金層４３ｂ、ＴｉＮ／Ｔｉ層４３ａを異方性エッチ
ングすることにより、チタン層４１ｃと窒化チタン層４
１ｄにより構成されるバリア層４１ａと、アルミニウム
合金層４１ｂからなる配線層４１を形成する。レジスト
パターン４４を除去することにより図１５で示すキャパ
シタを有する半導体装置が完成する。

【００６２】以上に示したキャパシタを有する半導体装
置においては、プラグ４０を構成するタングステンが不
活性であるため、チタン層４１ｃ中のチタンと上部電極
１６中の白金との相互拡散が起こりにくくなる。したが
って、上部電極１６と誘電体層１５との間にチタンが析
出しにくくなり、誘電体層１５が還元されないのでキャ
パシタの絶縁破壊が起こることがない。また、スルーホ
ール１９が下部電極１４の真上から離れた位置に形成さ
れているため、仮にチタンが上部電極１６内を拡散した
としても、下部電極１４の真上に位置する誘電体層１５
がチタンにより還元される可能性が少ない。その結果、
キャパシタの絶縁破壊が起こりにくくなる。

【００６３】以上、この発明の実施の形態３に従ったキ
ャパシタを有する半導体装置について説明したが、この
発明は、以下のように変形可能である。まず、プラグを
構成する材料としては、タングステンだけでなく、窒化
チタン（ＴｉＮ）や、シリコン（Ｓｉ）を用いることが
できる。窒化チタンを用いた場合には、窒化チタンが不
活性であるため、プラグ４０をタングステンで構成した
場合と同様の作用、効果を奏する。

【００６４】また、プラグ４０をシリコンで構成した場
合には、プラグ４０と上部電極１６が接触する部分に白
金シリサイドの層が構成される。この白金シリサイド層
が実施の形態１で示した不純物含有層１７と同様の性質
を示すので、実施の形態１で示したキャパシタを有する
半導体装置と同様の効果が得られる。

【００６５】なお、プラグ４０をシリコンで構成する場
合には、シランとホスフィン（ＰＨ ₃）ガスを原料とし
て、シリコン基板１の温度を５００〜５５０℃とし減圧
ＣＶＤ法によりスルーホール１９を充填するようにシリ
コン層を形成する。このシリコン層を、Ｃｌ₂ガスを用
い、圧力０．１〜１．０Ｔｏｒｒの下でプラズマエッチ
ングしてプラグ４０を形成する。

【００６６】プラグ４０を窒化チタンで構成する場合に
は、四塩化チタン（ＴｉＣｌ₄）とアンモニア（Ｎ
Ｈ₃）ガスを原料として、シリコン基板１の温度を５５
０〜６５０℃とし、減圧熱ＣＶＤによりスルーホール１
９を充填するように窒化チタン層を形成する。この窒化
チタン層を、Ｃｌ₂ガスを用い、圧力０．１〜１．０Ｔ
ｏｒｒの下でプラズマエッチングしてプラグ４０を形成
する。

【００６７】（実施の形態４）図２０は、この発明の実
施の形態４に従ったキャパシタを有する半導体装置を示
す断面図である。図２０で示す半導体装置は、上部電極
１６に孔５３が形成されており、この孔５３とスルーホ
ール１９内にプラグ５２が形成されている点と、配線層
５６がスルーホール１９内にも形成されている点で、図
１５で示す半導体装置と異なる。その他の構成に関して
は、図２０い示す半導体装置は、図１５で示す半導体装
置と同様である。

【００６８】なお、プラグ５２は、タングステンにより
形成されており、バリア層５６を構成するチタン層５６
ｃは、図１５中のチタン層４１ｃと同一の組成と厚さ、
図２０中の窒化チタン層５６ｄは図１５中の窒化チタン
層４１ｄと同一の組成と厚さ、図２０中のアルミニウム
合金層５６ｂは図１５中のアルミニウム合金層４１ｂと
同一の組成と厚さを有する。

【００６９】次に、図２０で示すキャパシタを有する半
導体装置の製造方法について説明する。図２１〜図２６
は、図２０で示す半導体装置の製造工程を示す断面図で
ある。

【００７０】図２１を参照して、実施の形態１の図３〜
図１０で示す同様の工程を経て、シリコン基板１上に不
純物領域６、シリコン酸化膜１０、コンタクトホール１
１、プラグ１２、下部電極１４、誘電体層１５、上部電
極１６、シリコン酸化膜１８、スルーホール１９を形成
する。また、図１で示す分離酸化膜２、ゲート酸化膜
４、ゲート電極５、サイドウォール酸化膜７、ビット線
８、シリコン酸化膜９も形成するが、これらは図示しな
い。

【００７１】図２２を参照して、塩酸と過酸化水素水の
混合溶液、または王水により、上部電極１６をウェット
エッチングすることにより、孔５３を形成する。

【００７２】図２３を参照して、孔５３とスルーホール
１９を充填しかつシリコン酸化膜１８を覆うようにＣＶ
Ｄ法などによりタングステン層５４を形成する。

【００７３】図２４を参照して、ＳＦ₆ガスを用い、
０．２〜０．３Ｔｏｒｒの圧力でタングステン層５４を
プラズマエッチングすることにより、プラグ５２を形成
する。

【００７４】図２５を参照して、プラグ５２とシリコン
酸化膜１８に接するように厚さ１０〜２０ｎｍのチタン
層５７ｃをスパッタ法により形成する。チタン層５７ｃ
上にスパッタ法により厚さ５０〜１００ｎｍの窒化チタ
ン層５７ｄを形成する。これにより、ＴｉＮ／Ｔｉ層５
７ａが完成する。ＴｉＮ／Ｔｉ層５７ａ上にスパッタ法
により厚さ４００ｎｍのアルミニウム−銅合金からなる
アルミニウム合金層５７ｂを形成する。

【００７５】図２６を参照して、アルミニウム合金層５
７ｂ上にレジストを塗布し、このレジストを所定の形状
にパターニングすることにより、レジストパターン５５
を形成する。レジストパターン５５に従ってアルミニウ
ム合金層５７ｂ、ＴｉＮ／Ｔｉ層５７ａをエッチングす
ることにより、バリア層５６ａとアルミニウム合金層５
６ｂにより構成される配線層５６を形成する。なお、バ
リア層５６ａはチタン層５６ｃと窒化チタン層５６ｄに
より構成される。レジストパターン５５を除去すること
により、図２０で示すキャパシタを有する半導体装置が
完成する。

【００７６】このように構成された半導体装置において
は、プラグ５２を構成するタングステンが不活性なた
め、また、スルーホール１９が下部電極１４の真上の位
置から離れた位置に形成されるため、実施の形態３で示
した半導体装置と同様の作用、効果を奏する。また、プ
ラグ５２を構成する材料として、タングステンだけでな
く、窒化チタン（ＴｉＮ）やシリコン（Ｓｉ）を用いる
ことができる点でも、実施の形態３と同様である。

【００７７】以上、この発明の実施の形態について説明
したが、この実施の形態はさまざまに変形可能である。
まず、下部電極１４および上部電極１６を構成する材料
として、白金だけでなくパラジウム（Ｐｄ）、ロジウム
（Ｒｈ）、ルテニウム（Ｒｕ）、オスミウム（Ｏｓ）ま
たはイリジウム（Ｉｒ）を用いることができる。また、
誘電体層１５の材料として、ＢＳＴを挙げたが、チタン
酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタ
ン鉛（ＰＬＺＴ）、チタン酸ストロンチウム（ＳＴ
Ｏ）、チタン酸バリウム（ＢＴＯ）または酸化タンタル
（Ｔａ₂Ｏ₅）などを用いることができる。

【００７８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００７９】

【発明の効果】この発明の１つの局面に従ったキャパシ
タを有する半導体装置は、上部電極層の部分であってチ
タン層と接する部分に不純物含有層を形成するため、チ
タンと白金の相互拡散が起こりにくくなり、誘電体層の
表面にチタンが析出しない。その結果、誘電体層の絶縁
性が低下しにくくなる。

【００８０】また、誘電体層としてチタン酸バリウムス
トロンチウム、チタン酸ジルコン酸鉛、チタン酸ジルコ
ン酸ランタン鉛、チタン酸ストロンチウム、チタン酸バ
リウムまたは酸化タンタルを用いるため、キャパシタの
容量を高い状態に維持することができる。

【００８１】さらに、貫通孔は下部電極層の真上の位置
から離れた位置に形成されるため、不純物含有層も下部
電極層の真上の位置から離れた位置に形成されることに
なり、下部電極層の真上の誘電体層が不純物含有層中の
不純物により還元されにくい。その結果、誘電体層の絶
縁性が低下しにくくなる。

【００８２】この発明の別の局面に従った半導体装置に
おいては、上部電極とチタン層に接するようにプラグ層
が形成されるため、チタンと白金族元素との相互拡散が
起こりにくくなる。その結果、誘電体層の表面にチタン
が析出しないため、誘電体層の絶縁性が低下しにくくな
る。

【００８３】また、誘電体層として、チタン酸バリウム
ストロンチウム、チタン酸ジルコン酸鉛、チタン酸ジル
コン酸ランタン鉛、チタン酸ストロンチウム、チタン酸
バリウムまたは酸化タンタルを用いるため、キャパシタ
の容量を高い状態で維持することができる。

【００８４】また、貫通孔は下部電極層の真上の位置か
ら離れた位置に形成されるため、プラグ層も下部電極層
の真上の位置から離れた位置に形成される。その結果、
プラグ層を介してチタンが上部電極層中を拡散した場合
でも、下部電極層の真上の誘電体層が還元されにくくな
るため、誘電体層の絶縁性が低下しにくくなる。

【図面の簡単な説明】

【図１】この発明の実施の形態１に従ったキャパシタ
を有する半導体装置の断面図である。

【図２】図１で示すキャパシタを有する半導体装置を
詳細に示す断面図である。

【図３】図２で示すキャパシタを有する半導体装置の
製造方法の第１工程を示す断面図である。

【図４】図２で示すキャパシタを有する半導体装置の
製造方法の第２工程を示す断面図である。

【図５】図２で示すキャパシタを有する半導体装置の
製造方法の第３工程を示す断面図である。

【図６】図２で示すキャパシタを有する半導体装置の
製造方法の第４工程を示す断面図である。

【図７】図２で示すキャパシタを有する半導体装置の
製造方法の第５工程を示す断面図である。

【図８】図２で示すキャパシタを有する半導体装置の
製造方法の第６工程を示す断面図である。

【図９】図２で示すキャパシタを有する半導体装置の
製造方法の第７工程を示す断面図である。

【図１０】図２で示すキャパシタを有する半導体装置
の製造方法の第８工程を示す断面図である。

【図１１】図２で示すキャパシタを有する半導体装置
の製造方法の第９工程を示す断面図である。

【図１２】図２で示すキャパシタを有する半導体装置
の製造方法の第１０工程を示す断面図である。

【図１３】図２で示すキャパシタを有する半導体装置
の製造方法の第１１工程を示す断面図である。

【図１４】この発明の実施の形態２に従ったキャパシ
タを有する半導体装置を示す断面図である。

【図１５】この発明の実施の形態３に従ったキャパシ
タを有する半導体装置を示す断面図である。

【図１６】図１５で示すキャパシタを有する半導体装
置の製造方法の第１工程を示す断面図である。

【図１７】図１５で示すキャパシタを有する半導体装
置の製造方法の第２工程を示す断面図である。

【図１８】図１５で示すキャパシタを有する半導体装
置の製造方法の第３工程を示す断面図である。

【図１９】図１５で示すキャパシタを有する半導体装
置の製造方法の第４工程を示す断面図である。

【図２０】この発明の実施の形態４に従ったキャパシ
タを有する半導体装置を示す断面図である。

【図２１】図２０で示すキャパシタを有する半導体装
置の製造方法の第１工程を示す断面図である。

【図２２】図２０で示すキャパシタを有する半導体装
置の製造方法の第２工程を示す断面図である。

【図２３】図２０で示すキャパシタを有する半導体装
置の製造方法の第３工程を示す断面図である。

【図２４】図２０で示すキャパシタを有する半導体装
置の製造方法の第４工程を示す断面図である。

【図２５】図２０で示すキャパシタを有する半導体装
置の製造方法の第５工程を示す断面図である。

【図２６】図２０で示すキャパシタを有する半導体装
置の製造方法の第６工程を示す断面図である。

【図２７】従来のキャパシタを有する半導体装置を示
す断面図である。

【符号の説明】

１シリコン基板、１４下部電極、１５誘電体層、
１６上部電極、１７，３０不純物含有領域、１８
シリコン酸化膜、１９スルーホール、２０，４１，５
６配線層、２０ａ，４１ａ，５６ａバリア層、２０
ｂ，４１ｂ，５６ｂアルミニウム合金層、２０ｃ，４
１ｃ，５６ｃチタン層、２０ｄ，４１ｄ，５６ｄ窒
化チタン層、４０，５２プラグ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者松下誠兵庫県伊丹市瑞原四丁目１番地菱電セミコンダクタシステムエンジニアリング株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に形成された下部電極層と、前記下部電極層上に形成された誘電体層と、前記誘電体層上に形成された、白金族元素を含む上部電
極層と、前記上部電極層上に形成された、前記上部電極層に達す
る貫通孔を有する絶縁層と、前記絶縁層の上に形成され、前記貫通孔を通じて前記上
部電極層に接触するように形成されたチタン層と、前記チタン層の上に形成された導電層とを備え、前記チタン層が接触する前記上部電極層の部分に、シリ
コン、リン、ヒ素およびボロンからなる群より選ばれた
少なくとも１種がドープされた不純物含有層が形成され
ている、キャパシタを有する半導体装置。
【請求項２】前記誘電体層は、チタン酸バリウムスト
ロンチウム、チタン酸ジルコン酸鉛、チタン酸ジルコン
酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
ウムおよび酸化タンタルからなる群より選ばれた少なく
とも１種を含む、請求項１に記載のキャパシタを有する
半導体装置。
【請求項３】前記貫通孔は、前記下部電極層の真上の
位置から離れた位置に形成されている、請求項１または
２に記載のキャパシタを有する半導体装置。
【請求項４】半導体基板と、前記半導体基板上に形成された下部電極層と、前記下部電極層上に形成された誘電体層と、前記誘電体層上に形成された、白金族元素を含む上部電
極層と、前記上部電極層上に形成された、前記上部電極層に達す
る貫通孔を有する絶縁層と、前記貫通孔を充填し、前記上部電極層に接触するように
形成された、タングステン、シリコン、および窒化チタ
ンからなる群より選ばれた少なくとも１種を含むプラグ
層と、前記プラグ層に接触するように前記絶縁層の上に形成さ
れたチタン層と、前記チタン層の上に形成された導電層とを備えた、キャ
パシタを有する半導体装置。
【請求項５】前記誘電体層は、チタン酸バリウムスト
ロンチウム、チタン酸ジルコン酸鉛、チタン酸ジルコン
酸ランタン鉛、チタン酸ストロンチウム、チタン酸バリ
ウムおよび酸化タンタルからなる群より選ばれた少なく
とも１種を含む、請求項４に記載のキャパシタを有する
半導体装置。
【請求項６】前記貫通孔は、前記下部電極層の真上の
位置から離れた位置に形成されている、請求項４または
５に記載のキャパシタを有する半導体装置。