JP4601902B2 - 酸素浸透経路を備える強誘電体集積回路素子 - Google Patents
酸素浸透経路を備える強誘電体集積回路素子 Download PDFInfo
- Publication number
- JP4601902B2 JP4601902B2 JP2003005049A JP2003005049A JP4601902B2 JP 4601902 B2 JP4601902 B2 JP 4601902B2 JP 2003005049 A JP2003005049 A JP 2003005049A JP 2003005049 A JP2003005049 A JP 2003005049A JP 4601902 B2 JP4601902 B2 JP 4601902B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- ferroelectric
- oxygen permeation
- permeation path
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 title claims description 285
- 239000001301 oxygen Substances 0.000 title claims description 285
- 229910052760 oxygen Inorganic materials 0.000 title claims description 285
- 239000003990 capacitor Substances 0.000 claims description 138
- 238000000034 method Methods 0.000 claims description 121
- 230000004888 barrier function Effects 0.000 claims description 108
- 239000011229 interlayer Substances 0.000 claims description 89
- 230000008569 process Effects 0.000 claims description 78
- 238000005538 encapsulation Methods 0.000 claims description 77
- 150000004706 metal oxides Chemical class 0.000 claims description 55
- 229910044991 metal oxide Inorganic materials 0.000 claims description 52
- 239000000758 substrate Substances 0.000 claims description 49
- 239000012528 membrane Substances 0.000 claims description 45
- 239000004065 semiconductor Substances 0.000 claims description 33
- 238000000137 annealing Methods 0.000 claims description 26
- 238000011084 recovery Methods 0.000 claims description 25
- 239000000463 material Substances 0.000 claims description 23
- 230000000149 penetrating effect Effects 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 21
- 239000002184 metal Substances 0.000 claims description 21
- 230000010354 integration Effects 0.000 claims description 19
- 230000037361 pathway Effects 0.000 claims description 16
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 14
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 12
- 239000012159 carrier gas Substances 0.000 claims description 12
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 11
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 10
- 239000010410 layer Substances 0.000 claims description 10
- 230000035515 penetration Effects 0.000 claims description 9
- 239000001257 hydrogen Substances 0.000 claims description 8
- 229910052739 hydrogen Inorganic materials 0.000 claims description 8
- 229910000420 cerium oxide Inorganic materials 0.000 claims description 6
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 5
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910001928 zirconium oxide Inorganic materials 0.000 claims description 5
- 230000001939 inductive effect Effects 0.000 claims description 4
- 229910000510 noble metal Inorganic materials 0.000 claims description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 claims description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 claims description 4
- 230000006866 deterioration Effects 0.000 claims description 3
- 230000002542 deteriorative effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 description 46
- 230000004048 modification Effects 0.000 description 39
- 238000012986 modification Methods 0.000 description 39
- 230000015572 biosynthetic process Effects 0.000 description 21
- 238000009792 diffusion process Methods 0.000 description 21
- 230000010287 polarization Effects 0.000 description 18
- 230000002265 prevention Effects 0.000 description 13
- 239000002313 adhesive film Substances 0.000 description 9
- 238000003860 storage Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- HTXDPTMKBJXEOW-UHFFFAOYSA-N dioxoiridium Chemical compound O=[Ir]=O HTXDPTMKBJXEOW-UHFFFAOYSA-N 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 5
- 229910000457 iridium oxide Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000010948 rhodium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 229910052703 rhodium Inorganic materials 0.000 description 3
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- DYIZHKNUQPHNJY-UHFFFAOYSA-N oxorhenium Chemical compound [Re]=O DYIZHKNUQPHNJY-UHFFFAOYSA-N 0.000 description 2
- SJLOMQIUPFZJAN-UHFFFAOYSA-N oxorhodium Chemical compound [Rh]=O SJLOMQIUPFZJAN-UHFFFAOYSA-N 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 229910052702 rhenium Inorganic materials 0.000 description 2
- WUAPFZMCVAUBPE-UHFFFAOYSA-N rhenium atom Chemical compound [Re] WUAPFZMCVAUBPE-UHFFFAOYSA-N 0.000 description 2
- 229910003449 rhenium oxide Inorganic materials 0.000 description 2
- 229910003450 rhodium oxide Inorganic materials 0.000 description 2
- 229910001925 ruthenium oxide Inorganic materials 0.000 description 2
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000035699 permeability Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は集積回路素子に係り、特に特性が改善された強誘電体キャパシタ（ferroelectric capacitor）を含む強誘電体メモリ素子のような強誘電体集積回路素子に関する。
【０００２】
【従来の技術】
最近、強誘電体膜を用いた強誘電体メモリ素子が次世代メモリとして注目されている。強誘電体メモリ素子は強誘電体キャパシタまたは強誘電体ＦＥＴを具備する素子に区分され、強誘電体膜の分極反転（polarization inversion）特性及びその残留分極（remnant polarization）を用いたもので、高速で読出及び書込動作の可能な長所を有しているとして知られている。
【０００３】
強誘電体膜の分極反転は双極子の回転によるものなので、強誘電体メモリ素子は他の不揮発性メモリ素子、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）素子またはフラッシュメモリ素子と比較して動作速度が１０４ないし１０６倍早いということが知られている。また、微細化及び最適設計概念を導入することによって書込速度を数百ないし数十ナノ秒（nsec）の範囲にすることができて、ＤＲＡＭ（Dynamic Random Access Memory）に匹敵する高速動作が可能であるということが知られている。そして、強誘電体メモリ素子では分極反転に必要な電圧が２Ｖないし５Ｖであって、書込動作に１８Ｖないし２２Ｖほどの高電圧が求められるＥＥＰＲＯＭまたはフラッシュメモリ素子に比べて低電圧単一電源で動作可能であるということが知られている。
【０００４】
強誘電体キャパシタを含む強誘電体メモリ素子は強誘電体キャパシタの特性に大きく影響を受けることが知られている。ところで、強誘電体キャパシタの特性は強誘電体キャパシタ形成工程以降に行われる後続集積工程（backend integration process）によって激しく劣化することが知られている。キャパシタ形成後の後続集積工程はＩＬＤ（Inter Layer Dielectric）工程、ＩＭＤ（Inter Metal Dielctric）工程及びパッシベーション工程などを含む。このような工程はキャリアガスとして水素または水素を含有したシラン（ＳｉＨ４）ガスなどを使用する化学気相蒸着法（Chemical Vapour Deposition：CVD）またはプラズマ化学気相蒸着法（Plasma Enhanced CVD）などによって行われる。この際使用されるキャリアガスは還元ガスとして作用して強誘電体物質に不均一な電荷分布を引き起こす。そして、キャリアガスが上部／下部電極間の界面に捕獲されれば、これらの間のエネルギー障壁が低くなって強誘電体キャパシタの漏れ電流特性が低下する。またキャリアガスは強誘電体物質内の酸素と反応して強誘電体膜内に酸素空孔（oxygen vacancy，酸素欠損）を誘発する。したがって、後続集積工程前には満足すべき特性を示していた素子が後続集積工程を経た後は誤動作を引き起こす。
【０００５】
【発明が解決しようとする課題】
本発明は前述した問題点を解決するために案出されたもので、その目的は後続集積工程時キャリアガスによる強誘電体キャパシタの特性劣化を防止し酸素空孔を効果的に回復させることで特性が向上した強誘電体集積回路素子を提供するところにある。
【０００６】
【課題を解決するための手段】
前述した技術的な課題を達成するための本発明の一実施形態による強誘電体集積回路素子は、集積回路基板、前記集積回路基板上の強誘電体キャパシタ、前記強誘電体キャパシタに酸素が流入することを遮断する障壁を提供する少なくとも一つの膜を含み、前記強誘電体キャパシタ上の少なくとも一部に形成された追加構造及び前記強誘電体キャパシタと前記追加構造との間に配置され前記強誘電体キャパシタと接触する酸素浸透経路を含む。
【０００７】
望ましくは、前記酸素が流入すること遮断する障壁を提供する少なくとも一つの膜はカプセル化障壁膜を含む。前記強誘電体キャパシタは複数個であり、前記集積回路基板上に行方向及び列方向に沿って２次元的に配列され、前記強誘電体集積回路素子は隣接した少なくとも二つの行上に配列された前記強誘電体キャパシタと電気的に接続される複数個のプレートラインを含む。前記カプセル化障壁膜は前記強誘電体キャパシタが形成された後の後続集積工程時、前記強誘電体キャパシタにキャリアガスが浸透することを制限するよう構造化される。前記酸素浸透経路は前記強誘電体キャパシタが形成された後の回復アニーリング工程時、前記強誘電体キャパシタの強誘電体膜に酸素が流入しうるよう構造化される。
【０００８】
前記複数個の強誘電体キャパシタはそれぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含む。前記下部電極は前記強誘電体膜の下部に位置して前記下部電極と強誘電体膜との界面における酸素空孔を補償するための金属酸化膜を含む。前記下部電極は前記金属酸化膜と前記強誘電体膜との間に前記強誘電体膜との界面で格子整合を誘導するための金属膜を含む。前記金属酸化膜は貴金属酸化膜であり、前記強誘電体膜はＰＺＴ膜または白金を含む金属膜であることが望ましい。前記上部電極は前記強誘電体膜上に置かれて前記上部電極と前記強誘電体膜との界面内の酸素空孔を補償するための金属酸化膜を含むのが望ましい。
【０００９】
前記酸素浸透経路は前記強誘電体キャパシタを包む酸素浸透経路膜であり、チタン酸化物またはシリコン酸化物よりなる。前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜である。前記カプセル化障壁膜は熱処理された金属酸化膜とその上に形成された熱処理されていない金属酸化膜との二重膜である。
【００１０】
前記強誘電体キャパシタはそれぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記プレートラインは前記隣り合う少なくとも二つの行上に配列された前記上部電極と直接に接触する。前記酸素浸透経路は前記強誘電体キャパシタを包む酸素浸透経路膜を含み、前記プレートラインは前記追加構造及び酸素浸透経路膜を貫通するスリット型共通ビアホールを介して隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと直接に接触することが望ましい。
【００１１】
望ましくは、前記素子は前記強誘電体キャパシタと前記集積回路基板との間に下部層間絶縁膜をさらに含むメモリ素子である。そして、前記下部層間絶縁膜内には前記集積回路基板上に行方向及び列方向に沿って２次元的に配列された複数個のセルトランジスタ、前記セルトランジスタのドレイン領域と電気的に接続された複数本のビットライン及び前記セルトランジスタのソース領域と電気的に接続された複数個のコンタクトプラグをさらに備え、前記強誘電体キャパシタは前記コンタクトプラグを通して前記ソース領域と電気的に接続される。前記追加構造は順番に積層された第１及び第２上部層間絶縁膜を含み、前記第１及び第２上部層間絶縁膜の間に前記行方向と平行に配置された主ワードラインをさらに含むことが望ましい。
【００１２】
前述した技術的課題を達成するための本発明の他の実施形態による強誘電体メモリ素子は酸素浸透経路を介してカプセル化障壁膜によって間接的に包まれた強誘電体キャパシタを含む。強誘電体キャパシタは半導体基板上の下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列される。そして、前記列方向と平行な複数本のプレートラインが配置される。プレートラインそれぞれは行方向と平行に配置され隣接した少なくとも二つの行上に配列された強誘電体キャパシタと電気的に接続される。
【００１３】
プレートラインは酸素浸透経路を構成する酸素浸透経路膜によって覆われるローカルプレートライン及び／またはキャパシタの上部に形成された酸素浸透経路膜、カプセル化障壁膜及び上部層間絶縁膜を貫通するスリット型共通ビアホールを介してキャパシタと電気的に接続される共通プレートラインでありうる。
【００１４】
一方、強誘電体キャパシタのそれぞれは順番に積層された下部電極、強誘電体膜パターン及び上部電極で構成される。隣り合う少なくとも二つの行上に配列された強誘電体キャパシタの上部電極と直接に接触するローカルプレートラインを具備する場合は強誘電体キャパシタ間のギャップ領域は酸素浸透経路膜パターン、または酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填され、ローカルプレートラインを覆う酸素浸透経路膜は酸素浸透経路膜パターンと連結される。ローカルプレートラインなしで共通プレートラインだけを具備する場合は強誘電体キャパシタの全面を酸素浸透経路膜だけを覆うこともできる。
【００１５】
また、強誘電体キャパシタが順番に積層された下部電極、強誘電体膜パターン及び共通上部電極で構成されうる。この際共通上部電極は隣接する少なくとも二つの行上に配列された強誘電体膜パターンを覆う。前記共通上部電極と直接に接触するローカルプレートラインを備える場合は下部電極及び強誘電体膜パターン間のギャップ領域は第１酸素浸透経路膜パターン、または第１酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填される。そして共通上部電極を露出させる第２酸素浸透経路膜パターンを具備しローカルプレートラインを覆う酸素浸透経路膜は前記第２酸素浸透経路膜パターンと連結される。共通プレートラインだけを具備する場合は共通上部電極の全面を酸素浸透経路膜が覆い、この酸素浸透経路膜は前記第１酸素浸透経路膜パターンと連結される。
【００１６】
そして、前記強誘電体キャパシタのそれぞれは順番に積層された下部電極、共通強誘電体膜パターン及びその上に重畳された共通上部電極で構成することができ、共通強誘電体膜パターンは隣り合う少なくとも二つの行上に配列された前記下部電極を覆う。共通上部電極と直接に接触するローカルプレートラインを具備する場合は共通強誘電体膜パターン及び共通上部電極間のギャップ領域は第１酸素浸透経路膜パターン、または第１酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填される。そして共通上部電極を露出させる第２酸素浸透経路膜パターンを備える。ローカルプレートラインは第２酸素浸透経路膜パターンを通して上部電極と接触し、ローカルプレートラインを覆う酸素浸透経路膜は前記第２酸素浸透経路膜パターンと連結される。共通プレートラインだけを具備する場合は共通強誘電体膜パターン及び共通上部電極を酸素浸透経路膜が覆う。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳述する。しかし、本発明は後述する実施形態に限らず他の形態に具体化することもできる。かえって、後述する実施形態は開示された内容が徹底で完璧になれるよう、それから当業者にとって本発明の思想が十分伝達できるようにするため提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されている。また、層が他の層または基板“上”にあると言及される場合、それは他の層または基板上に直接に形成されうるかあるいはそれらの間に第３の層が介在されうる。明細書全般に亘って同一の参照番号は同一の構成要素を示す。
【００１８】
図１は本発明に係る強誘電体メモリ素子のセルアレイ領域の一部分を示す平面図であり、図２ないし図１０はそれぞれ本発明の第１ないし第３実施形態及びこれらの変形例による強誘電体メモリ素子を説明するための斜視図である。
【００１９】
図２は本発明の第１実施形態による強誘電体メモリ素子の斜視図である。図１及び図２を参照すれば、半導体基板５１の所定領域に形成された素子分離膜５３によって複数個の活性領域５３ａが２次元的に画定される。活性領域５３ａ及び素子分離膜５３を横切って複数個の絶縁されたゲート電極５７、すなわち複数個のワードライン５７が配置される。ワードライン５７は行方向（ｙ軸）と平行である。一つの活性領域５３ａは一対のゲート電極５７と交差する。一対のゲート電極５７間の活性領域５３ａに共通ドレイン領域６１ｄが形成され、共通ドレイン領域６１ｄの両側の活性領域５３ａにソース領域６１ｓが形成される。したがって、ゲート電極５７及び活性領域５３ａが交差する地点にセルトランジスタが形成される。結局、セルトランジスタは列方向（ｘ軸）及び行方向（ｙ軸）に沿って２次元的に配列される。
【００２０】
セルトランジスタを有する半導体基板の全面は下部層間絶縁膜７４によって覆われる。下部層間絶縁膜７４内にワードライン５７の上部を横切る複数本のビットライン７１が配置される。ビットライン７１のそれぞれはビットラインコンタクトホール７１ａを通して共通ドレイン領域６１ｄと電気的に接続される。ソース領域６１ｓは下部層間絶縁膜７４を貫通するストレージノードコンタクトホール７５ａによって露出される。ストレージノードコンタクトホール７５ａはそれぞれコンタクトプラグ７５によって充填される。
【００２１】
コンタクトプラグ７５を有する半導体基板の全面に列方向（ｘ軸）及び行方向（ｙ軸）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２が配置される。強誘電体キャパシタ８２のそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１を含む。下部電極７７はそれぞれコンタクトプラグ７５上に位置する。結局、下部電極７７はコンタクトプラグ７５を通してソース領域６１ｓと電気的に接続される。下部電極７７は接着膜７７ａ、下部拡散防止膜７７ｂ、下部金属酸化膜７７ｃ及び下部金属膜７７ｄの多重膜で構成されることが望ましい。強誘電体膜７９はＳＢＴ系またはＰＺＴ系の強誘電体で形成される。例えば、ＳｒＴｉＯ３、ＢａＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２またはこれらを組合せた膜が使用可能である。上部電極８１は上部金属酸化膜８１ａ及び上部拡散防止膜８１ｂの二重膜で構成されることが望ましい。強誘電体キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａで充填される。酸素浸透経路膜パターン８３ａは下部電極７７の側壁及び強誘電体膜パターン７９の側壁を包み、場合によっては上部電極８１の側壁の一部を囲繞することもできる。酸素浸透経路膜パターン８３ａは酸素浸透が可能な膜で形成される。例えば、シリコン酸化膜（ＳｉＯ２）またはチタン酸化膜（ＴｉＯ２）が酸素浸透経路膜パターン８３ａを構成する物質として使用される。
【００２２】
強誘電体キャパシタ８２及び酸素浸透経路膜パターン８３ａ上に複数個のローカルプレートライン（local plate lines）８５が配置される。ローカルプレートライン８５は行方向（ｙ軸）と平行に配置される。また、ローカルプレートライン８５のそれぞれは隣接する少なくとも二つの行上に配列された強誘電体キャパシタ８２を覆う。結局、ローカルプレートライン８５は隣接する少なくとも二つの行上に配列されたキャパシタ８２の上部電極８１と直接に接触する。また、ローカルプレートライン８５は後続のスリット型共通ビアホール９７を形成するためのエッチング工程時エッチング阻止膜として働く。ローカルプレートライン８５は上部電極８１と同様に金属酸化膜８５ａ及び拡散防止膜８５ｂの二重膜で構成されている。
【００２３】
ローカルプレートライン８５を有する半導体基板の全面は再び酸素浸透経路膜８７によって覆われる。したがって、酸素浸透経路膜８７から下部の酸素浸透経路膜パターン８３ａを経て強誘電体膜パターン７９に連結される酸素浸透経路８８が完成する。このような酸素浸透経路８８はスリット型共通ビアホール９７の形成直後、強誘電体膜７９の酸素空孔を回復するために行われる回復アニーリング（recovery annealing）工程時、酸素が強誘電体膜パターン７９によく供給されうるようにする。したがって、強誘電体膜パターン７９に発生した酸素空孔を効果的に回復できるようにする。
【００２４】
これに加えて、酸素浸透経路膜８７の上部にカプセル化障壁膜（encapsulated barrier layer）８９をさらに備える。カプセル化障壁膜８９はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜を単一膜で形成して具現することができる。または金属酸化膜を形成してから熱処理し、熱処理された金属酸化膜上に金属酸化膜を再び積層して形成した二重膜で構成して、障壁膜としての機能をさらに強化することもできる。カプセル化障壁膜８９は強誘電体膜パターン７９の内部にキャリアガス、例えば水素原子が浸透することを防止することができる。強誘電体膜パターン７９内に水素原子が注入されれば、強誘電体膜パターン７９の信頼性が低下する。強誘電体膜パターン７９内に水素原子が注入されれば、強誘電体膜パターン７９内の酸素原子と水素原子とが反応して酸素空孔が生成される。このような酸素空孔は強誘電体の分極特性を低下させる。その結果、強誘電体メモリ素子の誤動作を誘発させる。
【００２５】
また、水素原子が強誘電体膜パターン７９と上部／下部電極（top/bottom electrodes）７７、８１との間の界面に捕獲されれば、これらの間のエネルギー障壁が低くなる。したがって、強誘電体キャパシタの漏れ電流特性が低下する。結局、カプセル化障壁膜８９は強誘電体キャパシタ８２の特性及び信頼性を向上させる。
【００２６】
カプセル化障壁膜８９を備える半導体基板５１の全面は上部層間絶縁膜によって覆われる。上部層間絶縁膜は順番に積層された第１及び第２上部層間絶縁膜９１、９５を含む。第１及び第２上部層間絶縁膜９１、９５間には複数本の主ワードライン９３が介在されうる。主ワードライン９３のそれぞれは一般にデコーダを通して４本のワードライン５７を制御する。共通プレートライン９９は上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を通してローカルプレートライン８５と電気的に接続される。スリット型共通ビアホール９７は行方向（ｙ軸）と並行である。図１に示した通り、スリット型共通ビアホール９７の幅は行方向（ｙ軸）に隣接したキャパシタの上部電極を同時に露出させるよう形成されるため直径が大きい。従って、従来の一つの行方向へだけ隣接したキャパシタの上部電極を露出させるよう形成された従来のビアホールより直径が大きいので写真蝕刻工程時工程マージンが増加するという長所がある。
【００２７】
図３は図２に示されている本発明の第１実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図３に示されている強誘電体メモリ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図２に示されている第１実施形態の強誘電体メモリ素子と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグ及びキャパシタは第１実施形態と同一なのでその説明を省略する。
【００２８】
図１及び図３を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２の全面を酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜が覆っている。酸素浸透経路膜８７に沿って矢印で表示された酸素浸透経路８８が提供されスリット型共通ビアホール９７の形成直後に行われる回復アニーリング工程時、強誘電体膜パターン７９に酸素が良く供給される。また上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型の共通ビアホール９７を介して共通プレートライン９９が隣接した少なくとも二つの行上に配列された強誘電体キャパシタ８２の上部電極８１と共通に接触する。残り構成要素は第１実施形態と同様なのでこれに対する説明は省略する。
【００２９】
図４は本発明の第１実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図４に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点において図２に示されている第１実施形態の強誘電体メモリ素子と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグ及びキャパシタは第１実施形態と同一なのでその説明を省略する。
【００３０】
図１及び図４を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７から酸素浸透経路膜パターン８３ａへ矢印で表示された酸素浸透経路８８が形成されうるよう酸素浸透経路膜パターン８３ａ上に形成される。絶縁膜パターン１８３ａは酸素浸透経路膜パターン８３ａと同一物質で形成されることが好ましい。ローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００３１】
図５は本発明の第２実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第２実施形態はキャパシタ別に独立した上部電極を備えることではなく共通上部電極８１′を具備するという点において第１実施形態と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグは第１実施形態と同一なのでその説明を省略する。
【００３２】
図１及び図５を参照すれば、下部層間絶縁膜７４上にコンタクトプラグ７５を覆う複数個の強誘電体キャパシタが配置される。従って、強誘電体キャパシタは行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列される。強誘電体キャパシタのそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び共通上部電極８１′で構成される。共通上部電極８１′は延びて隣り合う少なくとも二つの行上に配列された強誘電体膜パターン７９を覆う。従って、共通上部電極８１′は図１のローカルプレートライン８５のように行方向（ｙ方向）と平行に配置される。強誘電体膜パターン７９間のギャップ領域及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａで充填される。
【００３３】
共通上部電極８１′を有する半導体基板の全面は共通上部電極８１′を露出させる第２酸素浸透経路膜パターン８３ｂによって覆われている。第２酸素浸透経路膜パターン８３ｂは共通上部電極８１′を露出させるスリット型コンタクトホールを有する。スリット型コンタクトホールは行方向（ｙ軸）と平行でありローカルプレートライン８５によって覆われる。結局、ローカルプレートライン８５はスリット型コンタクトホールを通して共通上部電極８１′と直接的に接触する。ローカルプレートライン８５を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層構造によって覆われる。従って、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が強誘電体膜パターン７９に連結される。第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００３４】
図６は本発明の第２実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図６に示されているＦＲＭＡ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図５に示されている第２実施形態の強誘電体メモリ素子と違いがある。従って、第２実施形態と同一の構成要素については説明を省く。
【００３５】
図１及び図６を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された強誘電体キャパシタのそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び共通上部電極８１′で構成される。強誘電体膜パターン７９間のギャップ領域及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａで充填される。
【００３６】
共通上部電極８１′を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が強誘電体膜パターン７９に連結される。共通プレートライン９９は第１及び第２上部層間絶縁膜９１、９５、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介して共通上部電極８１′と接触する。
【００３７】
図７は本発明の第２実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図７に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点において図５に示されている第２実施形態の強誘電体メモリ素子と違いがある。従って、第２実施形態と同様な構成要素については説明を省く。
【００３８】
強誘電体膜パターン７９間及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び酸素浸透経路膜パターン８３ａに沿って酸素浸透経路８８が形成できるよう第１酸素浸透経路膜パターン８３ａ上に形成される。絶縁膜パターン１８３ａは第１酸素浸透経路膜パターン８３ａと同一物質で形成されることが好ましい。共通プレートライン９９は第１及び第２上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してローカルプレートライン８５と接続される。
【００３９】
図８は本発明の第３実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第３実施形態はキャパシタ別に独立した強誘電体膜パターン及び上部電極を具備することではなく、共通強誘電体膜パターン７９′及び共通上部電極８１′を備える点において第１実施形態と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグは第１実施形態と同一なのでその説明を省略する。
【００４０】
図１及び図８を参照すれば、下部層間絶縁膜７４上にコンタクトプラグ７５を覆う複数個の強誘電体キャパシタ８２が配される。従って、強誘電体キャパシタ８２は行方向（ｙ軸）及び列方向（ｘ軸）に沿って２次元的に配列される。強誘電体キャパシタ８２のそれぞれは順番に積層された下部電極７７、共通強誘電体膜パターン７９′及び共通上部電極８１′で構成される。共通強誘電体膜パターン７９′は延びて隣接する少なくとも二つの行上に配列された下部電極７７を覆う。また、共通上部電極８１′は共通強誘電体膜パターン７９′上に積層される。
【００４１】
下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。また、共通強誘電体膜パターン７９′間のギャップ領域及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂで充填される。
【００４２】
共通上部電極８１′上にローカルプレートライン８５が配される。従って、共通強誘電体膜パターン７９′、共通上部電極８１′及びローカルプレートライン８５は全て行方向（ｙ軸）と平行に配置される。ローカルプレートライン８５を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８が共通強誘電体膜パターン７９′に連結される。下部電極７７間のギャップ領域を充填する絶縁膜パターン８３ａ′も酸素浸透経路膜パターンであることにより後続回復アニーリング工程時さらに好ましい酸素浸透経路を提供することができる。第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００４３】
図９は本発明の第３実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図９に示されている強誘電体メモリ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図８に示されている第３実施形態の強誘電体メモリ素子と違いがある。従って、第３実施形態と同様の構成要素については説明を省く。
【００４４】
図１及び図９を参照すれば、下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。一方、共通強誘電体膜パターン７９′と共通上部電極８１′を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７だけよりなる酸素浸透経路８８が共通強誘電体膜パターン７９′に連結される。共通プレートライン９９は第１及び第２上部層間絶縁膜９１、９５、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してキャパシタ８２の共通上部電極８１′と電気的に接続される。
【００４５】
図１０は本発明の第３実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図１０に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点においても図８に示されている第３実施形態の強誘電体メモリ素子と違いがある。従って、第３実施形態と同様の構成要素については説明を省く。
【００４６】
下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。そして、共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７から酸素浸透経路膜パターン８３ｂに酸素浸透経路８８が形成されうるよう形成される。絶縁膜パターン１８３ａは酸素浸透経路膜パターン８３ｂと同一物質で形成されることが望ましい。共通プレートライン９９は第１及び第２上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してローカルプレートライン８５と接続される。
【００４７】
以下、本発明に係る強誘電体メモリ素子の製造方法を説明する。図１１ないし図２４は図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【００４８】
図１１を参照すれば、半導体基板５１の所定領域に素子分離膜５３を形成して複数個の活性領域（図１の５３ａ）を画定する。活性領域５３ａを有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順番に形成する。キャッピング絶縁膜、ゲート導電膜及びゲート絶縁膜を連続的にパターニングして活性領域５３ａ及び素子分離膜５３の上部を横切る複数個の平行なゲートパターン６０を形成する。ゲートパターン６０のそれぞれは順番に積層されたゲート絶縁膜パターン５５、ゲート電極５７及びキャッピング絶縁膜パターン５９で構成される。ここで、活性領域５３ａのそれぞれは一対のゲート電極５７と交差する。ゲート電極５７はワードラインに該当する。
【００４９】
ゲートパターン６０及び素子分離膜５３をイオン注入マスクとして使用して活性領域５３ａに不純物イオンを注入する。その結果、各活性領域に三つの不純物領域が形成される。これら三つの不純物領域のうち中央の不純物領域は共通ドレイン領域６１ｄに該当し、残り不純物領域はソース領域６１ｓに該当する。これにより、各活性領域５３ａに一対のセルトランジスタが形成される。結局、セルトランジスタは半導体基板５１に行方向及び列方向に沿って２次元的に配列される。次いで、ゲートパターン６０の側壁に通常の方法を使用してスぺーサ６３を形成する。
【００５０】
図１２を参照すれば、スぺーサ６３を有する半導体基板の全面に第１下部層間絶縁膜６５を形成する。第１下部層間絶縁膜６５をパターニングしてソース／ドレイン領域６１ｓ、６１ｄを露出させるパッドコンタクトホールを形成する。パッドコンタクトホール内に通常の方法を使用してストレージノードパッド６７ｓ及びビットラインパッド６７ｄを形成する。ストレージノードパッド６７ｓはソース領域６１ｓと接続され、ビットラインパッド６７ｄは共通ドレイン領域６１ｄと接続される。パッド６７ｓ、６７ｄを有する半導体基板の全面に第２下部層間絶縁膜６９を形成する。第２下部層間絶縁膜６９をパターニングしてビットラインパッド６７ｄを露出させるビットラインコンタクトホール７１ａを形成する。ビットラインコンタクトホール７１ａを覆う複数個の平行なビットライン７１を形成する。ビットライン７１はワードライン５７の上部を横切る。
【００５１】
図１３を参照すれば、ビットライン７１を有する半導体基板の全面に第３下部層間絶縁膜７３を形成する。第１ないし第３下部層間絶縁膜６５、６９、７３は下部層間絶縁膜７４を構成する。次いで、第２及び第３下部層間絶縁膜６９、７３をパターニングしてストレージノードパッド６７ｓを露出させるストレージノードコンタクトホール７５ａを形成する。ストレージノードコンタクトホール７５ａ内にコンタクトプラグ７５を形成する。
【００５２】
図１４を参照すれば、コンタクトプラグ７５及び下部層間絶縁膜７４上に下部電極膜７７ａ、７７ｂ、７７ｃ、７７ｄを形成する。コンタクトプラグ７５及び下部層間絶縁膜７４の全面に接着膜７７ａを形成する。接着膜７７ａは下部電極がコンタクトプラグ７５とのオーミックコンタクト（ohmic contact）を具現するために形成する。接着膜７７ａとしてはチタン（Ｔｉ）膜を用い、チタン膜はスパッタリングによって蒸着できる。必要によっては接着膜の形成工程を省略することもできる。
【００５３】
次いで、接着膜７７ａの上部に下部拡散防止膜７７ｂを形成する。下部拡散防止膜７７ｂはコンタクトプラグ７５に酸素が拡散することを防止する役割を果たす。また、接着膜７７ａの形成が省略された場合はコンタクトプラグ７５とオ─ミックコンタクトを形成する。拡散防止膜７７ｂは耐久金属を使用して直流マグネトロンスパッタリング（DC magnetron sputtering）を用いて形成する。耐久金属としてはイリジウム（Ｉｒ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）などが使用可能である。しかし、コンタクトプラグ７５への酸素拡散防止膜としての役割を考慮する際、イリジウムを使用するのが最も望ましい。ルテニウムまたはロジウムに比べてイリジウムが相対的に低い酸素透過度特性を示すため、拡散障壁特性に優れる。
【００５４】
引き続き、拡散防止膜７７ｂ上に下部金属酸化膜７７ｃを形成する。下部金属酸化膜７７ｃは伝導性を有する金属酸化膜で形成する。伝導性を有する金属酸化膜としてはイリジウム酸化膜（ＩｒＯ２），レニウム酸化膜（ＲｅＯ２）、ルテニウム酸化膜（ＲｕＯ２）またはロジウム酸化膜（ＲｈＯ２）などのような貴金属酸化膜が使用可能である。下部金属酸化膜７７ｃは直流マグネトロンスパッタリング方法で蒸着できる。蒸着後は下部金属酸化膜７７ｃの安定化のために酸素雰囲気における熱処理を行うことが望ましい。例えば、ＲＴＡ（Rapid Thermal Anneal）工程を約５５０℃程の温度で進める。下部金属酸化膜７７ｃは下部電極上に形成される強誘電体膜との界面で酸素の空孔が発生する際、このような酸素空孔を補償する役割を果たす。すなわち、イリジウム酸化膜などのような下部金属酸化膜７７ｃを形成して酸素空孔を補償することによって強誘電体メモリ素子の読出／書込耐久特性を効果的に改善できる。酸素空孔補償側面から見れば、相対的に不安定な状態を有するイリジウム酸化膜が下部金属酸化膜７７ｃとして望ましい。
【００５５】
次いで、下部金属酸化膜７７ｃ上に下部金属膜７７ｄを形成する。下部金属膜７７ｄは次の工程で形成される強誘電体膜の結晶成長の安定性を確保するために形成する。下部金属膜７７ｄは強誘電体膜の下地膜依存性を用いて界面整合を誘導するよう働く。下部金属膜７７ｄとその上に形成される強誘電体膜との間の界面に界面整合不一致が深刻に発生すれば、界面に界面準位が多量発生する場合がある。このような界面準位は界面の不安定性に起因し、下地膜をなす物質と強誘電体物質との仕事関数差及び界面の不安定な原子間欠陥に起因するトラップ準位形態よりなる。このような界面準位は空間電荷を発生させる要因として働き、発生した空間電荷は双極子による不揮発性残留分極を相殺し記憶保有特性を低下させる要因として働く。このような界面における空間電荷の発生を防止するために下部金属膜７７ｄとしては強誘電体膜と界面整合を円滑になしうる物質を使用する。例えば、強誘電体膜としてＰＺＴ膜を形成する場合は下部金属膜７７ｄとして白金（Ｐｔ）膜を形成することが界面整合に望ましい。白金は強誘電体物質、特にＰＺＴと類似した格子変数を有し、結晶格子構造がｆｃｃ（face center cubic）であってＰＺＴと類似した構造を有するので白金膜上にＰＺＴ膜を形成すれば優れた界面整合を有する状態で形成できて界面準位の発生を抑えられる。また、白金は相対的に高い仕事関数値（約５．４〜５．７ｅＶ）を有していて強誘電体物質との仕事関数の差を最小化できて、界面準位の発生を最小化することができる。
【００５６】
図１５を参照すれば、下部電極膜７７上に強誘電体膜７９を形成する。ゾル−ゲル（sol-gel）、スパッタリングまたは化学気相蒸着（CVD：Chemical Vapor Deposition）などで強誘電体物質、例えばＳＢＴ系の強誘電体物質またはＰＺＴ系の強誘電体物質を蒸着して強誘電体膜７９を形成する。
【００５７】
ＳＢＴ系の強誘電体物質に比べてＰＺＴ系の強誘電体物質の残留分極値は約３０μＣ／ｃｍ２より大きく、成膜温度も６００〜７００℃程度なので下部のセルトランジスタ特性にさらに微々たる影響を与えるためＰＺＴ系の強誘電体物質が強誘電体膜７９として好ましい。強誘電体膜７９を形成した後、強誘電体膜６００の結晶化工程を行う。例えば、ＲＴＡ装備または炉（furnace）装備で約７００℃、酸素ガス雰囲気下で熱処理して強誘電体膜７９を結晶化させる。
【００５８】
図１６を参照すれば、強誘電体膜７９上に上部金属酸化膜８１ａ及び上部拡散防止膜８１ｂを順番に形成する。上部金属酸化膜８１ａは下部金属酸化膜７７ｃのように読出／書込／耐久特性改善のために形成する。すなわち、強誘電体膜７９との界面において酸素の空孔などが発生する際、このような酸素空孔を補償する役割を果たす。従って、下部金属酸化膜７７ｃと同様に酸化レニウム、酸化ルテニウムまたは酸化ロジウム、酸化イリジウムなどのような貴金属酸化物で形成でき、このうち酸化イリジウムが上部金属酸化膜８１ａとして好ましい。その後、上部金属酸化膜の安定化のために酸素雰囲気で熱処理してアニーリングする。
【００５９】
上部拡散防止膜８１ｂは下部拡散防止膜７７ｂと同様に、イリジウム、レニウム、ロジウムまたはルテニウムのような貴金属物質で形成でき、イリジウムで形成されることが望ましい。
【００６０】
図示されていないが、場合によっては上部金属酸化膜８１ａを形成する前に強誘電体膜７９との界面における界面整合を誘導するための上部金属膜をさらに形成することもできる。界面整合を誘導することによって界面準位の発生を抑制でき、空間電位発生による記憶保有特性劣化が防げる。
【００６１】
図１７を参照すれば、上部電極膜８１、強誘電体膜７９及び下部電極膜７７を連続的にパターニングして行方向及び列方向に沿って２次元的に配列された複数個の強誘電体キャパシタ８２を形成する。強誘電体キャパシタ８２の下部電極７７がコンタクトプラグ７５と接触して結果的に強誘電体キャパシタ８２がそれぞれソース領域６１ｓと電気的に接続される。次いで、強誘電体キャパシタ８２が形成された結果物の全面に酸素浸透経路膜８３を形成する。酸素浸透経路膜８３は酸素浸透が可能な物質で形成する。例えば、シリコン酸化膜（ＳｉＯ２）またはチタン酸化膜（ＴｉＯ２）を使用して酸素浸透経路膜を形成する。
【００６２】
図１８を参照すれば、次いで酸素浸透経路膜８３をエッチバックによって平坦化して上部電極８１を露出させる。その結果、キャパシタ８２間のギャップ領域に酸素浸透経路膜パターン８３ａが充填される。
【００６３】
図１９を参照すれば、酸素浸透経路膜パターン８３ａを含む半導体基板の全面に上部金属膜８１と同様に金属酸化膜８５ａ及び拡散防止膜８５ｂを順番に積層した後、これをパターニングしてワードライン５７と平行な複数本のローカルプレートライン８５を形成する。複数本のローカルプレートライン８５は行方向（図１のｙ軸）と平行である。ローカルプレートライン８５のそれぞれは隣接する二つの行に沿って配列された複数個の上部電極８１と直接に接触する。
【００６４】
図２０を参照すれば、ローカルプレートライン８５を有する半導体基板の全面に酸素浸透経路膜８７を形成する。酸素浸透経路膜８７は酸素浸透経路膜パターン８３ａと同一の物質で形成する。酸素浸透経路膜８７の厚さは後続回復アニーリング工程時に酸素が十分に浸透できる厚さとなるよう原子層蒸着法、プラズマ化学気相蒸着法、常圧または低圧化学気相蒸着法などを使用して形成する。
【００６５】
引き続き、酸素浸透経路膜８７上にカプセル化障壁膜８９を形成する。カプセル化障壁膜８９は金属酸化膜、例えばアルミニウム酸化膜（Ａｌ２Ｏ３）、チタン酸化膜（ＴｉＯ２）、ジルコニウム酸化膜（ＺｒＯ２）またはセリウム酸化膜（ＣｅＯ２；酸化セリウムの膜）などを使用して原子層蒸着法、プラズマ化学気相蒸着法、常圧または低圧化学気相蒸着法などで形成する。選択的に、カプセル化障壁膜８９はターゲットとするカプセル化障壁膜８９の厚さの一部の厚さまで前記金属酸化膜を形成した後これを熱処理し、引き続き残りの厚さの金属酸化膜を積層して二重膜形態で形成して障壁特性を強化することもできる。カプセル化障壁膜８９は基板の全面に形成され酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路を介して強誘電体キャパシタ８２を間接的に覆っている。従って、キャパシタ形成以後の後続集積工程（例：ＩＬＤ、ＩＭＤまたはパッシベーション膜形成工程）時、使用されるキャリアガス、例えば水素ガスが下部強誘電体キャパシタ８２に浸透することを遮断できる。前記強誘電体膜パターン７９内に水素原子が注入されれば、分極特性及び漏れ電流特性と同じく強誘電体キャパシタ８２の特性が低下する。結局、前記カプセル化障壁膜８７は強誘電体キャパシタ８２の特性を向上させる。従って、カプセル化障壁膜８９はキャリアガスの拡散を十分に遮断できる厚さで形成する。望ましくは５０Åないし２００Åの厚さで、さらに望ましくは１００Åの厚さで形成する。次いで、カプセル化障壁膜８９上に第１上部層間絶縁膜９１を形成する。
【００６６】
図２１を参照すれば、第１上部層間絶縁膜９１上に複数本の平行な主ワードライン９３を形成する。通常、１本の主ワードライン９３はデコーダを通して４本のワードライン５７を制御する。主ワードライン９３が形成されている基板の全面に第２上部層間絶縁膜９５を形成する。第２上部層間絶縁膜９５は流動性に優れた絶縁膜、例えばＢＰＳＧ及びＰＳＧのようなシリケートガラス膜を使用して形成する。
【００６７】
図２２を参照すれば、第１及び第２上部層間絶縁膜９５、９１を写真エッチングしてローカルプレートライン８５を露出させるスリット型共通ビアホール９７を形成する。写真エッチング工程時ローカルプレートライン８５はエッチング阻止膜（etch stopping layer）として働く。スリット型共通ビアホール９７は主ワードライン９３間に形成され主ワードライン９３と平行である。スリット型共通ビアホール９７は隣接する少なくとも二つの行上に配列されたキャパシタ８２の上面に形成されたローカルプレートライン８５を露出させうるよう形成されるため、その幅は広く、隣接した主ワードライン９３との間隔Ｄも広く維持することができて写真蝕刻工程のマージンが大きくなる。結局、主ワードライン９３の露出なしで、前記スリット型共通ビアホール９７の縦横比を著しく減少させうることは勿論、ローカルプレートライン８５の露出面積を極大化させうる。
【００６８】
図２３を参照すれば、強誘電体キャパシタ形成工程または後続集積工程時に強誘電体キャパシタ膜に発生した酸素空孔を回復させるための回復アニーリング工程を施す。回復アニーリング工程はＲＴＡ装備または炉（furnace）装備で約４５０℃ないし５５０℃、酸素ガス雰囲気下で１分間ないし６０分間熱処理して強誘電体膜７９内に発生した酸素空孔を回復させる。このような回復アニーリング工程時、スリット型共通ビアホール９７内に供給された酸素が酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａで形成された酸素浸透経路８８に沿ってキャパシタ８２の強誘電体膜７９に供給される。その結果、強誘電体膜７９に生成された酸素空孔が効果的に回復する。
【００６９】
図２４を参照すれば、スリット型共通ビアホール９７が形成された結果物の全面に共通プレートライン形成用金属膜を形成する。この際、スリット型共通ビアホール９７の縦横比が著しく低いため、金属膜は優れた段差塗布性（step coverage）を示す。この金属膜をパターニングしてスリット型共通ビアホール９７を覆う共通プレートライン９９を完成させる。
【００７０】
図２５ないし図２６は図３で説明した本発明の第１実施形態の変形例の製造方法を説明するための断面図である。この変形例は第１実施形態においてローカルプレートライン８５を形成する工程を省略した場合に該当する。図２５を参照すれば、強誘電体キャパシタ８２の形成工程までは第１実施形態と同様に形成する。次いで、強誘電体キャパシタ８２を備える半導体基板の全面に酸素浸透経路膜８７、カプセル化障壁膜８９、第１上部層間絶縁膜９１を順番に積層する。複数本の平行な主ワードライン９３を第１上部層間絶縁膜９１上に形成した後、第２上部層間絶縁膜９５を形成する。各膜の形成方法は第１実施形態と同様に進行させる。
【００７１】
図２６を参照すれば、第２、第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングして隣接する少なくとも二つの行上に配列されたキャパシタ８２の上部電極８１を同時に露出させるスリット型共通ビアホール９７を形成する。スリット型共通ビアホール９７形成時、エッチング終了点は上部電極８１の上面に設定する。次いで、回復アニーリング工程を第１実施形態と同一の工程条件下で施す。この際、スリット型共通ビアホール９７の側壁を構成する酸素浸透経路膜８７内の酸素浸透経路８８に沿って酸素が強誘電体膜パターン７９に供給され強誘電体膜パターン７９内の酸素空孔が容易に回復する。共通プレートライン９９の形成工程は第１実施形態と同様に施す。
【００７２】
図２７及び図２８は図４で説明した本発明の第１実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図２７を参照すれば、強誘電体キャパシタ８２の形成工程までは第１実施形態と同様に形成する。次いで、強誘電体キャパシタ８２を備える半導体基板の全面に酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子において図４に示されているような酸素浸透経路８８が形成されうる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００７３】
図２８を参照すれば、結果物全面について平坦化工程を施す。平坦化工程としてはエッチバックを使用する。その結果キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され、キャパシタ８２の上部電極８１の表面が露出される。以降の工程は第１実施形態と同様に施して、図４に示されている強誘電体メモリ素子を完成させる。
【００７４】
図２９ないし図３２は図１のＩ−Ｉ′に沿って本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第２実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトプラグは第１実施形態と同様の方法を使用して形成する。従って、これらに対する説明は省く。
【００７５】
図２９を参照すれば、下部層間絶縁膜７４及びコンタクトプラグ７５上に接着膜７７ｓ、拡散防止膜７７ｂ、下部金属酸化膜７７ｃ、下部金属膜７７ｄ及び強誘電体膜７９を順番に第１実施形態で説明した方法によって積層した後、これらを連続的にパターニングしてコンタクトプラグ７５を覆う複数個の下部電極７７及び下部電極７７上に積層された複数個の強誘電体膜パターン７９を形成する。強誘電体膜パターン７９を有する半導体基板の全面に第１実施形態で説明したのと同一の物質を使用して同様の方式で酸素浸透経路膜８３を形成する。
【００７６】
図３０を参照すれば、酸素浸透経路膜８３を平坦化させ強誘電体膜パターン７９を露出させる。従って、強誘電体膜パターン７９及び下部電極７７間のギャップ領域内に第１酸素浸透経路膜パターン８３ａが形成される。第１酸素浸透経路膜パターン８３ａが形成された結果物の全面に上部金属酸化膜及び上部拡散防止膜を順番に積層して上部電極膜を形成する。上部電極膜をパターニングしてワードライン５７と平行な複数個の上部金属酸化膜パターン８１ａ′及び上部拡散防止膜パターン８１ｂ′で構成された共通上部電極８１′を形成する。共通上部電極８１′のそれぞれは隣接する少なくとも二つの行上に配列された前記強誘電体膜パターン７９を覆う。共通上部電極８１′を含む半導体基板の全面に再び酸素浸透経路膜を積層した後、パターニングして共通上部電極８１′を露出させるスリット型コンタクトホールを具備する第２酸素浸透経路膜パターン８３ｂを形成する。
【００７７】
図３１を参照すれば、半導体基板の全面に金属酸化膜８５ａ及び拡散防止膜８５ｂを順番に積層した後パターニングしてスリット型コンタクトホールを覆うローカルプレートライン８５を形成する。ローカルプレートライン８５を含む半導体基板の全面に酸素浸透経路膜８７、カプセル化障壁膜８９を形成する。引き続きカプセル化障壁膜８９が形成された半導体基板について後続集積工程を施す。すなわち、第１及び第２上部層間絶縁膜９１、９５を順番に形成する。さらに、前記第１及び第２上部層間絶縁膜９１、９５の間に複数本の平行な主ワードライン９３を形成することができる。これは本発明の第１実施形態と同様の方法を使用して形成する。このような後続集積工程時カプセル化障壁膜８９が後続集積工程時に使用されるキャリアガス、例えば水素ガスに対する障壁膜として働いて下部のキャパシタ８２の特性が劣化することを防止する。
【００７８】
図３２を参照すれば、第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を形成する。次いで、回復アニーリング工程を第１実施形態と同様の方法で実施する。回復アニーリング工程時、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が酸素を強誘電体膜パターン７９に提供する。その結果、強誘電体膜パターン７９の酸素空孔が効果的に回復する。回復アニーリング工程後共通プレートライン９９を形成する工程は第１実施形態と同様にして図５に示されている第２実施形態の強誘電体メモリ素子を完成させる。
【００７９】
図３３は図６に示されている第２実施形態の変形例の製図方法を説明するための断面図である。この変形例は第２実施形態でローカルプレートライン８５を形成する工程を省略した場合に該当する。共通上部電極８１′の形成工程までは第２実施形態と同様に進行させる。その後、共通上部電極８１′上にローカルプレートラインを形成せず酸素浸透経路膜８７及びカプセル化障壁膜８９を形成する。引き続き複数本の平行な主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層する。第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングする。パターニング時、エッチング終了点は共通上部電極８１′の上面になる。その後、回復アニーリング工程を施して強誘電体膜パターン７９に発生した欠陥を回復させる。この際、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８に沿って強誘電体膜パターン７９に酸素が供給される。その後、共通プレート電極９９を前述した実施形態と同様に形成して図６に示されているような強誘電体メモリ素子を完成させる。
【００８０】
図３４ないし図３５は図７で説明された本発明の第２実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図３４を参照すれば、下部電極７７及び強誘電体膜パターン７９の形成工程までは第２実施形態と同様に進める。次いで、強誘電体膜パターン７９及び下部電極７７を備える半導体基板の全面に第１酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子において図７に示されているような酸素浸透経路８８が形成できる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００８１】
図３５を参照すれば、結果物全面について平坦化工程を施す。平坦化工程としてはエッチバックを使用する。その結果、強誘電体膜パターン７９と下部電極７７とのギャップ領域は第１酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され強誘電体膜パターン７９の上部表面が露出される。その後、共通上部電極８１′、第２酸素浸透経路膜パターン８３ｂ、ローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層しローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成する工程は第２実施形態と同様に進行させる。その後、回復アニーリング工程を進めて強誘電体膜パターン７９内に発生した損傷を回復させる。回復アニーリング工程時、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８に沿って酸素が強誘電体膜パターン７９に供給される。その後共通プレートライン９９の形成工程を第２実施形態と同様に進行させて図７に示されている強誘電体メモリ素子を完成させる。
【００８２】
図３６ないし図３８は図１のＩ−Ｉ′に沿って本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第３実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトプラグは第１実施形態と同様の方法を使用して形成する。
【００８３】
図３６を参照すれば、下部層間絶縁膜７４及びコンタクトプラグ７５上に接着膜７７ａ、拡散防止膜７７ｂ、下部金属酸化膜７７ｃ及び下部金属膜７７ｄを順番に積層した後、パターニングしてコンタクトプラグ７５を覆う複数個の下部電極７７を形成する。下部電極７７を含む半導体基板の全面に絶縁膜８３′を形成する。
【００８４】
図３７を参照すれば、絶縁膜８３′を平坦化して下部電極７７の上部面を露出させる。これにより、前記下部電極７７間のギャップ領域に絶縁膜パターン８３ａ′が形成される。絶縁膜パターン８３ａ′が形成された結果物の全面に強誘電体膜及び上部金属酸化膜及び上部拡散防止膜を順番に形成した後、連続的にパターニングしてワードライン５７と平行な複数個の共通強誘電体膜パターン７９′及び共通強誘電体膜パターン７９′上に積層された複数個の共通上部電極８１′を形成する。共通強誘電体膜パターン７９′のそれぞれは隣接する少なくとも２つの行上に配列された下部電極７７を覆う。結果物の全面に酸素浸透経路膜を形成した後平坦化させ共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域を充填する酸素浸透経路膜パターン８３ｂを形成する。
【００８５】
図３８を参照すれば、酸素浸透経路膜パターン８３ｂを有する半導体基板の全面に金属酸化膜８５ａ、拡散防止膜８５ｂを順番に積層した後、パターニングして共通上部電極８１′を覆うローカルプレートライン８５を形成する。ローカルプレートライン８５が形成された結果物の全面に酸素浸透経路膜８７、カプセル化障壁膜８９を形成する。引き続きカプセル化障壁膜８９が形成された半導体基板について後続集積工程を施す。カプセル化障壁膜８９は後続集積工程時使用されるキャリアガスによるキャパシタの特性劣化を効果的に防止する。第１実施形態と同様に、第１上部層間絶縁膜９１、複数本の主ワードライン９３及び第２上部層間絶膜膜９５を形成した後、ローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成した後、回復アニーリング工程を施す。回復アニーリング工程時、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８に沿って酸素がキャパシタ８２の強誘電体膜パターン７９に供給され強誘電体膜パターン７９に発生した欠陥を回復させる。強誘電体膜パターン７９の界面への酸素供給を考慮する際、下部電極７７間のギャップ領域を充填する絶縁膜パターン８３ａ′も酸素浸透経路膜パターンであることが望ましい。その後、共通プレート電極の形成工程は第１実施形態と同様に進めて図８に示されている本発明の第３実施形態による強誘電体メモリ素子を完成させる。
【００８６】
図３９は図９に示されている第３実施形態の変形例の製造方法を説明するための断面図である。この変形例は第３実施形態でローカルプレートライン８５を形成する工程を省略した場合に該当する。共通強誘電体膜パターン７９′及び共通上部電極８１′の形成工程までは第３実施形態と同様に進める。その後、共通強誘電体膜パターン７９′及び共通上部電極８１′上にローカルプレートラインを形成せず酸素浸透経路膜８７及びカプセル化障壁膜８９を形成する。引き続き複数個の平行な主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層する。第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングする。パターニング時エッチング終了点は共通上部電極８１′の上面になる。その後、回復アニーリング工程を施して共通強誘電体膜パターン７９′に発生した欠陥を回復させる。この際、酸素浸透経路膜８７だけでなされる酸素浸透経路８８に沿って共通強誘電体膜パターン７９′に酸素が供給される。その後、共通プレート電極９９を前述した実施形態と同様に形成して図９に示したような強誘電体メモリ素子を仕上げる。
【００８７】
図４０ないし図４１は図１０で説明された本発明の第３実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図４０を参照すれば、下部電極７７を形成し、下部電極７７間のギャップ領域を絶縁膜パターン８３ａ′で充填し、共通強誘電体膜パターン７９′及び共通上部電極８１′を形成する工程までは第３実施形態の製造方法と同様に進める。次いで、共通強誘電体膜パターン７９′及び共通上部電極８１′を具備する半導体基板の全面に酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子で図１０に示したような酸素浸透経路８８が形成されうる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００８８】
図４１を参照すれば、結果物全面について平坦化工程を施す。平坦化工程にはエッチバックを使用する。その結果共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され共通上部電極８１′の上部表面が露出される。それからローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層しローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成する工程は第３実施形態の製造方法と同様に進める。その後、回復アニーリング工程を進行させて共通強誘電体膜パターン７９′内に発生した損傷を回復させる。回復アニーリング工程時、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８に沿って酸素が共通強誘電体膜パターン７９′に供給される。その後共通プレートライン９９の形成工程は第３実施形態の製造方法と同様に進めて図１０に示されている強誘電体メモリ素子を完成させる。
【００８９】
前述したような本発明の実施形態による強誘電体メモリ素子の向上した特性は次の図４２Ａ及び図４２Ｂのヒステリシス（hysterisis）曲線と図４３の残留分極値グラフで示した結果によって確認できる。
【００９０】
上部電極（Ｉｒ／ＩｒＯ２）／強誘電体膜パターン（ＰＺＴ）／下部電極（Ｐｔ／ＩｒＯ２／Ｉｒ）で構成され厚さが約４００ｎｍでありサイズ０．４４μｍ２であるキャパシタを備え、ローカルプレートラインはＩｒ／ＩｒＯ２積層膜で構成され、酸素浸透経路膜はＴｉＯ２膜より、カプセル化障壁膜は１００Åの厚さのＡｌ２Ｏ３膜よりなる、図２に示されている本発明の第１実施形態及び図４に示されている本発明の第１実施形態の変形例による強誘電体メモリ素子を使用してヒステリシス曲線及び残留分極値を測定した。
【００９１】
図４２Ａは図２に示されている本発明の第１実施形態による強誘電体メモリ素子のヒステリシス曲線であり、図４２Ｂは図４に示されている本発明の第１実施形態の他の変形例による強誘電体メモリ素子のヒステリシス曲線である。各横軸は外部電圧を示し縦軸は分極値を示す。−■−で表示されたヒステリシス曲線はローカルプレートライン形成直後に測定したものであり、−Ｏ−で表示されたヒステリシス曲線はスリット型共通ビアホール形成直後に測定したものであり、−▲−で示されたヒステリシス曲線は回復アニーリング工程後に測定したものである。図４２Ａ及び図４２Ｂから分かるように、ローカルプレートライン形成後のヒステリシス曲線は後続集積工程及びスリット型共通ビアホール形成工程を経た後には劣化するが回復アニーリング工程を経れば殆んど正常状態に回復することが分かる。
【００９２】
図４３は残留分極値を示すグラフである。−Ｏ−で表示されたグラフは本発明の第１実施例による強誘電体メモリ素子の製造工程中に測定した残留分極値であり、−▲−で表示されたグラフは本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造工程中に測定した残留分極値である。スリット型共通ビアホール形成後の残留分極値がローカルプレートライン形成後の残留分極値より小さくなるが、回復アニーリング工程後にはプレートライン形成後の残留分極値に再び回復することが分かる。
【００９３】
本発明は前述した実施形態に限らず、当業者のレベルで変形及び改良が可能である。例えば、前記プレートラインのそれぞれは隣接する三つ以上の行上に配列された強誘電体キャパシタを覆う場合がある。
【００９４】
【発明の効果】
以上述べた通り、本発明によれば強誘電体キャパシタは酸素浸透経路を介してカプセル化障壁膜によって囲繞される。従って強誘電体キャパシタの形成後、強誘電体メモリ素子を仕上げるための後続集積工程時に使用される還元ガスによって強誘電体キャパシタが損傷しない。また回復アニーリングによって強誘電体膜パターン内に発生した酸素空孔を効率よく回復できる酸素浸透経路を含んでいる。結局、特性が向上した強誘電体キャパシタを具備するので動作特性が向上した強誘電体メモリ素子を具現することができる。
【００９５】
一方、一本のプレートラインがセルアレイ領域内に隣接した少なくとも二つの行上に配列された強誘電体キャパシタの上部電極と直接に接触する。このようなプレートラインを備えることによって強誘電体キャパシタとの電気的な接続は少なくとも二つの行上に配列された強誘電体キャパシタの上面を露出させうるスリット型共通ビアホールを通してなされるため強誘電体メモリ素子の集積度を著しく増加させることができ、かつ強誘電体メモリ素子の信頼性を向上させることが可能である。
【図面の簡単な説明】
【図１】 本発明に係る強誘電体メモリ素子のセルアレイ領域を示す平面図である。
【図２】 本発明の第１実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図３】 本発明の第１実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図４】 本発明の第１実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図５】 本発明の第２実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図６】 本発明の第２実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図７】 本発明の第２実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図８】 本発明の第３実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図９】 本発明の第３実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図１０】 本発明の第３実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図１１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４２Ａ】 本発明の第１実施形態による強誘電体メモリ素子のヒステリシス曲線である。
【図４２Ｂ】 本発明の第１実施形態の他の変形例による強誘電体メモリ素子のヒステリシス曲線である。
【図４３】 本発明の第１実施形態及び第１実施形態の他の変形例による強誘電体メモリ素子の製造工程中に測定した残留分極値を示すグラフである。
【符号の説明】
５１ 基板
６１ｄ ドレイン領域
６１ｓ ソース領域
６５，６９ 下部層間絶縁膜
６５ 第１下部層間絶縁膜
６９ 第２下部層間絶縁膜
７１ ビットライン
７３ 第３下部層間絶縁膜
７４ 下部層間絶縁膜
７５ コンタクトプラグ
７７ 下部電極
７９ 強誘電体膜パターン
７９′ 共通強誘電体膜パターン
８１ 上部電極
８１′ 共通上部電極
８２ 強誘電体キャパシタ
８３ａ，８３ｂ 酸素浸透経路膜パターン
８３ａ 第１酸素浸透経路膜パターン
８３ａ′，１８３ａ 絶縁膜パターン
８３ｂ 第２酸素浸透経路膜パターン
８４ａ カプセル化障壁膜パターン
８５ プレートライン（ローカルプレートライン）
８７ 酸素浸透経路膜
８８ 酸素浸透経路
８９ カプセル化障壁膜
９１ 上部層間絶縁膜（第１上部層間絶縁膜）
９３ 主ワードライン
９５ 上部層間絶縁膜（第２上部層間絶縁膜）
９７ スリット型共通ビアホール
９９ 共通プレートライン
【発明の属する技術分野】
本発明は集積回路素子に係り、特に特性が改善された強誘電体キャパシタ（ferroelectric capacitor）を含む強誘電体メモリ素子のような強誘電体集積回路素子に関する。
【０００２】
【従来の技術】
最近、強誘電体膜を用いた強誘電体メモリ素子が次世代メモリとして注目されている。強誘電体メモリ素子は強誘電体キャパシタまたは強誘電体ＦＥＴを具備する素子に区分され、強誘電体膜の分極反転（polarization inversion）特性及びその残留分極（remnant polarization）を用いたもので、高速で読出及び書込動作の可能な長所を有しているとして知られている。
【０００３】
強誘電体膜の分極反転は双極子の回転によるものなので、強誘電体メモリ素子は他の不揮発性メモリ素子、例えばＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）素子またはフラッシュメモリ素子と比較して動作速度が１０４ないし１０６倍早いということが知られている。また、微細化及び最適設計概念を導入することによって書込速度を数百ないし数十ナノ秒（nsec）の範囲にすることができて、ＤＲＡＭ（Dynamic Random Access Memory）に匹敵する高速動作が可能であるということが知られている。そして、強誘電体メモリ素子では分極反転に必要な電圧が２Ｖないし５Ｖであって、書込動作に１８Ｖないし２２Ｖほどの高電圧が求められるＥＥＰＲＯＭまたはフラッシュメモリ素子に比べて低電圧単一電源で動作可能であるということが知られている。
【０００４】
強誘電体キャパシタを含む強誘電体メモリ素子は強誘電体キャパシタの特性に大きく影響を受けることが知られている。ところで、強誘電体キャパシタの特性は強誘電体キャパシタ形成工程以降に行われる後続集積工程（backend integration process）によって激しく劣化することが知られている。キャパシタ形成後の後続集積工程はＩＬＤ（Inter Layer Dielectric）工程、ＩＭＤ（Inter Metal Dielctric）工程及びパッシベーション工程などを含む。このような工程はキャリアガスとして水素または水素を含有したシラン（ＳｉＨ４）ガスなどを使用する化学気相蒸着法（Chemical Vapour Deposition：CVD）またはプラズマ化学気相蒸着法（Plasma Enhanced CVD）などによって行われる。この際使用されるキャリアガスは還元ガスとして作用して強誘電体物質に不均一な電荷分布を引き起こす。そして、キャリアガスが上部／下部電極間の界面に捕獲されれば、これらの間のエネルギー障壁が低くなって強誘電体キャパシタの漏れ電流特性が低下する。またキャリアガスは強誘電体物質内の酸素と反応して強誘電体膜内に酸素空孔（oxygen vacancy，酸素欠損）を誘発する。したがって、後続集積工程前には満足すべき特性を示していた素子が後続集積工程を経た後は誤動作を引き起こす。
【０００５】
【発明が解決しようとする課題】
本発明は前述した問題点を解決するために案出されたもので、その目的は後続集積工程時キャリアガスによる強誘電体キャパシタの特性劣化を防止し酸素空孔を効果的に回復させることで特性が向上した強誘電体集積回路素子を提供するところにある。
【０００６】
【課題を解決するための手段】
前述した技術的な課題を達成するための本発明の一実施形態による強誘電体集積回路素子は、集積回路基板、前記集積回路基板上の強誘電体キャパシタ、前記強誘電体キャパシタに酸素が流入することを遮断する障壁を提供する少なくとも一つの膜を含み、前記強誘電体キャパシタ上の少なくとも一部に形成された追加構造及び前記強誘電体キャパシタと前記追加構造との間に配置され前記強誘電体キャパシタと接触する酸素浸透経路を含む。
【０００７】
望ましくは、前記酸素が流入すること遮断する障壁を提供する少なくとも一つの膜はカプセル化障壁膜を含む。前記強誘電体キャパシタは複数個であり、前記集積回路基板上に行方向及び列方向に沿って２次元的に配列され、前記強誘電体集積回路素子は隣接した少なくとも二つの行上に配列された前記強誘電体キャパシタと電気的に接続される複数個のプレートラインを含む。前記カプセル化障壁膜は前記強誘電体キャパシタが形成された後の後続集積工程時、前記強誘電体キャパシタにキャリアガスが浸透することを制限するよう構造化される。前記酸素浸透経路は前記強誘電体キャパシタが形成された後の回復アニーリング工程時、前記強誘電体キャパシタの強誘電体膜に酸素が流入しうるよう構造化される。
【０００８】
前記複数個の強誘電体キャパシタはそれぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含む。前記下部電極は前記強誘電体膜の下部に位置して前記下部電極と強誘電体膜との界面における酸素空孔を補償するための金属酸化膜を含む。前記下部電極は前記金属酸化膜と前記強誘電体膜との間に前記強誘電体膜との界面で格子整合を誘導するための金属膜を含む。前記金属酸化膜は貴金属酸化膜であり、前記強誘電体膜はＰＺＴ膜または白金を含む金属膜であることが望ましい。前記上部電極は前記強誘電体膜上に置かれて前記上部電極と前記強誘電体膜との界面内の酸素空孔を補償するための金属酸化膜を含むのが望ましい。
【０００９】
前記酸素浸透経路は前記強誘電体キャパシタを包む酸素浸透経路膜であり、チタン酸化物またはシリコン酸化物よりなる。前記カプセル化障壁膜はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜である。前記カプセル化障壁膜は熱処理された金属酸化膜とその上に形成された熱処理されていない金属酸化膜との二重膜である。
【００１０】
前記強誘電体キャパシタはそれぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記プレートラインは前記隣り合う少なくとも二つの行上に配列された前記上部電極と直接に接触する。前記酸素浸透経路は前記強誘電体キャパシタを包む酸素浸透経路膜を含み、前記プレートラインは前記追加構造及び酸素浸透経路膜を貫通するスリット型共通ビアホールを介して隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと直接に接触することが望ましい。
【００１１】
望ましくは、前記素子は前記強誘電体キャパシタと前記集積回路基板との間に下部層間絶縁膜をさらに含むメモリ素子である。そして、前記下部層間絶縁膜内には前記集積回路基板上に行方向及び列方向に沿って２次元的に配列された複数個のセルトランジスタ、前記セルトランジスタのドレイン領域と電気的に接続された複数本のビットライン及び前記セルトランジスタのソース領域と電気的に接続された複数個のコンタクトプラグをさらに備え、前記強誘電体キャパシタは前記コンタクトプラグを通して前記ソース領域と電気的に接続される。前記追加構造は順番に積層された第１及び第２上部層間絶縁膜を含み、前記第１及び第２上部層間絶縁膜の間に前記行方向と平行に配置された主ワードラインをさらに含むことが望ましい。
【００１２】
前述した技術的課題を達成するための本発明の他の実施形態による強誘電体メモリ素子は酸素浸透経路を介してカプセル化障壁膜によって間接的に包まれた強誘電体キャパシタを含む。強誘電体キャパシタは半導体基板上の下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列される。そして、前記列方向と平行な複数本のプレートラインが配置される。プレートラインそれぞれは行方向と平行に配置され隣接した少なくとも二つの行上に配列された強誘電体キャパシタと電気的に接続される。
【００１３】
プレートラインは酸素浸透経路を構成する酸素浸透経路膜によって覆われるローカルプレートライン及び／またはキャパシタの上部に形成された酸素浸透経路膜、カプセル化障壁膜及び上部層間絶縁膜を貫通するスリット型共通ビアホールを介してキャパシタと電気的に接続される共通プレートラインでありうる。
【００１４】
一方、強誘電体キャパシタのそれぞれは順番に積層された下部電極、強誘電体膜パターン及び上部電極で構成される。隣り合う少なくとも二つの行上に配列された強誘電体キャパシタの上部電極と直接に接触するローカルプレートラインを具備する場合は強誘電体キャパシタ間のギャップ領域は酸素浸透経路膜パターン、または酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填され、ローカルプレートラインを覆う酸素浸透経路膜は酸素浸透経路膜パターンと連結される。ローカルプレートラインなしで共通プレートラインだけを具備する場合は強誘電体キャパシタの全面を酸素浸透経路膜だけを覆うこともできる。
【００１５】
また、強誘電体キャパシタが順番に積層された下部電極、強誘電体膜パターン及び共通上部電極で構成されうる。この際共通上部電極は隣接する少なくとも二つの行上に配列された強誘電体膜パターンを覆う。前記共通上部電極と直接に接触するローカルプレートラインを備える場合は下部電極及び強誘電体膜パターン間のギャップ領域は第１酸素浸透経路膜パターン、または第１酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填される。そして共通上部電極を露出させる第２酸素浸透経路膜パターンを具備しローカルプレートラインを覆う酸素浸透経路膜は前記第２酸素浸透経路膜パターンと連結される。共通プレートラインだけを具備する場合は共通上部電極の全面を酸素浸透経路膜が覆い、この酸素浸透経路膜は前記第１酸素浸透経路膜パターンと連結される。
【００１６】
そして、前記強誘電体キャパシタのそれぞれは順番に積層された下部電極、共通強誘電体膜パターン及びその上に重畳された共通上部電極で構成することができ、共通強誘電体膜パターンは隣り合う少なくとも二つの行上に配列された前記下部電極を覆う。共通上部電極と直接に接触するローカルプレートラインを具備する場合は共通強誘電体膜パターン及び共通上部電極間のギャップ領域は第１酸素浸透経路膜パターン、または第１酸素浸透経路膜パターン、カプセル化障壁膜パターン及び絶縁膜パターンの積層パターンで充填される。そして共通上部電極を露出させる第２酸素浸透経路膜パターンを備える。ローカルプレートラインは第２酸素浸透経路膜パターンを通して上部電極と接触し、ローカルプレートラインを覆う酸素浸透経路膜は前記第２酸素浸透経路膜パターンと連結される。共通プレートラインだけを具備する場合は共通強誘電体膜パターン及び共通上部電極を酸素浸透経路膜が覆う。
【００１７】
【発明の実施の形態】
以下、添付した図面に基づき本発明の望ましい実施形態を詳述する。しかし、本発明は後述する実施形態に限らず他の形態に具体化することもできる。かえって、後述する実施形態は開示された内容が徹底で完璧になれるよう、それから当業者にとって本発明の思想が十分伝達できるようにするため提供されるものである。図面において、層及び領域の厚さは明確性を期するために誇張されている。また、層が他の層または基板“上”にあると言及される場合、それは他の層または基板上に直接に形成されうるかあるいはそれらの間に第３の層が介在されうる。明細書全般に亘って同一の参照番号は同一の構成要素を示す。
【００１８】
図１は本発明に係る強誘電体メモリ素子のセルアレイ領域の一部分を示す平面図であり、図２ないし図１０はそれぞれ本発明の第１ないし第３実施形態及びこれらの変形例による強誘電体メモリ素子を説明するための斜視図である。
【００１９】
図２は本発明の第１実施形態による強誘電体メモリ素子の斜視図である。図１及び図２を参照すれば、半導体基板５１の所定領域に形成された素子分離膜５３によって複数個の活性領域５３ａが２次元的に画定される。活性領域５３ａ及び素子分離膜５３を横切って複数個の絶縁されたゲート電極５７、すなわち複数個のワードライン５７が配置される。ワードライン５７は行方向（ｙ軸）と平行である。一つの活性領域５３ａは一対のゲート電極５７と交差する。一対のゲート電極５７間の活性領域５３ａに共通ドレイン領域６１ｄが形成され、共通ドレイン領域６１ｄの両側の活性領域５３ａにソース領域６１ｓが形成される。したがって、ゲート電極５７及び活性領域５３ａが交差する地点にセルトランジスタが形成される。結局、セルトランジスタは列方向（ｘ軸）及び行方向（ｙ軸）に沿って２次元的に配列される。
【００２０】
セルトランジスタを有する半導体基板の全面は下部層間絶縁膜７４によって覆われる。下部層間絶縁膜７４内にワードライン５７の上部を横切る複数本のビットライン７１が配置される。ビットライン７１のそれぞれはビットラインコンタクトホール７１ａを通して共通ドレイン領域６１ｄと電気的に接続される。ソース領域６１ｓは下部層間絶縁膜７４を貫通するストレージノードコンタクトホール７５ａによって露出される。ストレージノードコンタクトホール７５ａはそれぞれコンタクトプラグ７５によって充填される。
【００２１】
コンタクトプラグ７５を有する半導体基板の全面に列方向（ｘ軸）及び行方向（ｙ軸）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２が配置される。強誘電体キャパシタ８２のそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び上部電極８１を含む。下部電極７７はそれぞれコンタクトプラグ７５上に位置する。結局、下部電極７７はコンタクトプラグ７５を通してソース領域６１ｓと電気的に接続される。下部電極７７は接着膜７７ａ、下部拡散防止膜７７ｂ、下部金属酸化膜７７ｃ及び下部金属膜７７ｄの多重膜で構成されることが望ましい。強誘電体膜７９はＳＢＴ系またはＰＺＴ系の強誘電体で形成される。例えば、ＳｒＴｉＯ３、ＢａＴｉＯ３、（Ｂａ，Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、ＳｒＢｉ２Ｔａ２Ｏ９、（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２またはこれらを組合せた膜が使用可能である。上部電極８１は上部金属酸化膜８１ａ及び上部拡散防止膜８１ｂの二重膜で構成されることが望ましい。強誘電体キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａで充填される。酸素浸透経路膜パターン８３ａは下部電極７７の側壁及び強誘電体膜パターン７９の側壁を包み、場合によっては上部電極８１の側壁の一部を囲繞することもできる。酸素浸透経路膜パターン８３ａは酸素浸透が可能な膜で形成される。例えば、シリコン酸化膜（ＳｉＯ２）またはチタン酸化膜（ＴｉＯ２）が酸素浸透経路膜パターン８３ａを構成する物質として使用される。
【００２２】
強誘電体キャパシタ８２及び酸素浸透経路膜パターン８３ａ上に複数個のローカルプレートライン（local plate lines）８５が配置される。ローカルプレートライン８５は行方向（ｙ軸）と平行に配置される。また、ローカルプレートライン８５のそれぞれは隣接する少なくとも二つの行上に配列された強誘電体キャパシタ８２を覆う。結局、ローカルプレートライン８５は隣接する少なくとも二つの行上に配列されたキャパシタ８２の上部電極８１と直接に接触する。また、ローカルプレートライン８５は後続のスリット型共通ビアホール９７を形成するためのエッチング工程時エッチング阻止膜として働く。ローカルプレートライン８５は上部電極８１と同様に金属酸化膜８５ａ及び拡散防止膜８５ｂの二重膜で構成されている。
【００２３】
ローカルプレートライン８５を有する半導体基板の全面は再び酸素浸透経路膜８７によって覆われる。したがって、酸素浸透経路膜８７から下部の酸素浸透経路膜パターン８３ａを経て強誘電体膜パターン７９に連結される酸素浸透経路８８が完成する。このような酸素浸透経路８８はスリット型共通ビアホール９７の形成直後、強誘電体膜７９の酸素空孔を回復するために行われる回復アニーリング（recovery annealing）工程時、酸素が強誘電体膜パターン７９によく供給されうるようにする。したがって、強誘電体膜パターン７９に発生した酸素空孔を効果的に回復できるようにする。
【００２４】
これに加えて、酸素浸透経路膜８７の上部にカプセル化障壁膜（encapsulated barrier layer）８９をさらに備える。カプセル化障壁膜８９はアルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜を単一膜で形成して具現することができる。または金属酸化膜を形成してから熱処理し、熱処理された金属酸化膜上に金属酸化膜を再び積層して形成した二重膜で構成して、障壁膜としての機能をさらに強化することもできる。カプセル化障壁膜８９は強誘電体膜パターン７９の内部にキャリアガス、例えば水素原子が浸透することを防止することができる。強誘電体膜パターン７９内に水素原子が注入されれば、強誘電体膜パターン７９の信頼性が低下する。強誘電体膜パターン７９内に水素原子が注入されれば、強誘電体膜パターン７９内の酸素原子と水素原子とが反応して酸素空孔が生成される。このような酸素空孔は強誘電体の分極特性を低下させる。その結果、強誘電体メモリ素子の誤動作を誘発させる。
【００２５】
また、水素原子が強誘電体膜パターン７９と上部／下部電極（top/bottom electrodes）７７、８１との間の界面に捕獲されれば、これらの間のエネルギー障壁が低くなる。したがって、強誘電体キャパシタの漏れ電流特性が低下する。結局、カプセル化障壁膜８９は強誘電体キャパシタ８２の特性及び信頼性を向上させる。
【００２６】
カプセル化障壁膜８９を備える半導体基板５１の全面は上部層間絶縁膜によって覆われる。上部層間絶縁膜は順番に積層された第１及び第２上部層間絶縁膜９１、９５を含む。第１及び第２上部層間絶縁膜９１、９５間には複数本の主ワードライン９３が介在されうる。主ワードライン９３のそれぞれは一般にデコーダを通して４本のワードライン５７を制御する。共通プレートライン９９は上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を通してローカルプレートライン８５と電気的に接続される。スリット型共通ビアホール９７は行方向（ｙ軸）と並行である。図１に示した通り、スリット型共通ビアホール９７の幅は行方向（ｙ軸）に隣接したキャパシタの上部電極を同時に露出させるよう形成されるため直径が大きい。従って、従来の一つの行方向へだけ隣接したキャパシタの上部電極を露出させるよう形成された従来のビアホールより直径が大きいので写真蝕刻工程時工程マージンが増加するという長所がある。
【００２７】
図３は図２に示されている本発明の第１実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図３に示されている強誘電体メモリ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図２に示されている第１実施形態の強誘電体メモリ素子と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグ及びキャパシタは第１実施形態と同一なのでその説明を省略する。
【００２８】
図１及び図３を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２の全面を酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜が覆っている。酸素浸透経路膜８７に沿って矢印で表示された酸素浸透経路８８が提供されスリット型共通ビアホール９７の形成直後に行われる回復アニーリング工程時、強誘電体膜パターン７９に酸素が良く供給される。また上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型の共通ビアホール９７を介して共通プレートライン９９が隣接した少なくとも二つの行上に配列された強誘電体キャパシタ８２の上部電極８１と共通に接触する。残り構成要素は第１実施形態と同様なのでこれに対する説明は省略する。
【００２９】
図４は本発明の第１実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図４に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点において図２に示されている第１実施形態の強誘電体メモリ素子と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグ及びキャパシタは第１実施形態と同一なのでその説明を省略する。
【００３０】
図１及び図４を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された複数個の強誘電体キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７から酸素浸透経路膜パターン８３ａへ矢印で表示された酸素浸透経路８８が形成されうるよう酸素浸透経路膜パターン８３ａ上に形成される。絶縁膜パターン１８３ａは酸素浸透経路膜パターン８３ａと同一物質で形成されることが好ましい。ローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００３１】
図５は本発明の第２実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第２実施形態はキャパシタ別に独立した上部電極を備えることではなく共通上部電極８１′を具備するという点において第１実施形態と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグは第１実施形態と同一なのでその説明を省略する。
【００３２】
図１及び図５を参照すれば、下部層間絶縁膜７４上にコンタクトプラグ７５を覆う複数個の強誘電体キャパシタが配置される。従って、強誘電体キャパシタは行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列される。強誘電体キャパシタのそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び共通上部電極８１′で構成される。共通上部電極８１′は延びて隣り合う少なくとも二つの行上に配列された強誘電体膜パターン７９を覆う。従って、共通上部電極８１′は図１のローカルプレートライン８５のように行方向（ｙ方向）と平行に配置される。強誘電体膜パターン７９間のギャップ領域及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａで充填される。
【００３３】
共通上部電極８１′を有する半導体基板の全面は共通上部電極８１′を露出させる第２酸素浸透経路膜パターン８３ｂによって覆われている。第２酸素浸透経路膜パターン８３ｂは共通上部電極８１′を露出させるスリット型コンタクトホールを有する。スリット型コンタクトホールは行方向（ｙ軸）と平行でありローカルプレートライン８５によって覆われる。結局、ローカルプレートライン８５はスリット型コンタクトホールを通して共通上部電極８１′と直接的に接触する。ローカルプレートライン８５を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層構造によって覆われる。従って、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が強誘電体膜パターン７９に連結される。第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００３４】
図６は本発明の第２実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図６に示されているＦＲＭＡ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図５に示されている第２実施形態の強誘電体メモリ素子と違いがある。従って、第２実施形態と同一の構成要素については説明を省く。
【００３５】
図１及び図６を参照すれば、行方向（ｙ方向）及び列方向（ｘ方向）に沿って２次元的に配列された強誘電体キャパシタのそれぞれは順番に積層された下部電極７７、強誘電体膜パターン７９及び共通上部電極８１′で構成される。強誘電体膜パターン７９間のギャップ領域及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａで充填される。
【００３６】
共通上部電極８１′を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が強誘電体膜パターン７９に連結される。共通プレートライン９９は第１及び第２上部層間絶縁膜９１、９５、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介して共通上部電極８１′と接触する。
【００３７】
図７は本発明の第２実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図７に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点において図５に示されている第２実施形態の強誘電体メモリ素子と違いがある。従って、第２実施形態と同様な構成要素については説明を省く。
【００３８】
強誘電体膜パターン７９間及び下部電極７７間のギャップ領域は第１酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び酸素浸透経路膜パターン８３ａに沿って酸素浸透経路８８が形成できるよう第１酸素浸透経路膜パターン８３ａ上に形成される。絶縁膜パターン１８３ａは第１酸素浸透経路膜パターン８３ａと同一物質で形成されることが好ましい。共通プレートライン９９は第１及び第２上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してローカルプレートライン８５と接続される。
【００３９】
図８は本発明の第３実施形態による強誘電体メモリ素子を説明するための斜視図である。本発明の第３実施形態はキャパシタ別に独立した強誘電体膜パターン及び上部電極を具備することではなく、共通強誘電体膜パターン７９′及び共通上部電極８１′を備える点において第１実施形態と違いがある。セルトランジスタ、下部層間絶縁膜、コンタクトプラグは第１実施形態と同一なのでその説明を省略する。
【００４０】
図１及び図８を参照すれば、下部層間絶縁膜７４上にコンタクトプラグ７５を覆う複数個の強誘電体キャパシタ８２が配される。従って、強誘電体キャパシタ８２は行方向（ｙ軸）及び列方向（ｘ軸）に沿って２次元的に配列される。強誘電体キャパシタ８２のそれぞれは順番に積層された下部電極７７、共通強誘電体膜パターン７９′及び共通上部電極８１′で構成される。共通強誘電体膜パターン７９′は延びて隣接する少なくとも二つの行上に配列された下部電極７７を覆う。また、共通上部電極８１′は共通強誘電体膜パターン７９′上に積層される。
【００４１】
下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。また、共通強誘電体膜パターン７９′間のギャップ領域及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂで充填される。
【００４２】
共通上部電極８１′上にローカルプレートライン８５が配される。従って、共通強誘電体膜パターン７９′、共通上部電極８１′及びローカルプレートライン８５は全て行方向（ｙ軸）と平行に配置される。ローカルプレートライン８５を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８が共通強誘電体膜パターン７９′に連結される。下部電極７７間のギャップ領域を充填する絶縁膜パターン８３ａ′も酸素浸透経路膜パターンであることにより後続回復アニーリング工程時さらに好ましい酸素浸透経路を提供することができる。第１及び第２上部層間絶縁膜９１、９５、主ワードライン９３及び共通プレートライン９９は第１実施形態と同一の構造を有する。
【００４３】
図９は本発明の第３実施形態による強誘電体メモリ素子の変形例を説明するための斜視図である。図９に示されている強誘電体メモリ素子はプレートラインが共通プレートライン９９だけで構成されるという点において図８に示されている第３実施形態の強誘電体メモリ素子と違いがある。従って、第３実施形態と同様の構成要素については説明を省く。
【００４４】
図１及び図９を参照すれば、下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。一方、共通強誘電体膜パターン７９′と共通上部電極８１′を有する半導体基板の全面は酸素浸透経路膜８７及びカプセル化障壁膜８９の積層膜によって覆われる。従って、酸素浸透経路膜８７だけよりなる酸素浸透経路８８が共通強誘電体膜パターン７９′に連結される。共通プレートライン９９は第１及び第２上部層間絶縁膜９１、９５、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してキャパシタ８２の共通上部電極８１′と電気的に接続される。
【００４５】
図１０は本発明の第３実施形態による強誘電体メモリ素子の他の変形例を説明するための斜視図である。図１０に示されている強誘電体メモリ素子はカプセル化障壁膜パターン８４ａをさらに具備するという点においても図８に示されている第３実施形態の強誘電体メモリ素子と違いがある。従って、第３実施形態と同様の構成要素については説明を省く。
【００４６】
下部電極７７間のギャップ領域は絶縁膜パターン８３ａ′で充填される。そして、共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填される。カプセル化障壁膜パターン８４ａはローカルプレートライン８５を覆う酸素浸透経路膜８７から酸素浸透経路膜パターン８３ｂに酸素浸透経路８８が形成されうるよう形成される。絶縁膜パターン１８３ａは酸素浸透経路膜パターン８３ｂと同一物質で形成されることが望ましい。共通プレートライン９９は第１及び第２上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を介してローカルプレートライン８５と接続される。
【００４７】
以下、本発明に係る強誘電体メモリ素子の製造方法を説明する。図１１ないし図２４は図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【００４８】
図１１を参照すれば、半導体基板５１の所定領域に素子分離膜５３を形成して複数個の活性領域（図１の５３ａ）を画定する。活性領域５３ａを有する半導体基板の全面にゲート絶縁膜、ゲート導電膜及びキャッピング絶縁膜を順番に形成する。キャッピング絶縁膜、ゲート導電膜及びゲート絶縁膜を連続的にパターニングして活性領域５３ａ及び素子分離膜５３の上部を横切る複数個の平行なゲートパターン６０を形成する。ゲートパターン６０のそれぞれは順番に積層されたゲート絶縁膜パターン５５、ゲート電極５７及びキャッピング絶縁膜パターン５９で構成される。ここで、活性領域５３ａのそれぞれは一対のゲート電極５７と交差する。ゲート電極５７はワードラインに該当する。
【００４９】
ゲートパターン６０及び素子分離膜５３をイオン注入マスクとして使用して活性領域５３ａに不純物イオンを注入する。その結果、各活性領域に三つの不純物領域が形成される。これら三つの不純物領域のうち中央の不純物領域は共通ドレイン領域６１ｄに該当し、残り不純物領域はソース領域６１ｓに該当する。これにより、各活性領域５３ａに一対のセルトランジスタが形成される。結局、セルトランジスタは半導体基板５１に行方向及び列方向に沿って２次元的に配列される。次いで、ゲートパターン６０の側壁に通常の方法を使用してスぺーサ６３を形成する。
【００５０】
図１２を参照すれば、スぺーサ６３を有する半導体基板の全面に第１下部層間絶縁膜６５を形成する。第１下部層間絶縁膜６５をパターニングしてソース／ドレイン領域６１ｓ、６１ｄを露出させるパッドコンタクトホールを形成する。パッドコンタクトホール内に通常の方法を使用してストレージノードパッド６７ｓ及びビットラインパッド６７ｄを形成する。ストレージノードパッド６７ｓはソース領域６１ｓと接続され、ビットラインパッド６７ｄは共通ドレイン領域６１ｄと接続される。パッド６７ｓ、６７ｄを有する半導体基板の全面に第２下部層間絶縁膜６９を形成する。第２下部層間絶縁膜６９をパターニングしてビットラインパッド６７ｄを露出させるビットラインコンタクトホール７１ａを形成する。ビットラインコンタクトホール７１ａを覆う複数個の平行なビットライン７１を形成する。ビットライン７１はワードライン５７の上部を横切る。
【００５１】
図１３を参照すれば、ビットライン７１を有する半導体基板の全面に第３下部層間絶縁膜７３を形成する。第１ないし第３下部層間絶縁膜６５、６９、７３は下部層間絶縁膜７４を構成する。次いで、第２及び第３下部層間絶縁膜６９、７３をパターニングしてストレージノードパッド６７ｓを露出させるストレージノードコンタクトホール７５ａを形成する。ストレージノードコンタクトホール７５ａ内にコンタクトプラグ７５を形成する。
【００５２】
図１４を参照すれば、コンタクトプラグ７５及び下部層間絶縁膜７４上に下部電極膜７７ａ、７７ｂ、７７ｃ、７７ｄを形成する。コンタクトプラグ７５及び下部層間絶縁膜７４の全面に接着膜７７ａを形成する。接着膜７７ａは下部電極がコンタクトプラグ７５とのオーミックコンタクト（ohmic contact）を具現するために形成する。接着膜７７ａとしてはチタン（Ｔｉ）膜を用い、チタン膜はスパッタリングによって蒸着できる。必要によっては接着膜の形成工程を省略することもできる。
【００５３】
次いで、接着膜７７ａの上部に下部拡散防止膜７７ｂを形成する。下部拡散防止膜７７ｂはコンタクトプラグ７５に酸素が拡散することを防止する役割を果たす。また、接着膜７７ａの形成が省略された場合はコンタクトプラグ７５とオ─ミックコンタクトを形成する。拡散防止膜７７ｂは耐久金属を使用して直流マグネトロンスパッタリング（DC magnetron sputtering）を用いて形成する。耐久金属としてはイリジウム（Ｉｒ）、レニウム（Ｒｅ）、ルテニウム（Ｒｕ）またはロジウム（Ｒｈ）などが使用可能である。しかし、コンタクトプラグ７５への酸素拡散防止膜としての役割を考慮する際、イリジウムを使用するのが最も望ましい。ルテニウムまたはロジウムに比べてイリジウムが相対的に低い酸素透過度特性を示すため、拡散障壁特性に優れる。
【００５４】
引き続き、拡散防止膜７７ｂ上に下部金属酸化膜７７ｃを形成する。下部金属酸化膜７７ｃは伝導性を有する金属酸化膜で形成する。伝導性を有する金属酸化膜としてはイリジウム酸化膜（ＩｒＯ２），レニウム酸化膜（ＲｅＯ２）、ルテニウム酸化膜（ＲｕＯ２）またはロジウム酸化膜（ＲｈＯ２）などのような貴金属酸化膜が使用可能である。下部金属酸化膜７７ｃは直流マグネトロンスパッタリング方法で蒸着できる。蒸着後は下部金属酸化膜７７ｃの安定化のために酸素雰囲気における熱処理を行うことが望ましい。例えば、ＲＴＡ（Rapid Thermal Anneal）工程を約５５０℃程の温度で進める。下部金属酸化膜７７ｃは下部電極上に形成される強誘電体膜との界面で酸素の空孔が発生する際、このような酸素空孔を補償する役割を果たす。すなわち、イリジウム酸化膜などのような下部金属酸化膜７７ｃを形成して酸素空孔を補償することによって強誘電体メモリ素子の読出／書込耐久特性を効果的に改善できる。酸素空孔補償側面から見れば、相対的に不安定な状態を有するイリジウム酸化膜が下部金属酸化膜７７ｃとして望ましい。
【００５５】
次いで、下部金属酸化膜７７ｃ上に下部金属膜７７ｄを形成する。下部金属膜７７ｄは次の工程で形成される強誘電体膜の結晶成長の安定性を確保するために形成する。下部金属膜７７ｄは強誘電体膜の下地膜依存性を用いて界面整合を誘導するよう働く。下部金属膜７７ｄとその上に形成される強誘電体膜との間の界面に界面整合不一致が深刻に発生すれば、界面に界面準位が多量発生する場合がある。このような界面準位は界面の不安定性に起因し、下地膜をなす物質と強誘電体物質との仕事関数差及び界面の不安定な原子間欠陥に起因するトラップ準位形態よりなる。このような界面準位は空間電荷を発生させる要因として働き、発生した空間電荷は双極子による不揮発性残留分極を相殺し記憶保有特性を低下させる要因として働く。このような界面における空間電荷の発生を防止するために下部金属膜７７ｄとしては強誘電体膜と界面整合を円滑になしうる物質を使用する。例えば、強誘電体膜としてＰＺＴ膜を形成する場合は下部金属膜７７ｄとして白金（Ｐｔ）膜を形成することが界面整合に望ましい。白金は強誘電体物質、特にＰＺＴと類似した格子変数を有し、結晶格子構造がｆｃｃ（face center cubic）であってＰＺＴと類似した構造を有するので白金膜上にＰＺＴ膜を形成すれば優れた界面整合を有する状態で形成できて界面準位の発生を抑えられる。また、白金は相対的に高い仕事関数値（約５．４〜５．７ｅＶ）を有していて強誘電体物質との仕事関数の差を最小化できて、界面準位の発生を最小化することができる。
【００５６】
図１５を参照すれば、下部電極膜７７上に強誘電体膜７９を形成する。ゾル−ゲル（sol-gel）、スパッタリングまたは化学気相蒸着（CVD：Chemical Vapor Deposition）などで強誘電体物質、例えばＳＢＴ系の強誘電体物質またはＰＺＴ系の強誘電体物質を蒸着して強誘電体膜７９を形成する。
【００５７】
ＳＢＴ系の強誘電体物質に比べてＰＺＴ系の強誘電体物質の残留分極値は約３０μＣ／ｃｍ２より大きく、成膜温度も６００〜７００℃程度なので下部のセルトランジスタ特性にさらに微々たる影響を与えるためＰＺＴ系の強誘電体物質が強誘電体膜７９として好ましい。強誘電体膜７９を形成した後、強誘電体膜６００の結晶化工程を行う。例えば、ＲＴＡ装備または炉（furnace）装備で約７００℃、酸素ガス雰囲気下で熱処理して強誘電体膜７９を結晶化させる。
【００５８】
図１６を参照すれば、強誘電体膜７９上に上部金属酸化膜８１ａ及び上部拡散防止膜８１ｂを順番に形成する。上部金属酸化膜８１ａは下部金属酸化膜７７ｃのように読出／書込／耐久特性改善のために形成する。すなわち、強誘電体膜７９との界面において酸素の空孔などが発生する際、このような酸素空孔を補償する役割を果たす。従って、下部金属酸化膜７７ｃと同様に酸化レニウム、酸化ルテニウムまたは酸化ロジウム、酸化イリジウムなどのような貴金属酸化物で形成でき、このうち酸化イリジウムが上部金属酸化膜８１ａとして好ましい。その後、上部金属酸化膜の安定化のために酸素雰囲気で熱処理してアニーリングする。
【００５９】
上部拡散防止膜８１ｂは下部拡散防止膜７７ｂと同様に、イリジウム、レニウム、ロジウムまたはルテニウムのような貴金属物質で形成でき、イリジウムで形成されることが望ましい。
【００６０】
図示されていないが、場合によっては上部金属酸化膜８１ａを形成する前に強誘電体膜７９との界面における界面整合を誘導するための上部金属膜をさらに形成することもできる。界面整合を誘導することによって界面準位の発生を抑制でき、空間電位発生による記憶保有特性劣化が防げる。
【００６１】
図１７を参照すれば、上部電極膜８１、強誘電体膜７９及び下部電極膜７７を連続的にパターニングして行方向及び列方向に沿って２次元的に配列された複数個の強誘電体キャパシタ８２を形成する。強誘電体キャパシタ８２の下部電極７７がコンタクトプラグ７５と接触して結果的に強誘電体キャパシタ８２がそれぞれソース領域６１ｓと電気的に接続される。次いで、強誘電体キャパシタ８２が形成された結果物の全面に酸素浸透経路膜８３を形成する。酸素浸透経路膜８３は酸素浸透が可能な物質で形成する。例えば、シリコン酸化膜（ＳｉＯ２）またはチタン酸化膜（ＴｉＯ２）を使用して酸素浸透経路膜を形成する。
【００６２】
図１８を参照すれば、次いで酸素浸透経路膜８３をエッチバックによって平坦化して上部電極８１を露出させる。その結果、キャパシタ８２間のギャップ領域に酸素浸透経路膜パターン８３ａが充填される。
【００６３】
図１９を参照すれば、酸素浸透経路膜パターン８３ａを含む半導体基板の全面に上部金属膜８１と同様に金属酸化膜８５ａ及び拡散防止膜８５ｂを順番に積層した後、これをパターニングしてワードライン５７と平行な複数本のローカルプレートライン８５を形成する。複数本のローカルプレートライン８５は行方向（図１のｙ軸）と平行である。ローカルプレートライン８５のそれぞれは隣接する二つの行に沿って配列された複数個の上部電極８１と直接に接触する。
【００６４】
図２０を参照すれば、ローカルプレートライン８５を有する半導体基板の全面に酸素浸透経路膜８７を形成する。酸素浸透経路膜８７は酸素浸透経路膜パターン８３ａと同一の物質で形成する。酸素浸透経路膜８７の厚さは後続回復アニーリング工程時に酸素が十分に浸透できる厚さとなるよう原子層蒸着法、プラズマ化学気相蒸着法、常圧または低圧化学気相蒸着法などを使用して形成する。
【００６５】
引き続き、酸素浸透経路膜８７上にカプセル化障壁膜８９を形成する。カプセル化障壁膜８９は金属酸化膜、例えばアルミニウム酸化膜（Ａｌ２Ｏ３）、チタン酸化膜（ＴｉＯ２）、ジルコニウム酸化膜（ＺｒＯ２）またはセリウム酸化膜（ＣｅＯ２；酸化セリウムの膜）などを使用して原子層蒸着法、プラズマ化学気相蒸着法、常圧または低圧化学気相蒸着法などで形成する。選択的に、カプセル化障壁膜８９はターゲットとするカプセル化障壁膜８９の厚さの一部の厚さまで前記金属酸化膜を形成した後これを熱処理し、引き続き残りの厚さの金属酸化膜を積層して二重膜形態で形成して障壁特性を強化することもできる。カプセル化障壁膜８９は基板の全面に形成され酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路を介して強誘電体キャパシタ８２を間接的に覆っている。従って、キャパシタ形成以後の後続集積工程（例：ＩＬＤ、ＩＭＤまたはパッシベーション膜形成工程）時、使用されるキャリアガス、例えば水素ガスが下部強誘電体キャパシタ８２に浸透することを遮断できる。前記強誘電体膜パターン７９内に水素原子が注入されれば、分極特性及び漏れ電流特性と同じく強誘電体キャパシタ８２の特性が低下する。結局、前記カプセル化障壁膜８７は強誘電体キャパシタ８２の特性を向上させる。従って、カプセル化障壁膜８９はキャリアガスの拡散を十分に遮断できる厚さで形成する。望ましくは５０Åないし２００Åの厚さで、さらに望ましくは１００Åの厚さで形成する。次いで、カプセル化障壁膜８９上に第１上部層間絶縁膜９１を形成する。
【００６６】
図２１を参照すれば、第１上部層間絶縁膜９１上に複数本の平行な主ワードライン９３を形成する。通常、１本の主ワードライン９３はデコーダを通して４本のワードライン５７を制御する。主ワードライン９３が形成されている基板の全面に第２上部層間絶縁膜９５を形成する。第２上部層間絶縁膜９５は流動性に優れた絶縁膜、例えばＢＰＳＧ及びＰＳＧのようなシリケートガラス膜を使用して形成する。
【００６７】
図２２を参照すれば、第１及び第２上部層間絶縁膜９５、９１を写真エッチングしてローカルプレートライン８５を露出させるスリット型共通ビアホール９７を形成する。写真エッチング工程時ローカルプレートライン８５はエッチング阻止膜（etch stopping layer）として働く。スリット型共通ビアホール９７は主ワードライン９３間に形成され主ワードライン９３と平行である。スリット型共通ビアホール９７は隣接する少なくとも二つの行上に配列されたキャパシタ８２の上面に形成されたローカルプレートライン８５を露出させうるよう形成されるため、その幅は広く、隣接した主ワードライン９３との間隔Ｄも広く維持することができて写真蝕刻工程のマージンが大きくなる。結局、主ワードライン９３の露出なしで、前記スリット型共通ビアホール９７の縦横比を著しく減少させうることは勿論、ローカルプレートライン８５の露出面積を極大化させうる。
【００６８】
図２３を参照すれば、強誘電体キャパシタ形成工程または後続集積工程時に強誘電体キャパシタ膜に発生した酸素空孔を回復させるための回復アニーリング工程を施す。回復アニーリング工程はＲＴＡ装備または炉（furnace）装備で約４５０℃ないし５５０℃、酸素ガス雰囲気下で１分間ないし６０分間熱処理して強誘電体膜７９内に発生した酸素空孔を回復させる。このような回復アニーリング工程時、スリット型共通ビアホール９７内に供給された酸素が酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａで形成された酸素浸透経路８８に沿ってキャパシタ８２の強誘電体膜７９に供給される。その結果、強誘電体膜７９に生成された酸素空孔が効果的に回復する。
【００６９】
図２４を参照すれば、スリット型共通ビアホール９７が形成された結果物の全面に共通プレートライン形成用金属膜を形成する。この際、スリット型共通ビアホール９７の縦横比が著しく低いため、金属膜は優れた段差塗布性（step coverage）を示す。この金属膜をパターニングしてスリット型共通ビアホール９７を覆う共通プレートライン９９を完成させる。
【００７０】
図２５ないし図２６は図３で説明した本発明の第１実施形態の変形例の製造方法を説明するための断面図である。この変形例は第１実施形態においてローカルプレートライン８５を形成する工程を省略した場合に該当する。図２５を参照すれば、強誘電体キャパシタ８２の形成工程までは第１実施形態と同様に形成する。次いで、強誘電体キャパシタ８２を備える半導体基板の全面に酸素浸透経路膜８７、カプセル化障壁膜８９、第１上部層間絶縁膜９１を順番に積層する。複数本の平行な主ワードライン９３を第１上部層間絶縁膜９１上に形成した後、第２上部層間絶縁膜９５を形成する。各膜の形成方法は第１実施形態と同様に進行させる。
【００７１】
図２６を参照すれば、第２、第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングして隣接する少なくとも二つの行上に配列されたキャパシタ８２の上部電極８１を同時に露出させるスリット型共通ビアホール９７を形成する。スリット型共通ビアホール９７形成時、エッチング終了点は上部電極８１の上面に設定する。次いで、回復アニーリング工程を第１実施形態と同一の工程条件下で施す。この際、スリット型共通ビアホール９７の側壁を構成する酸素浸透経路膜８７内の酸素浸透経路８８に沿って酸素が強誘電体膜パターン７９に供給され強誘電体膜パターン７９内の酸素空孔が容易に回復する。共通プレートライン９９の形成工程は第１実施形態と同様に施す。
【００７２】
図２７及び図２８は図４で説明した本発明の第１実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図２７を参照すれば、強誘電体キャパシタ８２の形成工程までは第１実施形態と同様に形成する。次いで、強誘電体キャパシタ８２を備える半導体基板の全面に酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子において図４に示されているような酸素浸透経路８８が形成されうる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００７３】
図２８を参照すれば、結果物全面について平坦化工程を施す。平坦化工程としてはエッチバックを使用する。その結果キャパシタ８２間のギャップ領域は酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され、キャパシタ８２の上部電極８１の表面が露出される。以降の工程は第１実施形態と同様に施して、図４に示されている強誘電体メモリ素子を完成させる。
【００７４】
図２９ないし図３２は図１のＩ−Ｉ′に沿って本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第２実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトプラグは第１実施形態と同様の方法を使用して形成する。従って、これらに対する説明は省く。
【００７５】
図２９を参照すれば、下部層間絶縁膜７４及びコンタクトプラグ７５上に接着膜７７ｓ、拡散防止膜７７ｂ、下部金属酸化膜７７ｃ、下部金属膜７７ｄ及び強誘電体膜７９を順番に第１実施形態で説明した方法によって積層した後、これらを連続的にパターニングしてコンタクトプラグ７５を覆う複数個の下部電極７７及び下部電極７７上に積層された複数個の強誘電体膜パターン７９を形成する。強誘電体膜パターン７９を有する半導体基板の全面に第１実施形態で説明したのと同一の物質を使用して同様の方式で酸素浸透経路膜８３を形成する。
【００７６】
図３０を参照すれば、酸素浸透経路膜８３を平坦化させ強誘電体膜パターン７９を露出させる。従って、強誘電体膜パターン７９及び下部電極７７間のギャップ領域内に第１酸素浸透経路膜パターン８３ａが形成される。第１酸素浸透経路膜パターン８３ａが形成された結果物の全面に上部金属酸化膜及び上部拡散防止膜を順番に積層して上部電極膜を形成する。上部電極膜をパターニングしてワードライン５７と平行な複数個の上部金属酸化膜パターン８１ａ′及び上部拡散防止膜パターン８１ｂ′で構成された共通上部電極８１′を形成する。共通上部電極８１′のそれぞれは隣接する少なくとも二つの行上に配列された前記強誘電体膜パターン７９を覆う。共通上部電極８１′を含む半導体基板の全面に再び酸素浸透経路膜を積層した後、パターニングして共通上部電極８１′を露出させるスリット型コンタクトホールを具備する第２酸素浸透経路膜パターン８３ｂを形成する。
【００７７】
図３１を参照すれば、半導体基板の全面に金属酸化膜８５ａ及び拡散防止膜８５ｂを順番に積層した後パターニングしてスリット型コンタクトホールを覆うローカルプレートライン８５を形成する。ローカルプレートライン８５を含む半導体基板の全面に酸素浸透経路膜８７、カプセル化障壁膜８９を形成する。引き続きカプセル化障壁膜８９が形成された半導体基板について後続集積工程を施す。すなわち、第１及び第２上部層間絶縁膜９１、９５を順番に形成する。さらに、前記第１及び第２上部層間絶縁膜９１、９５の間に複数本の平行な主ワードライン９３を形成することができる。これは本発明の第１実施形態と同様の方法を使用して形成する。このような後続集積工程時カプセル化障壁膜８９が後続集積工程時に使用されるキャリアガス、例えば水素ガスに対する障壁膜として働いて下部のキャパシタ８２の特性が劣化することを防止する。
【００７８】
図３２を参照すれば、第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を貫通するスリット型共通ビアホール９７を形成する。次いで、回復アニーリング工程を第１実施形態と同様の方法で実施する。回復アニーリング工程時、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８が酸素を強誘電体膜パターン７９に提供する。その結果、強誘電体膜パターン７９の酸素空孔が効果的に回復する。回復アニーリング工程後共通プレートライン９９を形成する工程は第１実施形態と同様にして図５に示されている第２実施形態の強誘電体メモリ素子を完成させる。
【００７９】
図３３は図６に示されている第２実施形態の変形例の製図方法を説明するための断面図である。この変形例は第２実施形態でローカルプレートライン８５を形成する工程を省略した場合に該当する。共通上部電極８１′の形成工程までは第２実施形態と同様に進行させる。その後、共通上部電極８１′上にローカルプレートラインを形成せず酸素浸透経路膜８７及びカプセル化障壁膜８９を形成する。引き続き複数本の平行な主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層する。第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングする。パターニング時、エッチング終了点は共通上部電極８１′の上面になる。その後、回復アニーリング工程を施して強誘電体膜パターン７９に発生した欠陥を回復させる。この際、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８に沿って強誘電体膜パターン７９に酸素が供給される。その後、共通プレート電極９９を前述した実施形態と同様に形成して図６に示されているような強誘電体メモリ素子を完成させる。
【００８０】
図３４ないし図３５は図７で説明された本発明の第２実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図３４を参照すれば、下部電極７７及び強誘電体膜パターン７９の形成工程までは第２実施形態と同様に進める。次いで、強誘電体膜パターン７９及び下部電極７７を備える半導体基板の全面に第１酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子において図７に示されているような酸素浸透経路８８が形成できる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００８１】
図３５を参照すれば、結果物全面について平坦化工程を施す。平坦化工程としてはエッチバックを使用する。その結果、強誘電体膜パターン７９と下部電極７７とのギャップ領域は第１酸素浸透経路膜パターン８３ａ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され強誘電体膜パターン７９の上部表面が露出される。その後、共通上部電極８１′、第２酸素浸透経路膜パターン８３ｂ、ローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層しローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成する工程は第２実施形態と同様に進行させる。その後、回復アニーリング工程を進めて強誘電体膜パターン７９内に発生した損傷を回復させる。回復アニーリング工程時、酸素浸透経路膜８７、第２酸素浸透経路膜パターン８３ｂ及び第１酸素浸透経路膜パターン８３ａよりなる酸素浸透経路８８に沿って酸素が強誘電体膜パターン７９に供給される。その後共通プレートライン９９の形成工程を第２実施形態と同様に進行させて図７に示されている強誘電体メモリ素子を完成させる。
【００８２】
図３６ないし図３８は図１のＩ−Ｉ′に沿って本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。本発明の第３実施形態において、セルトランジスタ、下部層間絶縁膜及びコンタクトプラグは第１実施形態と同様の方法を使用して形成する。
【００８３】
図３６を参照すれば、下部層間絶縁膜７４及びコンタクトプラグ７５上に接着膜７７ａ、拡散防止膜７７ｂ、下部金属酸化膜７７ｃ及び下部金属膜７７ｄを順番に積層した後、パターニングしてコンタクトプラグ７５を覆う複数個の下部電極７７を形成する。下部電極７７を含む半導体基板の全面に絶縁膜８３′を形成する。
【００８４】
図３７を参照すれば、絶縁膜８３′を平坦化して下部電極７７の上部面を露出させる。これにより、前記下部電極７７間のギャップ領域に絶縁膜パターン８３ａ′が形成される。絶縁膜パターン８３ａ′が形成された結果物の全面に強誘電体膜及び上部金属酸化膜及び上部拡散防止膜を順番に形成した後、連続的にパターニングしてワードライン５７と平行な複数個の共通強誘電体膜パターン７９′及び共通強誘電体膜パターン７９′上に積層された複数個の共通上部電極８１′を形成する。共通強誘電体膜パターン７９′のそれぞれは隣接する少なくとも２つの行上に配列された下部電極７７を覆う。結果物の全面に酸素浸透経路膜を形成した後平坦化させ共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域を充填する酸素浸透経路膜パターン８３ｂを形成する。
【００８５】
図３８を参照すれば、酸素浸透経路膜パターン８３ｂを有する半導体基板の全面に金属酸化膜８５ａ、拡散防止膜８５ｂを順番に積層した後、パターニングして共通上部電極８１′を覆うローカルプレートライン８５を形成する。ローカルプレートライン８５が形成された結果物の全面に酸素浸透経路膜８７、カプセル化障壁膜８９を形成する。引き続きカプセル化障壁膜８９が形成された半導体基板について後続集積工程を施す。カプセル化障壁膜８９は後続集積工程時使用されるキャリアガスによるキャパシタの特性劣化を効果的に防止する。第１実施形態と同様に、第１上部層間絶縁膜９１、複数本の主ワードライン９３及び第２上部層間絶膜膜９５を形成した後、ローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成した後、回復アニーリング工程を施す。回復アニーリング工程時、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８に沿って酸素がキャパシタ８２の強誘電体膜パターン７９に供給され強誘電体膜パターン７９に発生した欠陥を回復させる。強誘電体膜パターン７９の界面への酸素供給を考慮する際、下部電極７７間のギャップ領域を充填する絶縁膜パターン８３ａ′も酸素浸透経路膜パターンであることが望ましい。その後、共通プレート電極の形成工程は第１実施形態と同様に進めて図８に示されている本発明の第３実施形態による強誘電体メモリ素子を完成させる。
【００８６】
図３９は図９に示されている第３実施形態の変形例の製造方法を説明するための断面図である。この変形例は第３実施形態でローカルプレートライン８５を形成する工程を省略した場合に該当する。共通強誘電体膜パターン７９′及び共通上部電極８１′の形成工程までは第３実施形態と同様に進める。その後、共通強誘電体膜パターン７９′及び共通上部電極８１′上にローカルプレートラインを形成せず酸素浸透経路膜８７及びカプセル化障壁膜８９を形成する。引き続き複数個の平行な主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層する。第２及び第１上部層間絶縁膜９５、９１、カプセル化障壁膜８９及び酸素浸透経路膜８７を順番にパターニングする。パターニング時エッチング終了点は共通上部電極８１′の上面になる。その後、回復アニーリング工程を施して共通強誘電体膜パターン７９′に発生した欠陥を回復させる。この際、酸素浸透経路膜８７だけでなされる酸素浸透経路８８に沿って共通強誘電体膜パターン７９′に酸素が供給される。その後、共通プレート電極９９を前述した実施形態と同様に形成して図９に示したような強誘電体メモリ素子を仕上げる。
【００８７】
図４０ないし図４１は図１０で説明された本発明の第３実施形態の他の変形例の製造方法を説明するための断面図である。この他の変形例はカプセル化障壁膜パターン８４ａをさらに形成した場合に該当する。図４０を参照すれば、下部電極７７を形成し、下部電極７７間のギャップ領域を絶縁膜パターン８３ａ′で充填し、共通強誘電体膜パターン７９′及び共通上部電極８１′を形成する工程までは第３実施形態の製造方法と同様に進める。次いで、共通強誘電体膜パターン７９′及び共通上部電極８１′を具備する半導体基板の全面に酸素浸透経路膜８３、カプセル化障壁膜８４及び絶縁膜１８３を順番に形成する。酸素浸透経路膜８３の厚さは最終的に形成された強誘電体メモリ素子で図１０に示したような酸素浸透経路８８が形成されうる厚さに形成する。絶縁膜１８３は通常の絶縁膜を使用して形成することもできるが、後続エッチバック工程の単純化などのために酸素浸透経路膜８３と同一の物質で形成することが望ましい。
【００８８】
図４１を参照すれば、結果物全面について平坦化工程を施す。平坦化工程にはエッチバックを使用する。その結果共通強誘電体膜パターン７９′及び共通上部電極８１′間のギャップ領域は酸素浸透経路膜パターン８３ｂ、カプセル化障壁膜パターン８４ａ及び絶縁膜パターン１８３ａで充填され共通上部電極８１′の上部表面が露出される。それからローカルプレートライン８５、酸素浸透経路膜８７、カプセル化障壁膜８９、主ワードライン９３が介在した第１及び第２上部層間絶縁膜９１、９５を積層しローカルプレートライン８５の上面を露出させるスリット型共通ビアホール９７を形成する工程は第３実施形態の製造方法と同様に進める。その後、回復アニーリング工程を進行させて共通強誘電体膜パターン７９′内に発生した損傷を回復させる。回復アニーリング工程時、酸素浸透経路膜８７及び酸素浸透経路膜パターン８３ｂよりなる酸素浸透経路８８に沿って酸素が共通強誘電体膜パターン７９′に供給される。その後共通プレートライン９９の形成工程は第３実施形態の製造方法と同様に進めて図１０に示されている強誘電体メモリ素子を完成させる。
【００８９】
前述したような本発明の実施形態による強誘電体メモリ素子の向上した特性は次の図４２Ａ及び図４２Ｂのヒステリシス（hysterisis）曲線と図４３の残留分極値グラフで示した結果によって確認できる。
【００９０】
上部電極（Ｉｒ／ＩｒＯ２）／強誘電体膜パターン（ＰＺＴ）／下部電極（Ｐｔ／ＩｒＯ２／Ｉｒ）で構成され厚さが約４００ｎｍでありサイズ０．４４μｍ２であるキャパシタを備え、ローカルプレートラインはＩｒ／ＩｒＯ２積層膜で構成され、酸素浸透経路膜はＴｉＯ２膜より、カプセル化障壁膜は１００Åの厚さのＡｌ２Ｏ３膜よりなる、図２に示されている本発明の第１実施形態及び図４に示されている本発明の第１実施形態の変形例による強誘電体メモリ素子を使用してヒステリシス曲線及び残留分極値を測定した。
【００９１】
図４２Ａは図２に示されている本発明の第１実施形態による強誘電体メモリ素子のヒステリシス曲線であり、図４２Ｂは図４に示されている本発明の第１実施形態の他の変形例による強誘電体メモリ素子のヒステリシス曲線である。各横軸は外部電圧を示し縦軸は分極値を示す。−■−で表示されたヒステリシス曲線はローカルプレートライン形成直後に測定したものであり、−Ｏ−で表示されたヒステリシス曲線はスリット型共通ビアホール形成直後に測定したものであり、−▲−で示されたヒステリシス曲線は回復アニーリング工程後に測定したものである。図４２Ａ及び図４２Ｂから分かるように、ローカルプレートライン形成後のヒステリシス曲線は後続集積工程及びスリット型共通ビアホール形成工程を経た後には劣化するが回復アニーリング工程を経れば殆んど正常状態に回復することが分かる。
【００９２】
図４３は残留分極値を示すグラフである。−Ｏ−で表示されたグラフは本発明の第１実施例による強誘電体メモリ素子の製造工程中に測定した残留分極値であり、−▲−で表示されたグラフは本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造工程中に測定した残留分極値である。スリット型共通ビアホール形成後の残留分極値がローカルプレートライン形成後の残留分極値より小さくなるが、回復アニーリング工程後にはプレートライン形成後の残留分極値に再び回復することが分かる。
【００９３】
本発明は前述した実施形態に限らず、当業者のレベルで変形及び改良が可能である。例えば、前記プレートラインのそれぞれは隣接する三つ以上の行上に配列された強誘電体キャパシタを覆う場合がある。
【００９４】
【発明の効果】
以上述べた通り、本発明によれば強誘電体キャパシタは酸素浸透経路を介してカプセル化障壁膜によって囲繞される。従って強誘電体キャパシタの形成後、強誘電体メモリ素子を仕上げるための後続集積工程時に使用される還元ガスによって強誘電体キャパシタが損傷しない。また回復アニーリングによって強誘電体膜パターン内に発生した酸素空孔を効率よく回復できる酸素浸透経路を含んでいる。結局、特性が向上した強誘電体キャパシタを具備するので動作特性が向上した強誘電体メモリ素子を具現することができる。
【００９５】
一方、一本のプレートラインがセルアレイ領域内に隣接した少なくとも二つの行上に配列された強誘電体キャパシタの上部電極と直接に接触する。このようなプレートラインを備えることによって強誘電体キャパシタとの電気的な接続は少なくとも二つの行上に配列された強誘電体キャパシタの上面を露出させうるスリット型共通ビアホールを通してなされるため強誘電体メモリ素子の集積度を著しく増加させることができ、かつ強誘電体メモリ素子の信頼性を向上させることが可能である。
【図面の簡単な説明】
【図１】 本発明に係る強誘電体メモリ素子のセルアレイ領域を示す平面図である。
【図２】 本発明の第１実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図３】 本発明の第１実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図４】 本発明の第１実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図５】 本発明の第２実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図６】 本発明の第２実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図７】 本発明の第２実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図８】 本発明の第３実施形態による強誘電体メモリ素子を説明するための斜視図である。
【図９】 本発明の第３実施形態の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図１０】 本発明の第３実施形態の他の変形例による強誘電体メモリ素子を説明するための斜視図である。
【図１１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図１９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第１実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図２９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３２】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３３】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３４】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３５】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第２実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３６】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３７】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３８】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図３９】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４０】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４１】 図１のＩ−Ｉ′に沿って切った断面図であって、本発明の第３実施形態の他の変形例による強誘電体メモリ素子の製造方法を説明するための断面図である。
【図４２Ａ】 本発明の第１実施形態による強誘電体メモリ素子のヒステリシス曲線である。
【図４２Ｂ】 本発明の第１実施形態の他の変形例による強誘電体メモリ素子のヒステリシス曲線である。
【図４３】 本発明の第１実施形態及び第１実施形態の他の変形例による強誘電体メモリ素子の製造工程中に測定した残留分極値を示すグラフである。
【符号の説明】
５１ 基板
６１ｄ ドレイン領域
６１ｓ ソース領域
６５，６９ 下部層間絶縁膜
６５ 第１下部層間絶縁膜
６９ 第２下部層間絶縁膜
７１ ビットライン
７３ 第３下部層間絶縁膜
７４ 下部層間絶縁膜
７５ コンタクトプラグ
７７ 下部電極
７９ 強誘電体膜パターン
７９′ 共通強誘電体膜パターン
８１ 上部電極
８１′ 共通上部電極
８２ 強誘電体キャパシタ
８３ａ，８３ｂ 酸素浸透経路膜パターン
８３ａ 第１酸素浸透経路膜パターン
８３ａ′，１８３ａ 絶縁膜パターン
８３ｂ 第２酸素浸透経路膜パターン
８４ａ カプセル化障壁膜パターン
８５ プレートライン（ローカルプレートライン）
８７ 酸素浸透経路膜
８８ 酸素浸透経路
８９ カプセル化障壁膜
９１ 上部層間絶縁膜（第１上部層間絶縁膜）
９３ 主ワードライン
９５ 上部層間絶縁膜（第２上部層間絶縁膜）
９７ スリット型共通ビアホール
９９ 共通プレートライン
Claims (38)
- 集積回路基板と、前記集積回路基板上の強誘電体キャパシタと、前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜を含み、前記強誘電体キャパシタ上の少なくとも一部に形成された追加構造と、前記強誘電体キャパシタと前記追加構造との間に配置され前記強誘電体キャパシタと接触する酸素浸透経路と、を含むとともに、
前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜は、強誘電体キャパシタの内部に後続集積工程時に使用される水素ガスが浸透することを防止して下部の強誘電体キャパシタの特性が劣化することを防止し、
前記強誘電体キャパシタは複数個であり、前記集積回路基板上に行方向及び列方向に沿って２次元的に配列され、前記強誘電体集積回路素子は隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと電気的に接続される複数個のプレートラインを含む
ことを特徴とする強誘電体集積回路素子。 - 前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜はカプセル化障壁膜を含むことを特徴とする請求項１に記載の強誘電体集積回路素子。
- 前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜は、前記強誘電体キャパシタが形成された後の後続集積工程時、前記強誘電体キャパシタにキャリアガスが浸透することを制限するよう構造化される
ことを特徴とする請求項１に記載の強誘電体集積回路素子。 - 前記酸素浸透経路は、前記強誘電体キャパシタが形成された後の回復アニーリング工程時、前記強誘電体キャパシタの強誘電体膜に酸素が流入しうるよう構造化される
ことを特徴とする請求項３に記載の強誘電体集積回路素子。 - 前記複数個の強誘電体キャパシタは、それぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含む
ことを特徴とする請求項４に記載の強誘電体集積回路素子。 - 前記下部電極は、前記強誘電体膜の下部に位置して前記下部電極と強誘電体膜との界面での酸素空孔を補償するための金属酸化膜を含む
ことを特徴とする請求項５に記載の強誘電体集積回路素子。 - 前記下部電極は、前記金属酸化膜と前記強誘電体膜との間に前記強誘電体膜との界面で格子整合を誘導するための金属膜を含む
ことを特徴とする請求項６に記載の強誘電体集積回路素子。 - 前記金属酸化膜は貴金属酸化膜であり、前記強誘電体膜はＰＺＴ膜または白金を含む金属膜である
ことを特徴とする請求項７に記載の強誘電体集積回路素子。 - 前記上部電極は、前記強誘電体膜上に置かれて前記上部電極と前記強誘電体膜との界面内の酸素空孔を補償するための金属酸化膜を含む
ことを特徴とする請求項５に記載の強誘電体集積回路素子。 - 前記酸素浸透経路は、前記強誘電体キャパシタを包む酸素浸透経路膜であり、チタン酸化物またはシリコン酸化物よりなる
ことを特徴とする請求項１に記載の強誘電体集積回路素子。 - 前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜は、アルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜である
ことを特徴とする請求項１に記載の強誘電体集積回路素子。 - 前記強誘電体キャパシタに水素が浸透することを遮断する障壁を提供する少なくとも一つの膜は、熱処理された金属酸化膜とその上に形成された金属酸化膜との二重膜である
ことを特徴とする請求項１１に記載の強誘電体集積回路素子。 - 前記強誘電体キャパシタはそれぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記プレートラインは前記隣り合う少なくとも二つの行上に配列された前記上部電極と直接に接触する
ことを特徴とする請求項１に記載の強誘電体集積回路素子。 - 前記酸素浸透経路は、前記強誘電体キャパシタを包む酸素浸透経路膜を含み、前記プレートラインは前記追加構造及び酸素浸透経路膜を貫通するスリット型共通ビアホールを介して隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと直接に接触する
ことを特徴とする請求項１３に記載の強誘電体集積回路素子。 - 前記素子は、前記強誘電体キャパシタと前記集積回路基板との間に下部層間絶縁膜をさらに含むメモリ素子である
ことを特徴とする請求項１に記載の強誘電体集積回路素子。 - 前記下部層間絶縁膜内に、前記集積回路基板上に行方向及び列方向に沿って２次元的に配列された複数個のセルトランジスタと、前記セルトランジスタのドレイン領域と電気的に接続された複数本のビットラインと、前記セルトランジスタのソース領域と電気的に接続された複数個のコンタクトプラグと、をさらに含み、前記強誘電体キャパシタは前記コンタクトプラグを通して前記ソース領域と電気的に接続される
ことを特徴とする請求項１５に記載の強誘電体集積回路素子。 - 前記追加構造は、順番に積層された第１及び第２上部層間絶縁膜を含み、前記第１及び第２上部層間絶縁膜の間に前記行方向と平行に配置された主ワードラインをさらに含む
ことを特徴とする請求項１６に記載の強誘電体集積回路素子。 - 半導体基板上に形成された下部層間絶縁膜と、前記下部層間絶縁膜上に行方向及び列方向に沿って２次元的に配列された複数個の強誘電体キャパシタと、酸素浸透経路を介して前記複数個の強誘電体キャパシタを間接的に包むカプセル化障壁膜と、前記カプセル化障壁膜上に形成された上部層間絶縁膜と、前記行方向と平行に配置され隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと電気的に接続される複数本のプレートラインと、を含むとともに、
前記カプセル化障壁膜は、強誘電体キャパシタの内部に後続集積工程時に使用される水素ガスが浸透することを防止して下部の強誘電体キャパシタの特性が劣化することを防止する
ことを特徴とする強誘電体メモリ素子。 - 前記酸素浸透経路は、チタン酸化物またはシリコン酸化物よりなり前記強誘電体キャパシタを包む酸素浸透経路膜及び／または酸素浸透経路膜パターンを含む
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記カプセル化障壁膜は、アルミニウム酸化膜、チタン酸化膜、ジルコニウム酸化膜、タンタル酸化膜及びセリウム酸化膜よりなる群から選択された金属酸化膜である
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記カプセル化障壁膜は、熱処理された前記金属酸化膜とその上に形成された前記金属酸化膜との二重膜である
ことを特徴とする請求項２０に記載の強誘電体メモリ素子。 - 前記強誘電体キャパシタは、それぞれ順番に積層された下部電極、強誘電体膜パターン及び上部電極を含み、前記プレートラインは隣り合う二つの行上に配列された前記上部電極と直接に接触する
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記酸素浸透経路は前記強誘電体キャパシタを包む酸素浸透経路膜であり、前記プレートラインは前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを通して隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと直接に接触する共通プレートラインである
ことを特徴とする請求項２２に記載の強誘電体メモリ素子。 - 前記プレートラインは隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタの上部電極と直接に接触するローカルプレートラインを含み、前記強誘電体キャパシタ間のギャップ領域は酸素浸透経路膜パターンで充填され、前記酸素浸透経路は前記酸素浸透経路膜パターンと該酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜とを含む
ことを特徴とする請求項２２に記載の強誘電体メモリ素子。 - 前記プレートラインは、隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと直接に接触するローカルプレートラインを含み、前記強誘電体キャパシタ間のギャップ領域は該強誘電体キャパシタと接触する酸素浸透経路膜パターン、該酸素浸透経路膜パターンと接触するカプセル化障壁膜パターン及び該カプセル化障壁膜パターンと接触する絶縁膜パターンで充填され、前記酸素浸透経路は前記酸素浸透経路膜パターンと該酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜とを含む
ことを特徴とする請求項２２に記載の強誘電体メモリ素子。 - 前記プレートラインは前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを介して前記ローカルプレートラインの上部面と直接に接触する共通プレートラインをさらに備える
ことを特徴とする請求項２４または２５に記載の強誘電体メモリ素子。 - 前記強誘電体キャパシタは、順番に積層された下部電極、強誘電体膜パターン及び共通上部電極を含み、該共通上部電極は隣り合う少なくとも二つの行上に配列された前記強誘電体膜パターンを覆い、前記共通上部電極の上面は前記プレートラインと直接に接触する
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記下部電極及び前記強誘電体膜パターン間のギャップ領域は酸素浸透経路膜パターンによって充填され、前記酸素浸透経路は前記酸素浸透経路膜パターンと該酸素浸透経路膜パターン上部及び前記共通上部電極を覆う酸素浸透経路膜とを含み、前記プレートラインは前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを介して前記共通上部電極の上面と直接に接触する共通プレートラインである
ことを特徴とする請求項２７に記載の強誘電体メモリ素子。 - 前記プレートラインは隣り合う少なくとも二つの行上に配列された前記共通上部電極と直接に接触するローカルプレートラインを含み、前記下部電極及び前記強誘電体膜パターン間のギャップ領域は第１酸素浸透経路膜パターンによって充填され、前記共通上部電極間のギャップ領域は第２酸素浸透経路膜パターンによって充填され、前記酸素浸透経路は前記第１及び第２酸素浸透経路膜パターンと前記第２酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜とを含む
ことを特徴とする請求項２７に記載の強誘電体メモリ素子。 - 前記プレートラインは、隣り合う少なくとも二つの行上に配列された前記共通上部電極と直接に接触するローカルプレートラインを含み、前記下部電極及び強誘電体膜パターン間のギャップ領域は前記下部電極及び強誘電体膜パターンと接触する第１酸素浸透経路膜パターン、該酸素浸透経路膜パターンと接触するカプセル化障壁膜パターン及び該カプセル化障壁膜パターンと接触する絶縁膜パターンで充填され、前記共通上部電極間のギャップ領域は第２酸素浸透経路膜パターンで充填され、前記酸素浸透経路は前記第１及び第２酸素浸透経路膜パターンと、前記第２酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜と、を含む
ことを特徴とする請求項２７に記載の強誘電体メモリ素子。 - 前記プレートラインは、前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを介して前記ローカルプレートラインの上部面と直接に接触する共通プレートラインをさらに含む
ことを特徴とする請求項２９または３０に記載の強誘電体メモリ素子。 - 前記強誘電体キャパシタは、順番に積層された下部電極、共通強誘電体膜パターン及び共通上部電極を含み、前記共通強誘電体膜パターンは隣り合う少なくとも二つの行上に配列された前記下部電極を覆い、前記共通上部電極は前記共通強誘電体膜パターン上に形成され、前記共通上部電極の上面は前記プレートラインと直接に接触する
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記酸素浸透経路は前記共通強誘電体膜パターン及び前記共通上部電極の積層構造を包む酸素浸透経路膜を含み、前記プレートラインは前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを介して前記共通上部電極の上面と直接に接触する共通プレートラインである
ことを特徴とする請求項３２に記載の強誘電体メモリ素子。 - 前記プレートラインは、隣り合う少なくとも二つの行上に配列された前記共通上部電極と直接に接触するローカルプレートラインを含み、前記共通強誘電体膜パターン及び前記共通上部電極間のギャップ領域は酸素浸透経路膜パターンによって充填され、前記酸素浸透経路は前記酸素浸透経路膜パターンと該酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜とを含む
ことを特徴とする請求項３２に記載の強誘電体メモリ素子。 - 前記プレートラインは隣り合う少なくとも二つの行上に配列された前記強誘電体キャパシタと電気的に接続されるローカルプレートラインを含み、前記共通強誘電体膜パターン及び前記共通上部電極間のギャップ領域は前記共通強誘電体パターン及び前記共通上部電極と接触する酸素浸透経路膜パターン、前記酸素浸透経路膜パターンと接触するカプセル化障壁膜パターン及び該カプセル化障壁膜パターンと接触する絶縁膜パターンで充填され、前記酸素浸透経路は前記酸素浸透経路膜パターンと、該酸素浸透経路膜パターン上部及び前記ローカルプレートラインを覆う酸素浸透経路膜とを含む
ことを特徴とする請求項３２に記載の強誘電体メモリ素子。 - 前記プレートラインは、前記上部層間絶縁膜、前記カプセル化障壁膜及び前記酸素浸透経路膜を貫通するスリット型共通ビアホールを介して前記ローカルプレートラインの上部面と直接に接触する共通プレートラインをさらに備える
ことを特徴とする請求項３４または３５に記載の強誘電体メモリ素子。 - 前記下部層間絶縁膜内には前記半導体基板上に前記行方向及び列方向に沿って２次元的に配列された複数個のセルトランジスタと、前記セルトランジスタのドレイン領域と電気的に連結される複数本のビットラインと、前記セルトランジスタのソース領域と電気的に連結される複数個のコンタクトプラグと、を含み、前記複数個の強誘電体キャパシタは前記コンタクトプラグを介して前記ソース領域と電気的に接続される
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。 - 前記上部層間絶縁膜は順番に積層された第１及び第２上部層間絶縁膜を含み、前記第１及び第２上部層間絶縁膜の間に前記スリット型共通ビアホールの両側に前記行方向と平行に配された主ワードラインをさらに備える
ことを特徴とする請求項１８に記載の強誘電体メモリ素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2002-005421 | 2002-01-30 | ||
| KR10-2002-0005421A KR100450669B1 (ko) | 2002-01-30 | 2002-01-30 | 산소 침투 경로 및 캡슐화 장벽막을 구비하는 강유전체메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229540A JP2003229540A (ja) | 2003-08-15 |
| JP4601902B2 true JP4601902B2 (ja) | 2010-12-22 |
Family
ID=36460160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003005049A Expired - Fee Related JP4601902B2 (ja) | 2002-01-30 | 2003-01-10 | 酸素浸透経路を備える強誘電体集積回路素子 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6979881B2 (ja) |
| JP (1) | JP4601902B2 (ja) |
| KR (1) | KR100450669B1 (ja) |
Families Citing this family (250)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844583B2 (en) * | 2001-06-26 | 2005-01-18 | Samsung Electronics Co., Ltd. | Ferroelectric memory devices having expanded plate lines |
| US6713310B2 (en) * | 2002-03-08 | 2004-03-30 | Samsung Electronics Co., Ltd. | Ferroelectric memory device using via etch-stop layer and method for manufacturing the same |
| JP2004095755A (ja) * | 2002-08-30 | 2004-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100476375B1 (ko) * | 2002-12-27 | 2005-03-17 | 주식회사 하이닉스반도체 | 캐패시터 및 그를 구비하는 비휘발 소자의 제조 방법 |
| KR100496887B1 (ko) * | 2003-03-05 | 2005-06-23 | 삼성전자주식회사 | 강유전체 기억 소자 및 그 제조 방법 |
| JP4522088B2 (ja) * | 2003-12-22 | 2010-08-11 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR101015142B1 (ko) * | 2003-12-29 | 2011-02-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 캐패시터 및 그 제조 방법 |
| US7042047B2 (en) * | 2004-09-01 | 2006-05-09 | Micron Technology, Inc. | Memory cell, array, device and system with overlapping buried digit line and active area and method for forming same |
| US20060267055A1 (en) * | 2005-05-25 | 2006-11-30 | Intel Corporation | Ferroelectric polymer memory device having pyramidal electrode layer and method of forming same |
| WO2006134631A1 (ja) * | 2005-06-13 | 2006-12-21 | Fujitsu Limited | 半導体装置 |
| JP5038612B2 (ja) * | 2005-09-29 | 2012-10-03 | 富士通セミコンダクター株式会社 | 半導体装置 |
| JP4882548B2 (ja) * | 2006-06-30 | 2012-02-22 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| WO2008075412A1 (ja) | 2006-12-19 | 2008-06-26 | Fujitsu Limited | 抵抗変化素子及びその製造方法 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US20090102015A1 (en) * | 2007-10-17 | 2009-04-23 | Ulrich Klostermann | Integrated Circuit, Memory Cell Array, Memory Cell, Memory Module, Method of Operating an Integrated Circuit, and Method of Manufacturing an Integrated Circuit |
| JP2012256702A (ja) | 2011-06-08 | 2012-12-27 | Rohm Co Ltd | 強誘電体キャパシタ |
| US20130023129A1 (en) | 2011-07-20 | 2013-01-24 | Asm America, Inc. | Pressure transmitter for a semiconductor processing environment |
| US8709956B2 (en) | 2011-08-01 | 2014-04-29 | Avalanche Technology Inc. | MRAM with sidewall protection and method of fabrication |
| US10714315B2 (en) | 2012-10-12 | 2020-07-14 | Asm Ip Holdings B.V. | Semiconductor reaction chamber showerhead |
| US20160376700A1 (en) | 2013-02-01 | 2016-12-29 | Asm Ip Holding B.V. | System for treatment of deposition reactor |
| US20150162486A1 (en) * | 2013-09-16 | 2015-06-11 | Solexel, Inc. | Laser processing for solar cell base and emitter regions |
| US11015245B2 (en) | 2014-03-19 | 2021-05-25 | Asm Ip Holding B.V. | Gas-phase reactor and system having exhaust plenum and components thereof |
| US10941490B2 (en) | 2014-10-07 | 2021-03-09 | Asm Ip Holding B.V. | Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same |
| US10276355B2 (en) | 2015-03-12 | 2019-04-30 | Asm Ip Holding B.V. | Multi-zone reactor, system including the reactor, and method of using the same |
| US10458018B2 (en) | 2015-06-26 | 2019-10-29 | Asm Ip Holding B.V. | Structures including metal carbide material, devices including the structures, and methods of forming same |
| US10211308B2 (en) | 2015-10-21 | 2019-02-19 | Asm Ip Holding B.V. | NbMC layers |
| US11139308B2 (en) | 2015-12-29 | 2021-10-05 | Asm Ip Holding B.V. | Atomic layer deposition of III-V compounds to form V-NAND devices |
| US10529554B2 (en) | 2016-02-19 | 2020-01-07 | Asm Ip Holding B.V. | Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches |
| US10367080B2 (en) | 2016-05-02 | 2019-07-30 | Asm Ip Holding B.V. | Method of forming a germanium oxynitride film |
| US11453943B2 (en) | 2016-05-25 | 2022-09-27 | Asm Ip Holding B.V. | Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor |
| US9859151B1 (en) | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
| US10612137B2 (en) | 2016-07-08 | 2020-04-07 | Asm Ip Holdings B.V. | Organic reactants for atomic layer deposition |
| US9812320B1 (en) | 2016-07-28 | 2017-11-07 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
| US9887082B1 (en) | 2016-07-28 | 2018-02-06 | Asm Ip Holding B.V. | Method and apparatus for filling a gap |
| KR102532607B1 (ko) | 2016-07-28 | 2023-05-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 가공 장치 및 그 동작 방법 |
| US11532757B2 (en) | 2016-10-27 | 2022-12-20 | Asm Ip Holding B.V. | Deposition of charge trapping layers |
| US10714350B2 (en) | 2016-11-01 | 2020-07-14 | ASM IP Holdings, B.V. | Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures |
| KR102546317B1 (ko) | 2016-11-15 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기체 공급 유닛 및 이를 포함하는 기판 처리 장치 |
| KR20180068582A (ko) | 2016-12-14 | 2018-06-22 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11581186B2 (en) | 2016-12-15 | 2023-02-14 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus |
| US11447861B2 (en) | 2016-12-15 | 2022-09-20 | Asm Ip Holding B.V. | Sequential infiltration synthesis apparatus and a method of forming a patterned structure |
| TWI671792B (zh) | 2016-12-19 | 2019-09-11 | 荷蘭商Ａｓｍ知識產權私人控股有限公司 | 基板處理設備 |
| US10269558B2 (en) | 2016-12-22 | 2019-04-23 | Asm Ip Holding B.V. | Method of forming a structure on a substrate |
| US11390950B2 (en) | 2017-01-10 | 2022-07-19 | Asm Ip Holding B.V. | Reactor system and method to reduce residue buildup during a film deposition process |
| US10468261B2 (en) | 2017-02-15 | 2019-11-05 | Asm Ip Holding B.V. | Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures |
| US10529563B2 (en) | 2017-03-29 | 2020-01-07 | Asm Ip Holdings B.V. | Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures |
| US10770286B2 (en) | 2017-05-08 | 2020-09-08 | Asm Ip Holdings B.V. | Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures |
| US12040200B2 (en) | 2017-06-20 | 2024-07-16 | Asm Ip Holding B.V. | Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus |
| US11306395B2 (en) | 2017-06-28 | 2022-04-19 | Asm Ip Holding B.V. | Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus |
| KR20190009245A (ko) | 2017-07-18 | 2019-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물 |
| US10541333B2 (en) | 2017-07-19 | 2020-01-21 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
| US11374112B2 (en) | 2017-07-19 | 2022-06-28 | Asm Ip Holding B.V. | Method for depositing a group IV semiconductor and related semiconductor device structures |
| US11018002B2 (en) | 2017-07-19 | 2021-05-25 | Asm Ip Holding B.V. | Method for selectively depositing a Group IV semiconductor and related semiconductor device structures |
| US10590535B2 (en) | 2017-07-26 | 2020-03-17 | Asm Ip Holdings B.V. | Chemical treatment, deposition and/or infiltration apparatus and method for using the same |
| US10770336B2 (en) | 2017-08-08 | 2020-09-08 | Asm Ip Holding B.V. | Substrate lift mechanism and reactor including same |
| US10692741B2 (en) | 2017-08-08 | 2020-06-23 | Asm Ip Holdings B.V. | Radiation shield |
| US11769682B2 (en) | 2017-08-09 | 2023-09-26 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
| US11139191B2 (en) | 2017-08-09 | 2021-10-05 | Asm Ip Holding B.V. | Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith |
| US11830730B2 (en) | 2017-08-29 | 2023-11-28 | Asm Ip Holding B.V. | Layer forming method and apparatus |
| US11056344B2 (en) | 2017-08-30 | 2021-07-06 | Asm Ip Holding B.V. | Layer forming method |
| US11295980B2 (en) | 2017-08-30 | 2022-04-05 | Asm Ip Holding B.V. | Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures |
| KR102491945B1 (ko) | 2017-08-30 | 2023-01-26 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US10658205B2 (en) | 2017-09-28 | 2020-05-19 | Asm Ip Holdings B.V. | Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber |
| US10403504B2 (en) | 2017-10-05 | 2019-09-03 | Asm Ip Holding B.V. | Method for selectively depositing a metallic film on a substrate |
| US10923344B2 (en) | 2017-10-30 | 2021-02-16 | Asm Ip Holding B.V. | Methods for forming a semiconductor structure and related semiconductor structures |
| US11022879B2 (en) | 2017-11-24 | 2021-06-01 | Asm Ip Holding B.V. | Method of forming an enhanced unexposed photoresist layer |
| TWI791689B (zh) | 2017-11-27 | 2023-02-11 | 荷蘭商Ａｓｍ智慧財產控股私人有限公司 | 包括潔淨迷你環境之裝置 |
| JP7214724B2 (ja) | 2017-11-27 | 2023-01-30 | エーエスエム アイピー ホールディング ビー．ブイ． | バッチ炉で利用されるウェハカセットを収納するための収納装置 |
| US10872771B2 (en) | 2018-01-16 | 2020-12-22 | Asm Ip Holding B. V. | Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures |
| WO2019142055A2 (en) | 2018-01-19 | 2019-07-25 | Asm Ip Holding B.V. | Method for depositing a gap-fill layer by plasma-assisted deposition |
| TWI799494B (zh) | 2018-01-19 | 2023-04-21 | 荷蘭商Ａｓｍ 智慧財產控股公司 | 沈積方法 |
| US11081345B2 (en) | 2018-02-06 | 2021-08-03 | Asm Ip Holding B.V. | Method of post-deposition treatment for silicon oxide film |
| US10896820B2 (en) | 2018-02-14 | 2021-01-19 | Asm Ip Holding B.V. | Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process |
| JP7124098B2 (ja) | 2018-02-14 | 2022-08-23 | エーエスエム・アイピー・ホールディング・ベー・フェー | 周期的堆積プロセスにより基材上にルテニウム含有膜を堆積させる方法 |
| KR102636427B1 (ko) | 2018-02-20 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 장치 |
| US10975470B2 (en) | 2018-02-23 | 2021-04-13 | Asm Ip Holding B.V. | Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment |
| US11473195B2 (en) | 2018-03-01 | 2022-10-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus and a method for processing a substrate |
| US11629406B2 (en) | 2018-03-09 | 2023-04-18 | Asm Ip Holding B.V. | Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate |
| US11114283B2 (en) | 2018-03-16 | 2021-09-07 | Asm Ip Holding B.V. | Reactor, system including the reactor, and methods of manufacturing and using same |
| KR102646467B1 (ko) | 2018-03-27 | 2024-03-11 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조 |
| US11088002B2 (en) | 2018-03-29 | 2021-08-10 | Asm Ip Holding B.V. | Substrate rack and a substrate processing system and method |
| US11230766B2 (en) | 2018-03-29 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| TWI843623B (zh) | 2018-05-08 | 2024-05-21 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構 |
| US12025484B2 (en) | 2018-05-08 | 2024-07-02 | Asm Ip Holding B.V. | Thin film forming method |
| KR102596988B1 (ko) | 2018-05-28 | 2023-10-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 방법 및 그에 의해 제조된 장치 |
| US11718913B2 (en) | 2018-06-04 | 2023-08-08 | Asm Ip Holding B.V. | Gas distribution system and reactor system including same |
| TWI840362B (zh) | 2018-06-04 | 2024-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 水氣降低的晶圓處置腔室 |
| US11286562B2 (en) | 2018-06-08 | 2022-03-29 | Asm Ip Holding B.V. | Gas-phase chemical reactor and method of using same |
| US10797133B2 (en) | 2018-06-21 | 2020-10-06 | Asm Ip Holding B.V. | Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures |
| KR102568797B1 (ko) | 2018-06-21 | 2023-08-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 시스템 |
| KR20210024462A (ko) | 2018-06-27 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 금속 함유 재료를 형성하기 위한 주기적 증착 방법 및 금속 함유 재료를 포함하는 필름 및 구조체 |
| JP7515411B2 (ja) | 2018-06-27 | 2024-07-12 | エーエスエム・アイピー・ホールディング・ベー・フェー | 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法 |
| US10612136B2 (en) | 2018-06-29 | 2020-04-07 | ASM IP Holding, B.V. | Temperature-controlled flange and reactor system including same |
| US10755922B2 (en) | 2018-07-03 | 2020-08-25 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
| US10388513B1 (en) | 2018-07-03 | 2019-08-20 | Asm Ip Holding B.V. | Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition |
| US11053591B2 (en) | 2018-08-06 | 2021-07-06 | Asm Ip Holding B.V. | Multi-port gas injection system and reactor system including same |
| US11430674B2 (en) | 2018-08-22 | 2022-08-30 | Asm Ip Holding B.V. | Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods |
| US11024523B2 (en) | 2018-09-11 | 2021-06-01 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| KR20200030162A (ko) | 2018-09-11 | 2020-03-20 | 에이에스엠 아이피 홀딩 비.브이. | 박막 증착 방법 |
| US11049751B2 (en) | 2018-09-14 | 2021-06-29 | Asm Ip Holding B.V. | Cassette supply system to store and handle cassettes and processing apparatus equipped therewith |
| CN110970344A (zh) | 2018-10-01 | 2020-04-07 | Asm Ip控股有限公司 | 衬底保持设备、包含所述设备的系统及其使用方法 |
| US11232963B2 (en) | 2018-10-03 | 2022-01-25 | Asm Ip Holding B.V. | Substrate processing apparatus and method |
| KR102592699B1 (ko) | 2018-10-08 | 2023-10-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치 |
| KR102546322B1 (ko) | 2018-10-19 | 2023-06-21 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
| KR102605121B1 (ko) | 2018-10-19 | 2023-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 및 기판 처리 방법 |
| USD948463S1 (en) | 2018-10-24 | 2022-04-12 | Asm Ip Holding B.V. | Susceptor for semiconductor substrate supporting apparatus |
| US11087997B2 (en) | 2018-10-31 | 2021-08-10 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
| KR20200051105A (ko) | 2018-11-02 | 2020-05-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 지지 유닛 및 이를 포함하는 기판 처리 장치 |
| US11572620B2 (en) | 2018-11-06 | 2023-02-07 | Asm Ip Holding B.V. | Methods for selectively depositing an amorphous silicon film on a substrate |
| US11031242B2 (en) | 2018-11-07 | 2021-06-08 | Asm Ip Holding B.V. | Methods for depositing a boron doped silicon germanium film |
| US10818758B2 (en) | 2018-11-16 | 2020-10-27 | Asm Ip Holding B.V. | Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures |
| US10847366B2 (en) | 2018-11-16 | 2020-11-24 | Asm Ip Holding B.V. | Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process |
| US12040199B2 (en) | 2018-11-28 | 2024-07-16 | Asm Ip Holding B.V. | Substrate processing apparatus for processing substrates |
| US11217444B2 (en) | 2018-11-30 | 2022-01-04 | Asm Ip Holding B.V. | Method for forming an ultraviolet radiation responsive metal oxide-containing film |
| KR102636428B1 (ko) | 2018-12-04 | 2024-02-13 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치를 세정하는 방법 |
| US11158513B2 (en) * | 2018-12-13 | 2021-10-26 | Asm Ip Holding B.V. | Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures |
| TW202037745A (zh) | 2018-12-14 | 2020-10-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成裝置結構之方法、其所形成之結構及施行其之系統 |
| US10923502B2 (en) | 2019-01-16 | 2021-02-16 | Sandisk Technologies Llc | Three-dimensional ferroelectric memory devices including a backside gate electrode and methods of making same |
| TWI819180B (zh) | 2019-01-17 | 2023-10-21 | 荷蘭商Ａｓｍ 智慧財產控股公司 | 藉由循環沈積製程於基板上形成含過渡金屬膜之方法 |
| KR20200091543A (ko) | 2019-01-22 | 2020-07-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| CN111524788B (zh) | 2019-02-01 | 2023-11-24 | Asm Ip私人控股有限公司 | 氧化硅的拓扑选择性膜形成的方法 |
| KR102626263B1 (ko) | 2019-02-20 | 2024-01-16 | 에이에스엠 아이피 홀딩 비.브이. | 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치 |
| JP2020136678A (ja) | 2019-02-20 | 2020-08-31 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材表面内に形成された凹部を充填するための方法および装置 |
| JP7509548B2 (ja) | 2019-02-20 | 2024-07-02 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基材表面内に形成された凹部を充填するための周期的堆積方法および装置 |
| KR20200102357A (ko) | 2019-02-20 | 2020-08-31 | 에이에스엠 아이피 홀딩 비.브이. | 3-d nand 응용의 플러그 충진체 증착용 장치 및 방법 |
| TWI842826B (zh) | 2019-02-22 | 2024-05-21 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基材處理設備及處理基材之方法 |
| KR20200108242A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체 |
| KR20200108248A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | SiOCN 층을 포함한 구조체 및 이의 형성 방법 |
| KR20200108243A (ko) | 2019-03-08 | 2020-09-17 | 에이에스엠 아이피 홀딩 비.브이. | SiOC 층을 포함한 구조체 및 이의 형성 방법 |
| US11769789B2 (en) | 2019-03-28 | 2023-09-26 | Intel Corporation | MFM capacitor with multilayered oxides and metals and processes for forming such |
| KR20200116033A (ko) | 2019-03-28 | 2020-10-08 | 에이에스엠 아이피 홀딩 비.브이. | 도어 개방기 및 이를 구비한 기판 처리 장치 |
| KR20200116855A (ko) | 2019-04-01 | 2020-10-13 | 에이에스엠 아이피 홀딩 비.브이. | 반도체 소자를 제조하는 방법 |
| US11447864B2 (en) | 2019-04-19 | 2022-09-20 | Asm Ip Holding B.V. | Layer forming method and apparatus |
| KR20200125453A (ko) | 2019-04-24 | 2020-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 기상 반응기 시스템 및 이를 사용하는 방법 |
| KR20200130121A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 딥 튜브가 있는 화학물질 공급원 용기 |
| KR20200130118A (ko) | 2019-05-07 | 2020-11-18 | 에이에스엠 아이피 홀딩 비.브이. | 비정질 탄소 중합체 막을 개질하는 방법 |
| KR20200130652A (ko) | 2019-05-10 | 2020-11-19 | 에이에스엠 아이피 홀딩 비.브이. | 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조 |
| JP2020188254A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー．ブイ． | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
| JP2020188255A (ja) | 2019-05-16 | 2020-11-19 | エーエスエム アイピー ホールディング ビー．ブイ． | ウェハボートハンドリング装置、縦型バッチ炉および方法 |
| USD947913S1 (en) | 2019-05-17 | 2022-04-05 | Asm Ip Holding B.V. | Susceptor shaft |
| USD975665S1 (en) | 2019-05-17 | 2023-01-17 | Asm Ip Holding B.V. | Susceptor shaft |
| USD935572S1 (en) | 2019-05-24 | 2021-11-09 | Asm Ip Holding B.V. | Gas channel plate |
| USD922229S1 (en) | 2019-06-05 | 2021-06-15 | Asm Ip Holding B.V. | Device for controlling a temperature of a gas supply unit |
| KR20200141002A (ko) | 2019-06-06 | 2020-12-17 | 에이에스엠 아이피 홀딩 비.브이. | 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법 |
| KR20200143254A (ko) | 2019-06-11 | 2020-12-23 | 에이에스엠 아이피 홀딩 비.브이. | 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조 |
| USD944946S1 (en) | 2019-06-14 | 2022-03-01 | Asm Ip Holding B.V. | Shower plate |
| USD931978S1 (en) | 2019-06-27 | 2021-09-28 | Asm Ip Holding B.V. | Showerhead vacuum transport |
| KR20210005515A (ko) | 2019-07-03 | 2021-01-14 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법 |
| JP7499079B2 (ja) | 2019-07-09 | 2024-06-13 | エーエスエム・アイピー・ホールディング・ベー・フェー | 同軸導波管を用いたプラズマ装置、基板処理方法 |
| CN112216646A (zh) | 2019-07-10 | 2021-01-12 | Asm Ip私人控股有限公司 | 基板支撑组件及包括其的基板处理装置 |
| KR20210010307A (ko) | 2019-07-16 | 2021-01-27 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR20210010820A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 실리콘 게르마늄 구조를 형성하는 방법 |
| KR20210010816A (ko) | 2019-07-17 | 2021-01-28 | 에이에스엠 아이피 홀딩 비.브이. | 라디칼 보조 점화 플라즈마 시스템 및 방법 |
| US11643724B2 (en) | 2019-07-18 | 2023-05-09 | Asm Ip Holding B.V. | Method of forming structures using a neutral beam |
| TWI839544B (zh) | 2019-07-19 | 2024-04-21 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成形貌受控的非晶碳聚合物膜之方法 |
| CN112309843A (zh) | 2019-07-29 | 2021-02-02 | Asm Ip私人控股有限公司 | 实现高掺杂剂掺入的选择性沉积方法 |
| CN112309899A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
| CN112309900A (zh) | 2019-07-30 | 2021-02-02 | Asm Ip私人控股有限公司 | 基板处理设备 |
| US11587815B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| US11227782B2 (en) | 2019-07-31 | 2022-01-18 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| US11587814B2 (en) | 2019-07-31 | 2023-02-21 | Asm Ip Holding B.V. | Vertical batch furnace assembly |
| CN112323048B (zh) | 2019-08-05 | 2024-02-09 | Asm Ip私人控股有限公司 | 用于化学源容器的液位传感器 |
| USD965524S1 (en) | 2019-08-19 | 2022-10-04 | Asm Ip Holding B.V. | Susceptor support |
| USD965044S1 (en) | 2019-08-19 | 2022-09-27 | Asm Ip Holding B.V. | Susceptor shaft |
| JP2021031769A (ja) | 2019-08-21 | 2021-03-01 | エーエスエム アイピー ホールディング ビー．ブイ． | 成膜原料混合ガス生成装置及び成膜装置 |
| USD949319S1 (en) | 2019-08-22 | 2022-04-19 | Asm Ip Holding B.V. | Exhaust duct |
| USD979506S1 (en) | 2019-08-22 | 2023-02-28 | Asm Ip Holding B.V. | Insulator |
| USD930782S1 (en) | 2019-08-22 | 2021-09-14 | Asm Ip Holding B.V. | Gas distributor |
| USD940837S1 (en) | 2019-08-22 | 2022-01-11 | Asm Ip Holding B.V. | Electrode |
| KR20210024423A (ko) | 2019-08-22 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 홀을 구비한 구조체를 형성하기 위한 방법 |
| KR20210024420A (ko) | 2019-08-23 | 2021-03-05 | 에이에스엠 아이피 홀딩 비.브이. | 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법 |
| US11286558B2 (en) | 2019-08-23 | 2022-03-29 | Asm Ip Holding B.V. | Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film |
| KR20210029090A (ko) | 2019-09-04 | 2021-03-15 | 에이에스엠 아이피 홀딩 비.브이. | 희생 캡핑 층을 이용한 선택적 증착 방법 |
| KR20210029663A (ko) | 2019-09-05 | 2021-03-16 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11195993B2 (en) * | 2019-09-16 | 2021-12-07 | International Business Machines Corporation | Encapsulation topography-assisted self-aligned MRAM top contact |
| US11562901B2 (en) | 2019-09-25 | 2023-01-24 | Asm Ip Holding B.V. | Substrate processing method |
| CN112593212B (zh) | 2019-10-02 | 2023-12-22 | Asm Ip私人控股有限公司 | 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法 |
| CN112635282A (zh) | 2019-10-08 | 2021-04-09 | Asm Ip私人控股有限公司 | 具有连接板的基板处理装置、基板处理方法 |
| KR20210042810A (ko) | 2019-10-08 | 2021-04-20 | 에이에스엠 아이피 홀딩 비.브이. | 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법 |
| US11043628B2 (en) | 2019-10-08 | 2021-06-22 | International Business Machines Corporation | Multi-layer bottom electrode for embedded memory devices |
| KR20210043460A (ko) | 2019-10-10 | 2021-04-21 | 에이에스엠 아이피 홀딩 비.브이. | 포토레지스트 하부층을 형성하기 위한 방법 및 이를 포함한 구조체 |
| US12009241B2 (en) | 2019-10-14 | 2024-06-11 | Asm Ip Holding B.V. | Vertical batch furnace assembly with detector to detect cassette |
| TWI834919B (zh) | 2019-10-16 | 2024-03-11 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 氧化矽之拓撲選擇性膜形成之方法 |
| US11637014B2 (en) | 2019-10-17 | 2023-04-25 | Asm Ip Holding B.V. | Methods for selective deposition of doped semiconductor material |
| KR20210047808A (ko) | 2019-10-21 | 2021-04-30 | 에이에스엠 아이피 홀딩 비.브이. | 막을 선택적으로 에칭하기 위한 장치 및 방법 |
| KR20210050453A (ko) | 2019-10-25 | 2021-05-07 | 에이에스엠 아이피 홀딩 비.브이. | 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
| US11646205B2 (en) | 2019-10-29 | 2023-05-09 | Asm Ip Holding B.V. | Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same |
| KR20210054983A (ko) | 2019-11-05 | 2021-05-14 | 에이에스엠 아이피 홀딩 비.브이. | 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템 |
| US11501968B2 (en) | 2019-11-15 | 2022-11-15 | Asm Ip Holding B.V. | Method for providing a semiconductor device with silicon filled gaps |
| KR20210062561A (ko) | 2019-11-20 | 2021-05-31 | 에이에스엠 아이피 홀딩 비.브이. | 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템 |
| KR20210065848A (ko) | 2019-11-26 | 2021-06-04 | 에이에스엠 아이피 홀딩 비.브이. | 제1 유전체 표면과 제2 금속성 표면을 포함한 기판 상에 타겟 막을 선택적으로 형성하기 위한 방법 |
| CN112951697A (zh) | 2019-11-26 | 2021-06-11 | Asm Ip私人控股有限公司 | 基板处理设备 |
| CN112885692A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
| CN112885693A (zh) | 2019-11-29 | 2021-06-01 | Asm Ip私人控股有限公司 | 基板处理设备 |
| JP7527928B2 (ja) | 2019-12-02 | 2024-08-05 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基板処理装置、基板処理方法 |
| KR20210070898A (ko) | 2019-12-04 | 2021-06-15 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| US11885013B2 (en) | 2019-12-17 | 2024-01-30 | Asm Ip Holding B.V. | Method of forming vanadium nitride layer and structure including the vanadium nitride layer |
| KR20210080214A (ko) | 2019-12-19 | 2021-06-30 | 에이에스엠 아이피 홀딩 비.브이. | 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조 |
| KR20210089079A (ko) | 2020-01-06 | 2021-07-15 | 에이에스엠 아이피 홀딩 비.브이. | 채널형 리프트 핀 |
| JP2021109175A (ja) | 2020-01-06 | 2021-08-02 | エーエスエム・アイピー・ホールディング・ベー・フェー | ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム |
| US11993847B2 (en) | 2020-01-08 | 2024-05-28 | Asm Ip Holding B.V. | Injector |
| KR102675856B1 (ko) | 2020-01-20 | 2024-06-17 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 및 박막 표면 개질 방법 |
| TW202130846A (zh) | 2020-02-03 | 2021-08-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成包括釩或銦層的結構之方法 |
| KR20210100010A (ko) | 2020-02-04 | 2021-08-13 | 에이에스엠 아이피 홀딩 비.브이. | 대형 물품의 투과율 측정을 위한 방법 및 장치 |
| US11776846B2 (en) | 2020-02-07 | 2023-10-03 | Asm Ip Holding B.V. | Methods for depositing gap filling fluids and related systems and devices |
| US11781243B2 (en) | 2020-02-17 | 2023-10-10 | Asm Ip Holding B.V. | Method for depositing low temperature phosphorous-doped silicon |
| TW202203344A (zh) | 2020-02-28 | 2022-01-16 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 專用於零件清潔的系統 |
| KR20210116240A (ko) | 2020-03-11 | 2021-09-27 | 에이에스엠 아이피 홀딩 비.브이. | 조절성 접합부를 갖는 기판 핸들링 장치 |
| US11876356B2 (en) | 2020-03-11 | 2024-01-16 | Asm Ip Holding B.V. | Lockout tagout assembly and system and method of using same |
| KR20210117157A (ko) | 2020-03-12 | 2021-09-28 | 에이에스엠 아이피 홀딩 비.브이. | 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법 |
| KR20210124042A (ko) | 2020-04-02 | 2021-10-14 | 에이에스엠 아이피 홀딩 비.브이. | 박막 형성 방법 |
| TW202146689A (zh) | 2020-04-03 | 2021-12-16 | 荷蘭商Ａｓｍ Ｉｐ控股公司 | 阻障層形成方法及半導體裝置的製造方法 |
| TW202145344A (zh) | 2020-04-08 | 2021-12-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於選擇性蝕刻氧化矽膜之設備及方法 |
| US11821078B2 (en) | 2020-04-15 | 2023-11-21 | Asm Ip Holding B.V. | Method for forming precoat film and method for forming silicon-containing film |
| US11996289B2 (en) | 2020-04-16 | 2024-05-28 | Asm Ip Holding B.V. | Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods |
| CN113555279A (zh) | 2020-04-24 | 2021-10-26 | Asm Ip私人控股有限公司 | 形成含氮化钒的层的方法及包含其的结构 |
| KR20210132605A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 냉각 가스 공급부를 포함한 수직형 배치 퍼니스 어셈블리 |
| KR20210132600A (ko) | 2020-04-24 | 2021-11-04 | 에이에스엠 아이피 홀딩 비.브이. | 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템 |
| KR20210134226A (ko) | 2020-04-29 | 2021-11-09 | 에이에스엠 아이피 홀딩 비.브이. | 고체 소스 전구체 용기 |
| KR20210134869A (ko) | 2020-05-01 | 2021-11-11 | 에이에스엠 아이피 홀딩 비.브이. | Foup 핸들러를 이용한 foup의 빠른 교환 |
| JP2021177545A (ja) | 2020-05-04 | 2021-11-11 | エーエスエム・アイピー・ホールディング・ベー・フェー | 基板を処理するための基板処理システム |
| KR20210141379A (ko) | 2020-05-13 | 2021-11-23 | 에이에스엠 아이피 홀딩 비.브이. | 반응기 시스템용 레이저 정렬 고정구 |
| TW202146699A (zh) | 2020-05-15 | 2021-12-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統 |
| KR20210143653A (ko) | 2020-05-19 | 2021-11-29 | 에이에스엠 아이피 홀딩 비.브이. | 기판 처리 장치 |
| KR20210145078A (ko) | 2020-05-21 | 2021-12-01 | 에이에스엠 아이피 홀딩 비.브이. | 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법 |
| KR20210145080A (ko) | 2020-05-22 | 2021-12-01 | 에이에스엠 아이피 홀딩 비.브이. | 과산화수소를 사용하여 박막을 증착하기 위한 장치 |
| TW202201602A (zh) | 2020-05-29 | 2022-01-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基板處理方法 |
| TW202218133A (zh) | 2020-06-24 | 2022-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 形成含矽層之方法 |
| TW202217953A (zh) | 2020-06-30 | 2022-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基板處理方法 |
| TW202202649A (zh) | 2020-07-08 | 2022-01-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 基板處理方法 |
| KR20220010438A (ko) | 2020-07-17 | 2022-01-25 | 에이에스엠 아이피 홀딩 비.브이. | 포토리소그래피에 사용하기 위한 구조체 및 방법 |
| TW202204662A (zh) | 2020-07-20 | 2022-02-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於沉積鉬層之方法及系統 |
| US12040177B2 (en) | 2020-08-18 | 2024-07-16 | Asm Ip Holding B.V. | Methods for forming a laminate film by cyclical plasma-enhanced deposition processes |
| US11725280B2 (en) | 2020-08-26 | 2023-08-15 | Asm Ip Holding B.V. | Method for forming metal silicon oxide and metal silicon oxynitride layers |
| USD990534S1 (en) | 2020-09-11 | 2023-06-27 | Asm Ip Holding B.V. | Weighted lift pin |
| USD1012873S1 (en) | 2020-09-24 | 2024-01-30 | Asm Ip Holding B.V. | Electrode for semiconductor processing apparatus |
| US12009224B2 (en) | 2020-09-29 | 2024-06-11 | Asm Ip Holding B.V. | Apparatus and method for etching metal nitrides |
| CN114293174A (zh) | 2020-10-07 | 2022-04-08 | Asm Ip私人控股有限公司 | 气体供应单元和包括气体供应单元的衬底处理设备 |
| TW202229613A (zh) | 2020-10-14 | 2022-08-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 於階梯式結構上沉積材料的方法 |
| TW202217037A (zh) | 2020-10-22 | 2022-05-01 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 沉積釩金屬的方法、結構、裝置及沉積總成 |
| TW202223136A (zh) | 2020-10-28 | 2022-06-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 用於在基板上形成層之方法、及半導體處理系統 |
| TW202235649A (zh) | 2020-11-24 | 2022-09-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 填充間隙之方法與相關之系統及裝置 |
| TW202235675A (zh) | 2020-11-30 | 2022-09-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 注入器、及基板處理設備 |
| US11946137B2 (en) | 2020-12-16 | 2024-04-02 | Asm Ip Holding B.V. | Runout and wobble measurement fixtures |
| TW202231903A (zh) | 2020-12-22 | 2022-08-16 | 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 | 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成 |
| USD981973S1 (en) | 2021-05-11 | 2023-03-28 | Asm Ip Holding B.V. | Reactor wall for substrate processing apparatus |
| USD980814S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas distributor for substrate processing apparatus |
| USD980813S1 (en) | 2021-05-11 | 2023-03-14 | Asm Ip Holding B.V. | Gas flow control plate for substrate processing apparatus |
| USD1023959S1 (en) | 2021-05-11 | 2024-04-23 | Asm Ip Holding B.V. | Electrode for substrate processing apparatus |
| USD990441S1 (en) | 2021-09-07 | 2023-06-27 | Asm Ip Holding B.V. | Gas flow control plate |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174213A (ja) * | 1998-12-10 | 2000-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001044376A (ja) * | 1999-05-26 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法 |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198994A (en) | 1988-08-31 | 1993-03-30 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
| US5523964A (en) | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| KR970054183A (ko) * | 1995-12-26 | 1997-07-31 | 김광호 | 에프 램(fram) 셀의 제조방법 |
| JP3385889B2 (ja) * | 1996-12-25 | 2003-03-10 | 株式会社日立製作所 | 強誘電体メモリ素子及びその製造方法 |
| KR19980066717A (ko) * | 1997-01-28 | 1998-10-15 | 김광호 | 에프램(fram)셀의 제조방법 |
| JPH1117124A (ja) * | 1997-06-24 | 1999-01-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| DE19805712A1 (de) * | 1998-02-12 | 1999-08-26 | Siemens Ag | Speicherzellenanordnung und entsprechendes Herstellungsverfahren |
| JP3630999B2 (ja) * | 1998-08-19 | 2005-03-23 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JP3931445B2 (ja) * | 1998-09-10 | 2007-06-13 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR100391987B1 (ko) * | 2000-09-18 | 2003-07-22 | 삼성전자주식회사 | 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법 |
| DE10053172A1 (de) * | 2000-10-26 | 2002-05-16 | Infineon Technologies Ag | Kontaktierungsstruktur für einen ferroelektrischen Speicherkondensator und Verfahren zu ihrer Herstellung |
| DE10053171C2 (de) * | 2000-10-26 | 2003-02-06 | Infineon Technologies Ag | Verfahren zum Herstellen einer ferroelektrischen oder paraelektrischen metalloxidhaltigen Schicht und eines Speicherbauelements daraus |
| DE10053170C2 (de) * | 2000-10-26 | 2002-09-26 | Infineon Technologies Ag | Speicherkondensator und zugehörige Kontaktierungsstruktur sowie Verfahren zu deren Herstellung |
-
2002
- 2002-01-30 KR KR10-2002-0005421A patent/KR100450669B1/ko not_active IP Right Cessation
- 2002-12-03 US US10/308,843 patent/US6979881B2/en not_active Expired - Fee Related
-
2003
- 2003-01-10 JP JP2003005049A patent/JP4601902B2/ja not_active Expired - Fee Related
-
2005
- 2005-10-12 US US11/248,629 patent/US7348616B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000174213A (ja) * | 1998-12-10 | 2000-06-23 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2001044376A (ja) * | 1999-05-26 | 2001-02-16 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法 |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6979881B2 (en) | 2005-12-27 |
| KR20030065700A (ko) | 2003-08-09 |
| US7348616B2 (en) | 2008-03-25 |
| JP2003229540A (ja) | 2003-08-15 |
| US20030141527A1 (en) | 2003-07-31 |
| KR100450669B1 (ko) | 2004-10-01 |
| US20060108622A1 (en) | 2006-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4601902B2 (ja) | 酸素浸透経路を備える強誘電体集積回路素子 | |
| JP4623919B2 (ja) | 拡張されたプレートラインを有する強誘電体メモリ素子及びその製造方法 | |
| US6337496B2 (en) | Ferroelectric capacitor | |
| JP3343055B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| US6291251B1 (en) | Method for fabricating ferroelectric memory | |
| KR100432881B1 (ko) | 강유전성 메모리 장치 및 그 제조방법 | |
| EP1560265A2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100481853B1 (ko) | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 | |
| US6472229B1 (en) | Method for manufacturing a ferroelectric capacitor having improved polarization characteristics and a method for manufacturing a ferroelectric memory device incorporating such capacitor | |
| US6911362B2 (en) | Methods for forming electronic devices including capacitor structures | |
| US7419837B2 (en) | Method of manufacturing semiconductor device | |
| KR100476375B1 (ko) | 캐패시터 및 그를 구비하는 비휘발 소자의 제조 방법 | |
| US7052951B2 (en) | Ferroelectric memory devices with enhanced ferroelectric properties and methods for fabricating such memory devices | |
| US20020061604A1 (en) | Method for fabricating a ferroelectric or paraelectric metal oxide-containing layer and a memory component therefrom | |
| JP2000349249A (ja) | 半導体記憶装置の製造方法 | |
| KR100428790B1 (ko) | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 | |
| JP2005026345A (ja) | 強誘電体キャパシタ、強誘電体キャパシタを具える半導体装置、強誘電体キャパシタの製造方法及び半導体装置の製造方法 | |
| JP2005093605A (ja) | 半導体装置およびその製造方法 | |
| KR100582352B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100362182B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR101060763B1 (ko) | 반도체 장치의 강유전체 캐패시터 제조방법 | |
| JP2000150809A (ja) | 強誘電体を用いた半導体記憶素子の構造及びその製造方法 | |
| KR20040008718A (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR20040001869A (ko) | 강유전체 메모리 소자의 제조 방법 | |
| KR20050003047A (ko) | 강유전체 메모리 소자의 캐패시터 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051208 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091104 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20100302 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100702 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100709 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100803 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100831 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100929 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |