JP2008091519A - ReRAM - Google Patents
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Abstract
【解決手段】ワード線WL(ゲート)で代表されるメモリセル選択トランジスタ上に形成された多層メタル配線層M1・・・・と、多層メタル配線層M1・・・・の上層に在って且つ素子ピッチPR が前記多層メタル配線層M1・・・・の下層に在る配線のピッチPL に比較して広いピッチで形成されたReRAM素子7を備える。
【選択図】 図1
Description
メモリセル選択トランジスタ上に形成された多層メタル配線層と、
多層メタル配線層の上層に在って且つ素子ピッチが前記多層メタル配線層の下層に在る配線のピッチに比較して広いピッチで形成されたReRAM素子
を備えてなることを特徴とするReRAM。
メモリセル選択トランジスタ上に形成された多層メタル配線層に於いて、
下層メタル配線層からReRAM素子が形成される上層メタル配線層に至る間に介在する配線がピッチを漸増して形成されてなること
を特徴とする(付記1)記載のReRAM。
多層メタル配線層に於ける下層メタル配線層に形成されたReRAMの周辺回路と、
一部が前記周辺回路上に展延するReRAM素子と
を備えてなることを特徴とする(付記1)或いは(付記2)記載のReRAM。
ReRAMがシステムLSIの混載メモリであって、システムLSIのロジックで使われる多層配線層のうちReRAM上に展延する配線層を用いてReRAM素子とメモリセル選択トランジスタとを接続してなること
を特徴とする(付記1)乃至(付記3)の何れか1記載のReRAM。
メモリセルアレイを小グループに分割してチップ内に分散したブロックと、
前記各ブロックの周辺領域に作り込まれたReRAM周辺回路と、
多層配線層の上層配線層に在って前記周辺回路を含むブロックのサイズに応じて最大離間距離を定めて形成されたReRAM素子と
を備えてなることを特徴とするReRAM。
ReRAM素子が積層されてなること
を特徴とする(付記1)乃至(付記5)の何れか1記載のReRAM。
V1乃至V5 ビア
PL 配線ピッチ
PR ReRAM素子ピッチ
WL ワード線
SL 接地(GND)線
BL ビット線
7 ReRAM素子
11 コラム(列)系制御回路
12 接続領域
Claims (5)
- メモリセル選択トランジスタ上に形成された多層メタル配線層と、
多層メタル配線層の上層に在って且つ素子ピッチが前記多層メタル配線層の下層に在る配線のピッチに比較して広いピッチで形成されたReRAM素子
を備えてなることを特徴とするReRAM。 - メモリセル選択トランジスタ上に形成された多層メタル配線層に於いて、
下層メタル配線層からReRAM素子が形成される上層メタル配線層に至る間に介在する配線層がピッチを漸増して形成されてなること
を特徴とする請求項1記載のReRAM。 - 多層メタル配線層に於ける下層メタル配線層に形成されたReRAMの周辺回路と、
一部が前記周辺回路上に展延するReRAM素子と
を備えてなることを特徴とする請求項1或いは請求項2記載のReRAM。 - ReRAMがシステムLSIの混載メモリであって、システムLSIのロジックで使われる多層配線層のうちReRAM上に展延する配線層を用いてReRAM素子とメモリセル選択トランジスタとを接続してなること
を特徴とする請求項1乃至請求項3の何れか1記載のReRAM。 - メモリセルアレイを小グループに分割してチップ内に分散したブロックと、
前記各ブロックの周辺領域に作り込まれたReRAM周辺回路と、
多層配線層の上層配線層に在って前記周辺回路を含むブロックのサイズに応じて最大離間距離が定められて形成されたReRAM素子と
を備えてなることを特徴とする請求項1乃至請求項4の何れか1記載のReRAM。
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