JP2010282673A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を提供する。
【解決手段】 Ｚ方向に整列するメモリセルの各一端が、Ｘ及びＹ方向に夫々複数配置されＺ方向に延伸する中間選択線に、Ｚ方向の同じ位置の各メモリセルの他端が、Ｚ方向に複数配置された第３選択線１２に接続して３次元メモリセルアレイ１が構成され、第１選択トランジスタがＸ及びＹ方向に夫々複数配置して２次元アレイ２が構成され、Ｘ方向に整列する第１選択トランジスタの各ゲートが第１選択線１３に接続し、Ｙ方向に整列する第１選択トランジスタの各ドレインが第２選択線１４に、第１選択トランジスタの各ソースが中間選択線に、第１選択線がＸデコーダ３に、第２選択線がＹデコーダ４に、第３選択線が第２選択トランジスタ１５を介してＺデコーダ５に、夫々接続し、ＸまたはＹ方向に複数配置された第３選択線が第２選択トランジスタにより選択される。
【選択図】 図１

Description

本発明は、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数３次元マトリクス状に配置された３次元メモリセルアレイを備えた不揮発性半導体記憶装置に関し、特に、メモリセルを構成する２端子型の可変抵抗素子が電圧印加によって両端間の電気抵抗で規定される抵抗状態が２以上の異なる状態間で可逆的に変化し、当該状態が不揮発的に保持可能な不揮発性半導体記憶装置に関する。

携帯用電子機器等のモバイル機器の普及とともに、電源オフ時にも記憶したデータを保持することのできる大容量で安価な不揮発性メモリとしてフラッシュメモリが広く使用されている。しかし近年、フラッシュメモリの微細化限界が見えてきており、ＭＲＡＭ（磁気抵抗変化メモリ）、ＰＣＲＡＭ（相変化メモリ）、ＣＢＲＡＭ（固体電解質メモリ）、ＲＲＡＭ（抵抗変化メモリ：ＲＲＡＭは登録商標）等の不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易であり、既存のＣＭＯＳプロセスとの親和性が高いことに利点があることから注目されている。

ＲＲＡＭのような２端子型の可変抵抗素子を使ったメモリセルで構成される記憶装置において、最も大容量化が可能なメモリセル構造とメモリセルアレイ構造の組み合わせは、単体の可変抵抗素子で構成される１Ｒ型のメモリセルを互いに直交する配線の交差部分に形成するクロスポイント型メモリセルアレイである。１Ｒ型のメモリセルは、メモリセル中に可変抵抗素子を流れる電流を制限する素子が存在しないため、容易に複数層のクロスポイント型メモリセルアレイを上下に積層して３次元メモリセルアレイを構成することができる（例えば、下記の特許文献１参照）。しかし、１Ｒ型メモリセルは、電流制限素子が存在しないため、選択された２本の配線間に形成されているメモリセル以外の非選択配線に接続するメモリセルを介して寄生電流（回り込み電流）が流れるため、該寄生電流が選択メモリセルを流れる読み出し電流に重畳して、読み出し電流が判別困難または不能となる問題がある。

１Ｒ型メモリセルにおける寄生電流対策として、寄生電流の原因となる電源供給ラインの電位変動を低減させる回路を備える方法（例えば下記の特許文献２参照）、可変抵抗素子に直列にトランジスタを接続して１Ｔ１Ｒ型のメモリセル構造とする方法、或いは、可変抵抗素子に直列にダイオード、バリスタ等の電流制限素子を接続して１Ｄ１Ｒ型のメモリセル構造とする方法がある。１Ｔ１Ｒ型メモリセルは、可変抵抗素子に流れる電流の大きさ、方向の制御が可能であり制御性に優れるが、占有面積が大きく容易に多層構造をとることができないため、メモリ容量は、チップ面積と設計ルールに制限される。一方、１Ｄ１Ｒ型メモリセルは、加工を最適化することでクロスポイント構造による最少面積単位素子が形成され、例えば下記特許文献３に示すように、多層化も可能であることから、大容量化に適している。

米国特許出願公開第２００５／０２３０７２４号明細書 特開２００６−１５５８４６号公報 特開２００９−４７２５号公報

しかし、従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを構成する場合、積層数が増加すると最少サイズのパータンを形成するため高価な最先端露光装置によるフォトリソグラフィ工程が積層数に比例して増加するため、コストメリットに限界がある。

更に、メモリセルアレイは、２次元構造か３次元構造かに拘らず、メモリセルアレイ中の特定のアドレスのメモリセルに情報を書き込み、読み出すためのデコーダが必要である。従来のクロスポイント型メモリセルアレイを多層化した場合、２次元構造では、ワード線とビット線は夫々、１次元的に１方向に配列していたが、３次元構造になるとワード線とビット線は夫々、２次元的に積層方向にも配列されるため、例えば、特許文献３の図５〜図７に示されるように、少なくともワード線とビット線の一方を、２次元的にデコードする回路が必要となり、デコーダの回路構成が複雑化し、専有面積も増大し、チップコストの増大を招くことになる。

従って、大容量で安価なＲＲＡＭを実現するためには、１Ｒ型または１Ｄ１Ｒ型メモリセルが実現でき、且つ、多層化によるマスク工程の増加のない新規なメモリセルアレイ構造と単純なデコーダ回路構成の提案が必要となる。

本発明は、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイにおける問題点に鑑みてなされたものであり、その目的は、大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置を提供することにある。

上記目的を達成するため、本発明では、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置され、前記第３方向に隣接する複数の前記メモリセルの各一端が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配置され前記第３方向に延伸する中間選択線の対応する１つに共通に接続し、前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々が、前記第２方向及び前記第３方向に夫々複数配置され夫々前記第１方向に延伸する第３選択線の内の、前記第３方向の同じ位置に配置された複数の前記第３選択線の何れか１つに接続し、前記中間選択線を選択するための第１選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記メモリセルの配置領域に対して前記第３方向に隣接して配置され、前記第１方向に隣接する複数の前記第１選択トランジスタのゲートが、前記第２方向に複数配置され前記第１方向に延伸する第１選択線の１つに共通に接続し、前記第２方向に隣接する複数の前記第１選択トランジスタのドレイン及びソースの一方が、前記第１方向に複数配置され前記第２方向に延伸する第２選択線の１つに共通に接続し、複数の前記第１選択トランジスタのドレイン及びソースの他方が、前記中間選択線に各別に接続し、前記複数の第１選択線が、前記第１選択線を選択する第１デコーダに接続し、前記複数の第２選択線が、前記第２選択線を選択する第２デコーダに接続し、前記複数の第３選択線が、各別に前記第３選択線を選択するための第２選択トランジスタのドレイン及びソースの一方に接続し、前記第２選択トランジスタのゲートが、前記第１選択線、または、前記第１デコーダの部分的回路或いは付加回路によって選択される第４選択線に接続し、前記第２選択トランジスタのドレイン及びソースの他方が、前記第３選択線を選択する第３デコーダに接続していることを特徴とする不揮発性半導体記憶装置を提供する。

更に、上記特徴の不揮発性半導体記憶装置は、前記第３方向の各配列位置において、前記メモリセルの前記第２方向の配列数と、前記第３選択線の前記第２方向の配列数が同数の場合と、前記第３方向の各配列位置において、前記メモリセルの前記第２方向の配列数より、前記第３選択線の前記第２方向の配列数が少ない場合があるが、前者の場合、前記第２選択トランジスタのゲートが、前記第１選択線または前記第４選択線と接続し、後者の場合、前記第３方向の同じ位置に配置された複数の前記第３選択線の少なくとも１つは、当該第３選択線と他端が共通に接続する前記メモリセルの前記第２方向の配列数が複数であり、当該第３選択線と接続する前記第２選択トランジスタのゲートが、前記第４選択線と接続する。

更に、上記特徴の不揮発性半導体記憶装置は、前記第３選択線が、前記第２方向及び前記第３方向に夫々複数配置され夫々前記第１方向に延伸するのに代えて、前記第１方向及び前記第３方向に夫々複数配置され夫々前記第２方向に延伸する構成であっても構わない。この場合、前記第２選択トランジスタのゲートは、前記第１選択線、または、前記第１デコーダの部分的回路或いは付加回路によって選択される第４選択線と接続する構成に代えて、前記第２デコーダ、前記第２デコーダの部分的回路或いは付加回路、または、前記第２デコーダ或いはその部分的回路と等価な別デコーダによって選択される第５選択線と接続する構成とする。

更に、前記第３選択線が、前記第１方向及び前記第３方向に夫々複数配置され夫々前記第２方向に延伸する構成の場合、上記特徴の不揮発性半導体記憶装置は、前記第３方向の各配列位置において、前記メモリセルの前記第１方向の配列数と、前記第３選択線の前記第１方向の配列数が同数の場合と、前記第３方向の各配列位置において、前記メモリセルの前記第１方向の配列数より、前記第３選択線の前記第１方向の配列数が少ない場合があるが、前者の場合、前記第５選択線が、前記第２選択線と同数あり、前記第２デコーダまたは前記第２デコーダと等価な別デコーダに接続し、後者の場合、前記第３方向の同じ位置に配置された複数の前記第３選択線の少なくとも１つは、当該第３選択線と他端が共通に接続する前記メモリセルの前記第１方向の配列数が複数であり、当該第３選択線と接続する前記第２選択トランジスタのゲートが、前記第２デコーダの部分的回路或いは付加回路、または、前記第２デコーダの部分的回路と等価な別デコーダによって選択される前記第５選択線に接続する。

更に、上記特徴の不揮発性半導体記憶装置は、所定の基板上に、２次元マトリクス状に配置された前記第１選択トランジスタ、２次元マトリクス状に配置された前記第２選択トランジスタ、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダが形成され、３次元マトリクス状に配置された複数の前記メモリセルが、前記第１選択トランジスタの配置領域の上方に形成され、前記第１方向と前記第２方向が前記基板の表面と平行し、前記第３方向が前記基板の表面と直交しているのが好ましい。

上記特徴の不揮発性半導体記憶装置によれば、複数のメモリセルを第１方向と第２方向に夫々複数２次元マトリクス状に配列した２次元メモリセルアレイを第３方向に多層化して３次元メモリセルアレイを形成する場合に、２次元メモリセルアレイの各層においては、２次元メモリセルアレイ中の各メモリセルに接続する２次元メモリセルアレイと平行な面内に存在する選択線は第１方向または第２方向に複数配置された第３選択線だけであり、当該複数の第３選択線は２次元メモリセルアレイの全てのメモリセルに接続し、また、各メモリセルに接続する他の配線は、２次元メモリセルアレイと平行な面と直交する中間選択線であるので、２次元メモリセルアレイの各層の形成時において、第３選択線を必ずしも最小加工寸法で形成する必要がなく、３次元メモリセルアレイを形成する場合に高価な最先端露光装置によるフォトリソグラフィ工程を各層で夫々使用する必要がなく、製造コストの高騰を抑制できる。

また、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイでは、メモリセルの一方端と接続する選択線（ワード線またはビット線）は２次元的に分散して存在するため、その選択線を選択するためのデコーダが複雑化するが、本発明では、２次元マトリクス状に分散して配列された中間選択線には、各別に対応する第１選択トランジスタが同様に２次元マトリクス状に分散して配置されているため、個々の第１選択トランジスタによって任意の中間選択線が選択可能な構成となっている。そして、第１選択トランジスタのゲートと接続する第１選択線と、中間選択線と接続していない側のドレインまたはソースと接続する第２選択線によって、第１選択トランジスタが選択されることで、２次元マトリクス状に分散して配列された中間選択線が任意に選択可能な構成となっている。ここで、第１選択線と第２選択線は、何れも１次元的に配列しているため、そのデコーダは、従来の２次元メモリセルアレイのデコーダと同様の回路構成のものが使用可能である。

更に、第３選択線は、第１方向または第２方向に複数配置されているが、当該複数の第３選択線の選択には、第２選択トランジスタを介在させることで、第１選択線を選択するための第１デコーダ或いは第２選択線を選択するための第２デコーダ（またはその部分的回路或いは付加回路、更には、第２デコーダと等価な別デコーダ等）が利用できるため、別途独立したデコーダを必要とせず、また、第１デコーダまたは第２デコーダによって選択される第３選択線は、第３方向に１次元的に配置されているため、そのデコーダ（第３デコーダ）は多層化された２次元メモリセルアレイの少なくとも１つを単純に選択できれば良いので、簡単な回路構成で実現可能である。

つまり、上記特徴の不揮発性半導体記憶装置によれば、３次元メモリセルアレイと第１選択トランジスタの２次元アレイを組み合わせることにより、デコーダを３次元メモリセルアレイの３つの方向成分に分解して構成できるため、デコーダをメモリセルと同様に多重化でき、従来のクロスポイント型メモリセルアレイを多層化した３次元メモリセルアレイのデコーダと比較してデコーダの専有面積を抑制でき、チップコストの削減が一層図れることになる。

ここで、上記特徴の不揮発性半導体記憶装置では、第３方向の各配列位置において、２次元メモリセルアレイと平行な面内に存在する第３選択線は１つではなく、第１方向または第２方向に複数分割されている。つまり、第３方向の各配列位置において、２次元メモリセルアレイが、第１方向または第２方向に複数に区分され、区分毎に、メモリセルの他端の夫々が対応する１つの第３選択線に共通に接続する構成となるため、メモリ容量を増大させるべく、２次元メモリセルアレイ内のメモリセル数が増加しても、１つの第３選択線に共通に接続するメモリセル数を一定数に制限することが可能となる。従って、メモリセルが可変抵抗素子だけからなる１Ｒ型メモリセルの場合、或いは、１Ｄ１Ｒ型メモリセルであっても、可変抵抗素子と直列に接続されるダイオード等の電流制限素子が、第３方向に配列されるメモリセル毎に形成する必要から、シリコン基板中に形成される結晶シリコンのＰＮ接合ダイオード等と比較して逆方向バイアス時の電流を十分に抑制できずリーク電流が大きくなる可能性が高い場合には、１Ｒ型メモリセルで問題となる寄生電流（回り込み電流）が、１つの第３選択線に共通に接続するメモリセル数を一定数に制限されることで、寄生電流の影響を抑制して読み出し動作マージンを改善することができる。

更に、上記特徴の不揮発性半導体記憶装置は、複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、前記貫通孔の夫々に柱状の前記中間選択線が貫通するように設けられ、前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが環状に形成されていることが好ましい。

上記のように構成することで、第３方向に対するメモリセルの分離が、層間絶縁膜によってなされるため、第３方向でのメモリセル間の離間距離は、層間絶縁膜の膜厚で規定されることになる。従って、メモリセルを柱状の中間選択線の外周面に沿って環状に形成することで、各素子幅は、平板状の導電体の膜厚で規定され、メモリセルを構成する可変抵抗素子や電流制限素子（１Ｄ１Ｒ型の場合）の各素子長は、柱状の導電体の外周面に沿って形成する各膜厚で規定されるため、従来のようにエッチング加工精度の制約を受けることなく、メモリセルを３次元的に形成することができる。

更に、従来のクロスポイント型メモリセルアレイを多層化して３次元メモリセルアレイを形成する場合には、各層の２次元メモリセルアレイ内のメモリセルの可変抵抗素子や電流制御素子を層毎に形成する必要から、メモリセルの製造工程を多層化する層数分繰り返す必要があるが、上記構成によれば、第１方向と第２方向に夫々複数２次元マトリクス状に配列した貫通孔の夫々に、複数層分のメモリセルを同時に形成することが可能となり、製造工程の単純化が図れ、製造コストの低廉化が期待できる。

ところで、平板状の導電体は金属であっても、不純物拡散により低抵抗化した半導体であっても良く、メモリセルが１Ｒ型の場合には金属を使用し、メモリセルが１Ｄ１Ｒ型の場合には、形成する電流制御素子に応じた導電材料を使用すれば良い。第３選択線を平板状に形成することで、従来のクロスポイント型メモリセルアレイのような線状の選択線でなくなるため、例えば、第３選択線を不純物拡散した多結晶シリコンで形成しても配線抵抗の低抵抗化が可能となり、メモリセルへのデータの書き込み或いは読み出しに伴う電気的特性の高性能化が図れる。

更に、上記特徴の不揮発性半導体記憶装置は、読み出し動作時に選択された前記メモリセルの抵抗状態を、選択された前記メモリセルの他端と接続する選択された前記第３選択線に流れる電流を検知して判定するセンス回路と、当該選択された第３選択線と接続する前記第２選択トランジスタと前記第３デコーダ間の配線における前記電流による電位変動を抑制する電位変動抑制回路を備えているか、或いは、読み出し動作時に選択された前記メモリセルの抵抗状態を、選択された前記メモリセルの一端と接続する前記中間選択線に前記第１選択トランジスタを介して接続する前記第２選択線を流れる電流を検知して判定するセンス回路と、前記電流による前記第２選択線の電位変動を抑制する電位変動抑制回路を備えていることが好ましい。

上述のように、メモリセルが可変抵抗素子だけからなる１Ｒ型メモリセルの場合、或いは、１Ｄ１Ｒ型メモリセルであっても、可変抵抗素子と直列に接続されるダイオード等の電流制限素子の逆方向バイアス時の電流が大きくなる可能性が高い場合には、１Ｒ型メモリセルで問題となる寄生電流（回り込み電流）を抑制する必要がある。そこで、１つの第３選択線に共通に接続するメモリセル数を一定数に制限することに加えて、上記のような電位変動抑制回路を備える構成とすることで、更に、寄生電流の影響を抑制して読み出し動作マージンを改善することができる。

本発明により、大容量で安価に作製可能な３次元メモリセルアレイを備えた不揮発性半導体記憶装置が提供できるようになった。特に、１Ｒ型または１Ｄ１Ｒ型のメモリセルを用いたＲＲＡＭにおいて、多層化が可能となり、且つ、多層化によるメモリセルアレイ製造用のマスク工程の増加がなく、従来のデコーダの一部を、第１選択トランジスタの２次元アレイとして構成することで、周辺回路の大半をメモリセルアレイと重ねて配置することで周辺回路の専有面積を最小化し、大容量で安価なＲＲＡＭを実現できる。更に、３次元メモリセルアレイを第１または第２方向に分割する構成としたことで、大容量化に伴う寄生電流の影響を抑制でき、読み出し動作マージンが改善される。

本発明に係る不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 １Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 ダイオード以外の非線形素子を備えた１Ｄ１Ｒ型メモリセルで構成される３次元メモリセルアレイ、及び、１Ｒ型メモリセルで構成される３次元メモリセルアレイの要部回路構成を示す等価回路図 第１選択トランジスタの２次元アレイの回路構成を示す等価回路図 Ｚドライブ回路及びＹドライブ回路の一回路構成例を示す回路図 ３次元メモリセルアレイと第１選択トランジスタの２次元アレイの２つのＹＺ平面における要部断面構造の一実施例を模式的に示す要部複合断面図 第１選択トランジスタの２次元アレイのＸＹ平面内でのレイアウト図 ３次元メモリセルアレイと第１選択トランジスタの２次元アレイのＹＺ平面での断面構造を模式的に示す断面図 ３次元メモリセルアレイと第１選択トランジスタの２次元アレイのＸＺ平面での断面構造を模式的に示す断面図 第１実施形態における３次元メモリセルアレイと第１選択トランジスタの２次元アレイの立体俯瞰図 第２実施形態における不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 第２実施形態における１Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 第２実施形態における３次元メモリセルアレイと第１選択トランジスタの２次元アレイの立体俯瞰図 第２実施形態における単位３次元メモリセルアレイ、第１選択トランジスタの２次元アレイ、第２選択トランジスタ、Ｘデコーダ、Ｙデコーダ、Ｚデコーダの相互間の接続関係を模式的に示すブロック図 第３実施形態における不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 第３実施形態における１Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 第３実施形態における３次元メモリセルアレイと第１選択トランジスタの２次元アレイの立体俯瞰図 第３実施形態における単位３次元メモリセルアレイ、第１選択トランジスタの２次元アレイ、第２選択トランジスタ、Ｘデコーダ、Ｙデコーダ、Ｚデコーダの相互間の接続関係を模式的に示すブロック図 第３実施形態における第２選択トランジスタとＸデコーダの相互間の接続関係の別実施例を模式的に示すブロック図 第４実施形態における不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 第４実施形態における１Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 第４実施形態における３次元メモリセルアレイと第１選択トランジスタの２次元アレイの立体俯瞰図 第４実施形態における単位３次元メモリセルアレイ、第１選択トランジスタの２次元アレイ、第２選択トランジスタ、Ｘデコーダ、Ｙデコーダ、Ｚデコーダの相互間の接続関係を模式的に示すブロック図 第５実施形態における不揮発性半導体記憶装置の概略の構成を模式的に示すブロック図 第５実施形態における１Ｄ１Ｒ型メモリセルを用いて構成される３次元メモリセルアレイの立体的な回路構成を示す等価回路図 第５実施形態における３次元メモリセルアレイと第１選択トランジスタの２次元アレイの立体俯瞰図 第５実施形態における単位３次元メモリセルアレイ、第１選択トランジスタの２次元アレイ、第２選択トランジスタ、Ｘデコーダ、Ｙデコーダ、Ｚデコーダの相互間の接続関係を模式的に示すブロック図 第５実施形態における第２選択トランジスタとＹデコーダの相互間の接続関係の別実施例を模式的に示すブロック図 １Ｄ１Ｒメモリセルに対する初期化動作、データの書き込み動作（セット動作とリセット動作）、データの読み出し動作における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の一例を一覧表示した図 １Ｄ１Ｒ型メモリセルの初期化前の抵抗状態、初期化後の高抵抗状態と低抵抗状態の各状態における電流電圧特性と、第１選択トランジスタを負荷回路とした初期化動作時、セット動作時、リセット動作時の電流電圧特性を夫々模式的に示す電流電圧特性図 双方向に電流を流す非線形素子の電流電圧特性の一例を模式的に示す特性図 図３１に示す電流電圧特性の非線形素子を備えたメモリセルに対するバイポーラ型の書き込み動作（セット動作とリセット動作）における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の一例を一覧表示した図 図３１に示す電流電圧特性の非線形素子を備えたメモリセルに対するバイポーラ型の書き込み動作（セット動作とリセット動作）における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の他の一例を一覧表示した図

本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の実施の形態につき、図面に基づいて説明する。尚、本発明装置の構造を説明するための断面図、平面図、俯瞰図等では、必要に応じて要部を強調して表示しているため、図示された寸法比は必ずしも実物の寸法比と一致するものではない。

〈第１実施形態〉
本発明装置は、図１に模式的に示すように、３次元メモリセルアレイ１、第１選択トランジスタの２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、及び、Ｚデコーダ５を備えて構成されている。２次元アレイ２、Ｘデコーダ３（第１デコーダに相当）、Ｙデコーダ４（第２デコーダに相当）、及び、Ｚデコーダ５（第３デコーダに相当）は共通の基板６上に形成されており、３次元メモリセルアレイ１は、２次元アレイ２の上方に配置されている。尚、以下の説明において、基板６の表面に平行で互いに直交する第１方向と第２方向を夫々Ｘ方向とＹ方向とし、基板６の表面と直交する第３方向をＺ方向とする。

本実施形態では、１つの３次元メモリセルアレイをＸ方向またはＹ方向に複数に分割したメモリセルアレイ構造における分割後の基本単位となる単位３次元メモリセルアレイについて説明する。本実施形態では、図１に示す３次元メモリセルアレイ１は、当該単位３次元メモリセルアレイを表しており、単位３次元メモリセルアレイを単に３次元メモリセルアレイと呼称する。後述する第２乃至第５実施形態では、当該単位３次元メモリセルアレイが、Ｘ方向またはＹ方向に複数配列して３次元メモリセルアレイが構成される場合について具体的に説明する。

本実施形態では、３次元メモリセルアレイ１は、２端子型のメモリセル７を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図２に、３次元メモリセルアレイ１をＸ方向とＺ方向の各方向から見た等価回路図を示す。尚、Ｙ方向から見た等価回路図は、Ｘ方向から見た等価回路図と同じであるので、図示を省略する。

３次元メモリセルアレイ１は、図２（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図２（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。尚、第１実施形態では、２次元メモリセルアレイ１ａは、後述する第３及び第５実施形態における単位２次元メモリセルアレイに相当するものであるが、図１に示す３次元メモリセルアレイ１が単位３次元メモリセルアレイを表し、単位３次元メモリセルアレイを単に３次元メモリセルアレイと呼称するのと同様に、単位２次元メモリセルアレイを単に２次元メモリセルアレイと呼称する。

図２（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル７をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル７の一方端は、各メモリセル７に各別に対応してＸＹ平面内のメモリセル７と同数設けられたＺ方向に延伸する中間選択線１１に接続し、各メモリセル７の他方端は、各層に１つずつ設けられたコモンプレート１２（第３選択線に相当）に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル７の一方端は、同じ中間選択線１１に接続する。

図２（Ａ），（Ｂ）では、メモリセル７として、可変抵抗素子８と２端子型の電流制御素子であるダイオード９を直列に接続した１Ｄ１Ｒ型メモリセルを例示している。この場合、ダイオード９は、例えばツェナーダイオード、トンネルダイオードのような特性でも構わない。また、ダイオード９の極性は反転しても構わない。

更に、メモリセル７は、図３（Ａ）に示すように、可変抵抗素子８と２端子型の電流制御素子を直列に接続した１Ｄ１Ｒ型メモリセルの場合に、電流制御素子としてダイオード（整流素子）とは異なる非線形素子９ａを用いても構わない。図３（Ａ）では、非線形素子９ａとして、通常の整流素子のダイオードを２つ、一方が順方向で他方が逆方向となるように直列接続した構造の素子を想定しており、両端に印加する正負の何れの電圧極性でも低電圧の逆バイアス降伏電圧が存在する特性、つまり、夫々の電圧極性に応じた閾値電圧（降伏電圧）以上の電圧印加で双方向に電流が流れる特性を有している。更に、メモリセル７は、１Ｄ１Ｒ型メモリセルに限定されるものではなく、図３（Ｂ）に示すように、可変抵抗素子８だけで構成される１Ｒ型メモリセルであっても良い。以下、説明の便宜上、電流制御素子がダイオード（整流素子）の場合の１Ｄ１Ｒ型メモリセルを限定的に１Ｄ１Ｒ型メモリセルと呼称し、電流制御素子が双方向に電流を流す非線形素子の場合の１Ｄ１Ｒ型メモリセルを１Ｂ１Ｒ型メモリセルと呼称する。

図２（Ａ）では、コモンプレート１２は便宜的にＸ方向とＹ方向に延伸する格子状の直線群として図示されているが、実際のコモンプレート１２の形状を示すものではなく、各メモリセル７の他方端同士が相互に電気的に接続され、層毎に引き出されてＺデコーダ５と接続可能な構成であれば、コモンプレート１２は、面状、メッシュ状、短冊状等の形状に形成でき、特定の形状に限定されるものでない。

図４に示すように、２次元アレイ２は、ＸＹ平面内において、ＭＯＳトランジスタからなる第１選択トランジスタ１０をＸ方向とＹ方向の夫々に複数配列して構成されている。尚、第１選択トランジスタ１０のＸ方向及びＹ方向の各配列数は、２次元メモリセルアレイ１ａのＸ方向及びＹ方向の各配列数と同じである。本実施形態では、図１に示す３次元メモリセルアレイ１は、１つの単位３次元メモリセルアレイとして図示されているが、当該単位３次元メモリセルアレイが、Ｘ方向またはＹ方向に複数（例えばＲ個）配列している場合は、第１選択トランジスタ１０のＸ方向またはＹ方向の配列数は、１つの単位３次元メモリセルアレイの２次元メモリセルアレイ１ａのＸ方向またはＹ方向の配列数のＲ倍となる。

図４に示すように、２次元アレイ２では、Ｘ方向に隣接する一連の第１選択トランジスタ１０のゲートは、同じワード線１３（第１選択線に相当）に共通に接続している。また、Ｙ方向に隣接する一連の第１選択トランジスタ１０のドレイン（またはソース）は、同じビット線１４（第２選択線に相当）に共通に接続している。各第１選択トランジスタ１０のソース（またはドレイン）は、ＸＹ平面内の同じ位置に配置されたメモリセル７の一方端が接続する中間選択線１１に接続する。

Ｘデコーダ３は、複数のワード線１３と接続し、選択ワード線と非選択ワード線に分離して、後述するメモリセルの初期化動作、メモリセルへのデータの書き込み動作、及び、メモリセルからのデータの読み出し動作の各動作別に、選択ワード線電圧ＶＷＬ１と非選択ワード線電圧ＶＷＬ０を印加する。選択ワード線電圧ＶＷＬ１が印加されたワード線が選択され、非選択ワード線電圧ＶＷＬ０が印加されたワード線が非選択となる。Ｙデコーダ４は、複数のビット線１４と接続し、選択ビット線と非選択ビット線に分離して、上記各動作別に、選択ビット線電圧ＶＢＬ１と非選択ビット線電圧ＶＢＬ０を印加する。選択ビット線電圧ＶＢＬ１が印加されたビット線が選択され、非選択ビット線電圧ＶＢＬ０が印加されたビット線が非選択となる。

Ｚデコーダ５は、複数のコモンプレート１２と、第２選択トランジスタ１５とプレート選択線１６（第２選択トランジスタ１５とＺデコーダ５間の配線に相当）を介して接続し、選択コモンプレートと非選択コモンプレートに分離して、上記各動作別に、選択コモンプレート電圧ＶＣＰ１と非選択コモンプレート電圧ＶＣＰ０を印加する。選択コモンプレート電圧ＶＣＰ１が印加されたコモンプレートが選択され、非選択コモンプレート電圧ＶＣＰ０が印加されたコモンプレートが非選択となる。

ところで、メモリセルに書き込まれるデータが２値の場合には、書き込み動作として、可変抵抗素子の抵抗状態を高抵抗状態から低抵抗状態に遷移させるセット動作と、可変抵抗素子の抵抗状態を低抵抗状態から高抵抗状態に遷移させるリセット動作の２種類が存在する。以下、セット動作とリセット動作を総称して書き込み動作と称する。また、セット動作とリセット動作で可変抵抗素子の両端に印加する電圧極性が同じ書き込み動作をモノポーラスイッチング動作、異なる書き込み動作をバイポーラスイッチング動作と称する。上述の１Ｄ１Ｒ型メモリセルでは、整流素子であるダイオードが存在するため、バイポーラスイッチング動作には適さない。

尚、本実施形態では、図示しないが、３次元メモリセルアレイ１が、Ｘ方向またはＹ方向に複数（例えばＲ個）に分割され、各層の２次元メモリセルアレイ１ａも同様に、Ｘ方向またはＹ方向に複数（例えばＲ個）に分割されているため、各層のコモンプレート１２も同様に、Ｘ方向またはＹ方向に複数（例えばＲ個）に分割されている。第２選択トランジスタ１５は、各層においてＸ方向またはＹ方向に複数（例えばＲ個）に分割されたコモンプレート１２を選択するための選択トランジスタで、第１選択トランジスタと同様に、ＭＯＳトランジスタで構成されており、Ｚ方向の層数（例えばＮ層）にＸ方向またはＹ方向の分割数Ｒを乗じた個数（Ｎ×Ｒ）存在し、図示しないが、２次元アレイ２と同様に共通の基板６上に２次元マトリクス状に配置されている。第２選択トランジスタ１５のドレイン（またはソース）が、対応するコモンプレート１２に各別に接続し、各層Ｒ個の第２選択トランジスタ１５のソース（またはドレイン）が共通のプレート選択線１６に接続している。

第２選択トランジスタ１５のゲート電圧を制御して第２選択トランジスタ１５のオンオフを切り替えることによって、Ｘ方向またはＹ方向に分割されたコモンプレート１２の選択・非選択を行い、オン状態の第２選択トランジスタ１５によって選択されたＺ方向各層のコモンプレート１２が、Ｚデコーダ５によって選択される。従って、図２に示す３次元メモリセルアレイ１は、ＸＹ平面内に２次元マトリクス状に配置されＺ方向に延伸する中間選択線１１が、第１選択トランジスタ１０の２次元アレイ２を介して、Ｘデコーダ３とＹデコーダ４によって選択され、Ｘ方向とＺ方向、または、Ｘ方向とＺ方向に配列したコモンプレート１２が、Ｘデコーダ３とＹデコーダ４の何れか一方とＺデコーダ５によって選択される構成となっている。当該構成により、３次元メモリセルアレイ１内に３次元マトリクス状に配置されたメモリセル７の任意のメモリセル７を選択可能となる。尚、図１では図示しないが、第２選択トランジスタ１５のゲートには、コモンプレート１２の分割方向に応じて、Ｘデコーダ３（Ｘデコーダ３の部分的回路或いは付加回路を含む）、または、Ｙデコーダ４（Ｙデコーダ４の部分的回路或いは付加回路、または、Ｙデコーダ４或いはその部分的回路と等価な別デコーダを含む）からの信号が入力される。これについては、第２乃至第５実施形態において詳述する。

本発明装置では、メモリセル７の一方端が、中間選択線１１と第１選択トランジスタ１０とビット線１４を介して、Ｙデコーダ４に接続し、メモリセル７の他方端が、コモンプレート１２と第２選択トランジスタ１５とプレート選択線１６を介して、Ｚデコーダ５に接続する。従って、Ｙデコーダ４からオン状態の第１選択トランジスタ１０を介して、中間選択線１１に選択ビット線電圧ＶＢＬ１が印加され、Ｚデコーダ５からオン状態の第２選択トランジスタ１５を介して、コモンプレート１２に選択コモンプレート電圧ＶＣＰ１が印加されることで、選択されたメモリセルの両端に電圧が印加され、各印加電圧に応じた動作が実行される。

本実施形態では、Ｚデコーダ５とプレート選択線１６の間に、プレート選択線１６を駆動するＺドライブ回路１７が介装され、Ｙデコーダ４とビット線１４の間に、ビット線１４を駆動するＹドライブ回路１８が介装されている。本実施形態では、Ｚドライブ回路１７毎にセンス回路１９が１つ接続している。従って、各層でメモリセル７が１つ選択され、選択された各層のメモリセルの記憶データが同時に並列的に読み出し可能な構成となっている。尚、選択された各層のメモリセルの記憶データを同時に読み出さない場合には、Ｚドライブ回路１７をＺデコーダ５によって選択して、選択されたＺドライブ回路１７からの信号だけをセンス回路１９に入力する回路構成としても良い。この場合、センス回路１９は、Ｚドライブ回路１７毎に設ける必要はない。尚、第２選択トランジスタ１５、Ｚドライブ回路１７、Ｙドライブ回路１８、及び、センス回路１９も、２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、及び、Ｚデコーダ５と同様に、共通の基板６上に形成されている。

図５に、Ｚドライブ回路１７及びＹドライブ回路１８の一回路構成例を示す。Ｚドライブ回路１７とＹドライブ回路１８は、プレート選択線１６またはビット線１４を流れる電流によるプレート選択線１６またはビット線１４の電位変動を抑制する電位変動抑制回路２０を備えている。電位変動抑制回路２０は、プレート選択線１６またはビット線１４の電位変動をインバータ回路２０ａで検出して、インバータ回路２０ａの出力をゲート入力とするＭＯＳトランジスタ２０ｂのドレイン電流によりプレート選択線１６またはビット線１４を流れる電流を制御し、電位変動を抑制する構成となっている。図５に示すドライブ回路の２つの電源ノードＶ１、Ｖ２には、所定の電圧（電源電圧或いは接地電圧等）が供給され、メモリセルへのデータの書き込み動作、及び、メモリセルからのデータの読み出し動作の各動作別に定まる選択コモンプレート電圧ＶＣＰ１と非選択コモンプレート電圧ＶＣＰ０、或いは、選択ビット線電圧ＶＢＬ１と非選択ビット線電圧ＶＢＬ０が、プレート選択線１６またはビット線１４と接続する接続ノードＮＣから出力されるように、バイアスレベルＶｂが調整される。尚、図示しないが、電位変動抑制回路２０は読み出し動作時にのみ活性化し、その他の動作では、ＭＯＳトランジスタ２０ｂを常時オン状態とする回路構成とするのも好ましい。センス回路１９は、プレート選択線１６に接続するＺドライブ回路１７のノードＮ１またはＮ２を入力とし、選択されたメモリセルの抵抗状態に応じてプレート選択線１６に流れる電流が変化するのを、ノードＮ１またはＮ２の電位変化として検出する。センス回路１９として周知のセンス回路が利用できるため、具体的な回路構成についての説明は割愛する。

図６に、１つの第１選択トランジスタ１０とそれに接続する１本の中間選択線１１と、当該中間選択線１１に接続するＺ方向に複数配列されたメモリセル７の断面構造の一実施例を示す。図６は、ビット線１４を通過する第１のＹＺ面と中間選択線１１を通過する第２のＹＺ面で切断した２つの断面を合成した複合断面図である。また、図６では、メモリセル７はＺ方向に４段積層されている例を示している。

本実施形態の第１選択トランジスタ１０は、シリコン基板６の表面に例えばｎ型の不純物拡散によって形成されたドレイン２１とソース２２、及び、ドレイン２１とソース２２間のチャンネル領域２３上にゲート酸化膜２４を介して形成されたゲート２５を備えて構成される標準的なプレーナ構造のｎ型ＭＯＳトランジスタである。第１選択トランジスタ１０は、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５、第２選択トランジスタ１５等の周辺回路で使用されるＭＯＳトランジスタと同じく、標準的なＭＯＳトランジスタ形成工程で作製される。第１選択トランジスタ１０を覆う第１の層間絶縁膜２６上にＹ方向に延伸するビット線１４が形成され、層間絶縁膜２６に形成されたコンタクト孔２７を介して第１選択トランジスタ１０のドレイン２１に接続する。尚、第２のＹＺ面では、ビット線１４は破線で図示されている。また、図６中、ゲート２５は、Ｘ方向（図６の紙面垂直方向）に延伸してワード線１３を形成する。

ビット線１４と層間絶縁膜２６の上方に３次元メモリセルアレイ１が形成されている。３次元メモリセルアレイ１は、第２の層間絶縁膜２８とコモンプレート１２を交互に積層した積層構造体と第１の層間絶縁膜２６を貫通して第１選択トランジスタ１０のソース２２の表面に達する貫通孔の側壁内側に可変抵抗素子８を構成する金属酸化膜からなる可変抵抗体２９と金属電極膜からなる第１電極３０が順に形成され、その内側に中間選択線１１となるタングステン等の金属材料３１が柱状に充填され、第１選択トランジスタ１０のソース２２と接続している。

コモンプレート１２はｐ型不純物が拡散されたｐ型多結晶シリコン膜３２で形成され、可変抵抗体２９側の端部３３が、貫通孔側からｎ型不純物が拡散されてｎ型化している。これにより、コモンプレート１２の可変抵抗体２９側の端部にＰＮ接合によるダイオード９が形成されている。従って、コモンプレート１２はダイオード９のアノード電極と一体化し、また、ダイオード９のカソード電極は、可変抵抗素子８の第２電極と一体化している。メモリセル７を構成する可変抵抗素子８の第２電極とダイオード９が、第２の層間絶縁膜２８によってＺ方向に対して電気的に絶縁分離されている。尚、可変抵抗体２９を構成する金属酸化膜はＺ方向に連続して形成されているが、後述するように初期化処理前は高抵抗状態であり、第２の層間絶縁膜２８と対向している部分は初期化されないため、可変抵抗素子８はＺ方向に複数分離して形成されることになる。

また、コモンプレート１２はｎ型不純物が拡散されたｎ型多結晶シリコン膜で形成されても良い。この場合、可変抵抗体２９側の端部は、貫通孔側からｐ型不純物が拡散されてｐ型化している。従って、ダイオード９は、図２に示す等価回路とは極性が反転し、コモンプレート１２はダイオード９のカソード電極と一体化し、また、ダイオード９のアノード電極は、可変抵抗素子８の第２電極と一体化している。尚、ダイオード９は上述のＰＮ接合によるものではなく、貫通孔の側壁に露出した多結晶シリコン膜３２の端面に選択的に金属または金属シリサイドを形成して、当該金属または金属シリサイドと多結晶シリコン膜３２の界面に環状にショットキー接合を形成し、ダイオード９を構成するようにしても良い。多結晶シリコン膜３２の端面に選択的に金属または金属シリサイドを形成するには、公知の選択シリサイド法（一般にサリサイドと呼ばれる）で行うことができる。ＰＮ接合を形成する場合、微細な貫通孔の側壁部に不純物を拡散するのが難しいのに比べ、金属シリサイドを用いたショットキー接合の場合、金属が孔の側壁に堆積できさえすれば、容易に選択的なショットキー接合を形成できることや、順方向での抵抗がＰＮ接合に比べて低く、読み出し動作の高速化を実現できる等の利点がある。

また、図６に示す１Ｄ１Ｒ型メモリセル構造において、ｐ型不純物濃度を１０^２１／ｃｍ^３で、ｎ型不純物濃度を１０^１７／ｃｍ^３以上に高くすると、ダイオード９は逆バイアスでの降伏電圧が低下しツェナーダイオード的な特性となり、可変抵抗体２９がバイポーラスイッチング動作可能な特性の場合、本構造でもバイポーラスイッチング動作を実現できる。また、貫通孔側からｐ型不純物を拡散した後、更に、ｎ型不純物を拡散し、ＮＰＮ型構造を形成することで、図３（Ａ）に示す非線形素子９ａを備えた１Ｂ１Ｒ型メモリセルが作製できる。また、コモンプレート１２（３２）に、多結晶シリコン膜の代わりとして金属膜のＴｉＮを用いれば、図３（Ｂ）に示す可変抵抗素子８だけで構成される１Ｒ型メモリセルが作製できる。

次に、上記要領で作製された３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２のアレイ構造についてより詳細に説明する。図７は、第１選択トランジスタ１０の２次元アレイ２のＸＹ平面内でのレイアウト図で、２次元マトリクス状に配置された複数の第１選択トランジスタ１０と、ワード線１３（ゲート２５）、ビット線１４、コンタクト孔２７、貫通孔３４、素子分離領域３５、素子分離用のダミーゲート３６が夫々図示されている。

図７に示すように、第１選択トランジスタ１０のドレイン２１、ソース２２、チャンネル領域２３を形成する活性領域が、Ｙ方向に延伸するストライプ状の素子分離領域３５によってＸ方向に複数分離され形成されている。理解を容易にするために、ドレイン２１とソース２２にハッチングを付し、素子分離領域３５を破線で囲んでいる。Ｙ方向に隣接する第１選択トランジスタ１０間では、ソース２２が夫々ダミーゲート３６によって電気的に分離されている。つまり、ダミーゲート３６の下方のチャンネル領域２３に反転層が形成されないように所定の電位（例えば、接地電位）がダミーゲート３６に印加される。また、ドレイン２１は、Ｙ方向に隣接する第１選択トランジスタ１０間で一体化し、共通のコンタクト孔２７を介してＹ方向に延伸する同じビット線１４に接続する。Ｙ方向に隣接する２つの第１選択トランジスタ１０は、一方側ではドレイン２１同士が接続して一体化し、他方側ではダミーゲート３６を介して各ソース２２が電気的に分離されている。

ゲート２５とダミーゲート３６は、ドレイン２１を挟んで形成される２本のゲート２５の両側にソース２２を挟んでダミーゲート３６が形成され、夫々がＸ方向に延伸する。２本のゲート２５と２つの素子分離領域３５に囲まれてＹ方向に隣接する２つの第１選択トランジスタ１０のドレイン２１が形成され、１本のゲート２５と１本のダミーゲート３６と２つの素子分離領域３５に囲まれて１つの第１選択トランジスタ１０のソース２２が形成される。ドレイン２１上には、ビット線１４と接続するためのコンタクト孔２７が形成され、ソース２２上には、貫通孔３４が形成されている。貫通孔３４の内部には、環状の可変抵抗体２９（金属酸化膜）、環状の第１電極３０（金属電極膜）、柱状金属からなる中間選択線１１が形成されているが、図７では図示を省略している。図７に示すように、ビット線１４は、直線状にＹ方向に延伸するため、貫通孔３４と接触しないように、同じ第１選択トランジスタ１０内のコンタクト孔２７と貫通孔３４はＸ方向にずれて配置されている。

図７中に一点鎖線（太線）で囲まれた領域が１つの第１選択トランジスタ１０の専有領域で、その上方に位置する３次元メモリセルアレイ１の１つのメモリセル７のＸＹ平面内での専有領域と等しくなる。

図８（Ａ）〜（Ｃ）は、図７に示すＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線を夫々通過する３つのＹＺ平面での断面構造を夫々示している。図８（Ａ）では、４つの第１選択トランジスタ１０がＹ方向に配列され、４本の柱状金属からなる中間選択線１１の外周部に形成された環状の可変抵抗素子８と環状のダイオード９からなるメモリセル７が、Ｙ方向とＺ方向に夫々４つずつ配列されているＹＺ平面での断面構造が示されている。図８（Ａ）に示すように、４本の中間選択線１１は、夫々４つの第１選択トランジスタ１０のソース２２と接続している。また、Ｙ方向に隣接する第１選択トランジスタ１０のソース２２間は、ダミーゲート３６によって分離されている。図８（Ｂ）では、４つの第１選択トランジスタ１０がＹ方向に配列され、夫々のドレイン２１とＹ方向に延伸するビット線１４がコンタクト孔２７を介して接続しているＹＺ平面での断面構造が示されている。図８（Ｂ）に示すように、Ｙ方向に隣接する第１選択トランジスタ１０間でドレイン２１が接続して一体化し、コンタクト孔２７を共用している。図８（Ｃ）では、４本のゲート２５と２本のダミーゲート３６がＹ方向に延伸する素子分離領域３５をＸ方向に跨いでいるＹＺ平面での断面構造が示されている。

図９（Ａ）〜（Ｃ）は、図７に示すＤ−Ｄ’線、Ｅ−Ｅ’線、Ｆ−Ｆ’線を夫々通過する３つのＸＺ平面での断面構造を示している。図９（Ａ）では、４つの第１選択トランジスタ１０（ソース２２が図示されている）がＸ方向に配列され、４本の柱状金属からなる中間選択線１１の外周部に形成された環状の可変抵抗素子８と環状のダイオード９からなるメモリセル７が、Ｘ方向とＺ方向に夫々４つずつ配列されているＸＺ平面での断面構造が示されている。図９（Ａ）に示すように、４本の中間選択線１１は、夫々４つの第１選択トランジスタ１０のソース２２と接続している。４本のビット線１４は、４本の中間選択線１１の側方を互いにＸ方向に分離してＹ方向に延伸している。また、Ｘ方向に隣接する第１選択トランジスタ１０のソース２２間は、素子分離領域３５によって分離されている。図９（Ｂ）では、４つの第１選択トランジスタ１０（チャンネル領域２３とゲート２５が図示されている）がＸ方向に配列され、コモンプレート１２がＺ方向に４段積層されているＸＺ平面での断面構造が示されている。図９（Ｂ）に示すように、各第１選択トランジスタ１０のゲート２５が素子分離領域３５を跨いで互いに接続して１本のワード線１３を形成している。図９（Ｃ）では、４つの第１選択トランジスタ１０（ドレイン２１が図示されている）がＸ方向に配列され、コモンプレート１２がＺ方向に４段積層されているＸＺ平面での断面構造が示されている。図９（Ｃ）に示すように、Ｘ方向に隣接する第１選択トランジスタ１０のドレイン２１間は、素子分離領域３５によって分離され、各ドレイン２１は、コンタクト孔２７を介してＹ方向に延伸するビット線１４に夫々接続している。

図１０に、３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。ＸＹ平面内に２次元マトリクス状に配列した第１選択トランジスタ１０の２次元アレイ２の上方に、３次元メモリセルアレイ１が形成されている。中間選択線１１の柱状金属のコモンプレート１２の境界部分に、積層された可変抵抗素子８とダイオード９が自己整合的に形成されている。積層されたコモンプレート１２は、３次元メモリセルアレイ１の端部で階段状に加工され、各層のコモンプレート１２からコンタクト金属３７と信号配線３８が夫々引き出されている。信号配線３８は、図１０には示されていないが、第２選択トランジスタ１５のドレイン（またはソース）と各別に接続し、プレート選択線１６を介してＺデコーダ５に接続される。

〈第２実施形態〉
上記第１実施形態では、３次元メモリセルアレイ１が単位３次元メモリセルアレイの場合について、本発明装置における単位３次元メモリセルアレイと２次元アレイ２の回路構成及び構造、単位３次元メモリセルアレイ及び２次元アレイ２と、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５等の周辺回路との接続関係等、単位３次元メモリセルアレイに関する基本的な構成について説明したが、第２実施形態では、３次元メモリセルアレイ１が、Ｙ方向に複数に分割されて単位３次元メモリセルアレイが形成される場合の具体例について説明する。第２実施形態では、３次元メモリセルアレイ１のＹ方向の分割数と、３次元メモリセルアレイ１におけるメモリセル７のＹ方向の配列数が同じ場合、つまり、単位３次元メモリセルアレイ内のメモリセル７のＹ方向の配列数が１の場合について説明する。従って、第２実施形態では、単位３次元メモリセルアレイは、メモリセル７がＸ方向及びＺ方向の２方向に複数配列した２次元メモリセルアレイとなっている。尚、以降の実施形態の説明の便宜のため、適宜、メモリセル７或いは第１選択トランジスタ１０のＸ方向の各配列を「行」と称し、Ｙ方向の各配列を「列」と称する。更に、第２乃至第５実施形態に共通して、３次元メモリセルアレイ１におけるメモリセル７のＸ方向、Ｙ方向、Ｚ方向の各配列数を、夫々Ｌ個、Ｍ個、Ｎ個とする。

第２実施形態に係る本発明装置は、図１１に模式的に示すように、第１実施形態と同様に、３次元メモリセルアレイ１、第１選択トランジスタ１０の２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５、第２選択トランジスタ１５、Ｚドライブ回路１７、Ｙドライブ回路１８、及び、センス回路１９を備えて構成されている。

３次元メモリセルアレイ１を構成するメモリセル７の構造、２次元アレイ２の構造、２次元アレイ２を構成する第１選択トランジスタ１０とワード線１３、ビット線１４、Ｘデコーダ３、Ｙデコーダ４の接続関係、及び、Ｚドライブ回路１７、Ｙドライブ回路１８、センス回路１９の回路構成等については、第１実施形態と同じであるので、重複する説明は割愛する。

３次元メモリセルアレイ１の全体は、第１実施形態で示した単位３次元メモリセルアレイと同様に、２端子型のメモリセル７を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図１２に、３次元メモリセルアレイ１をＸ方向とＺ方向の各方向から見た等価回路図を示す。第２実施形態では、Ｙ方向から見た等価回路図は、Ｘ方向から見た等価回路図と異なるが、３次元メモリセルアレイ１はＸ方向には分割されていないので、第１実施形態の単位３次元メモリセルアレイをＸ方向（Ｙ方向も同じ）から見た等価回路図の図２（Ｂ）と同様となる。

３次元メモリセルアレイ１は、図１２（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図１２（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。図１１、図１２に示すように、各層の２次元メモリセルアレイ１ａは、Ｍ個の単位２次元メモリセルアレイ１ｂに分割され、各単位２次元メモリセルアレイ１ｂがＺ方向に積層して単位３次元メモリセルアレイ１ｃとなっている。

図１２（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル７をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル７の一方端は、各メモリセル７に各別に対応してＸＹ平面内のメモリセル７と同数設けられたＺ方向に延伸する中間選択線１１に接続し、各行のメモリセル７の他方端は、各層にメモリセル７のＹ方向の配列数Ｍと同数設けられたＸ方向に延伸するコモンプレート１２の対応する行のコモンプレート１２に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル７の一方端は、同じ中間選択線１１に接続する。従って、各層において、コモンプレート１２はＹ方向にＭ個に分割され、Ｙ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されている。

尚、図１２では、メモリセル７として、可変抵抗素子８と整流素子であるダイオード９を直列に接続した１Ｄ１Ｒ型メモリセルを例示しているが、第１実施形態と同様、メモリセル７は、図３（Ａ）及び図３（Ｂ）に示すように、双方向に電流を流す非線形素子９ａを用いた１Ｂ１Ｒ型メモリセルや、可変抵抗素子８だけで構成される１Ｒ型メモリセルであっても良い。

図１３に、３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。尚、図１３では、３次元メモリセルアレイ１の層数が４で、３次元メモリセルアレイ１中のメモリセル７がＹ方向に４個配列している部分において、コモンプレート１２がＹ方向に４分割されている様子を例示している。

図１４に、或る１行の単位３次元メモリセルアレイ１ｃと、当該１行の２次元アレイ２内の第１選択トランジスタ１０と、当該１行の第２選択トランジスタ１５と、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５の相互間の接続関係を示す。図１４に示すように、各層のコモンプレート１２は、夫々に対応して設けられた第２選択トランジスタ１５のドレイン（またはソース）に各別に接続し、各第２選択トランジスタ１５のソース（またはドレイン）は、プレート選択線１６とＺドライブ回路１７を介してＺデコーダ５の各出力に接続している。各行の第２選択トランジスタ１５の個数は、３次元メモリセルアレイ１の層数（Ｚ方向の配列数、例えばＮ）と等しく、第２選択トランジスタ１５の総数は、Ｎ×Ｍとなる。また、プレート選択線１６、Ｚドライブ回路１７及びＺデコーダ５の出力も、３次元メモリセルアレイ１の層数Ｎと同数設けられている。

各行のＸ方向に配列した中間選択線１１は、夫々に対応して設けられた第１選択トランジスタ１０のドレイン（またはソース）に各別に接続し、各第１選択トランジスタ１０のソース（またはドレイン）は、他の単位３次元メモリセルアレイ１ｃの下方に位置する同一列の第１選択トランジスタ１０のソース（またはドレイン）とともに、共通のビット線１４に接続して、Ｙドライブ回路１８を介してＹデコーダ４の各出力に接続している。各行の第１選択トランジスタ１０及び第２選択トランジスタ１５の各ゲートは、その行の１本のワード線１３と共通に接続し、Ｘデコーダ３の対応する行の出力と接続している。従って、Ｘデコーダ３によって、選択メモリセルが属する行の第１選択トランジスタ１０と第２選択トランジスタ１５の全てが同時にオン状態となって選択される。従って、第２実施形態では、第１選択トランジスタ１０と第２選択トランジスタ１５は何れも同じ導電型のｎ型ＭＯＳトランジスタを想定している。この結果、選択された各行において、Ｙデコーダ４とＺデコーダ５の各出力を選択することで、Ｙドライブ回路１８、ビット線１４、第１選択トランジスタ１０、中間選択線１１、メモリセル７、コモンプレート１２、第２選択トランジスタ１５、プレート選択線１６、Ｚドライブ回路１７を夫々経由する経路が確立され、当該経路上のメモリセル７が選択される。

以上に説明したように、第２実施形態では、各層において、コモンプレート１２がＹ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されているため、読み出し動作時において上述した寄生電流（回り込み電流）の発生要因となる非選択メモリセルは、単位３次元メモリセルアレイ１ｃ内に限定される。つまり、単位３次元メモリセルアレイ１ｃ内のメモリセル数を一定数以下に限定することで、寄生電流のもととなる非選択メモリセルのリーク電流量の総和が抑制され、３次元メモリセルアレイ１を分割しない場合に比べて、読み出し動作における動作マージンや動作速度が改善される。

〈第３実施形態〉
上記第２実施形態では、３次元メモリセルアレイ１が、Ｙ方向に複数に分割されて単位３次元メモリセルアレイが形成される場合の具体例について、３次元メモリセルアレイ１のＹ方向に分割数と、３次元メモリセルアレイ１におけるメモリセル７のＹ方向の配列数が同じ場合を説明したが、第３実施形態では、３次元メモリセルアレイ１のＹ方向に分割数が、３次元メモリセルアレイ１におけるメモリセル７のＹ方向の配列数より少ない場合の具体例について、一例として、全ての単位３次元メモリセルアレイ内のメモリセル７のＹ方向の配列数が複数の場合について説明する。

第３実施形態に係る本発明装置は、図１５に模式的に示すように、第１及び第２実施形態と同様に、３次元メモリセルアレイ１、第１選択トランジスタ１０の２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５、第２選択トランジスタ１５、Ｚドライブ回路１７、Ｙドライブ回路１８、及び、センス回路１９を備えて構成されている。

３次元メモリセルアレイ１を構成するメモリセル７の構造、２次元アレイ２の構造、２次元アレイ２を構成する第１選択トランジスタ１０とワード線１３、ビット線１４、Ｘデコーダ３、Ｙデコーダ４の接続関係、及び、Ｚドライブ回路１７、Ｙドライブ回路１８、センス回路１９の回路構成等については、第１実施形態と同じであるので、重複する説明は割愛する。

第３実施形態では、３次元メモリセルアレイ１と単位３次元メモリセルアレイ１ｃの両方とも、２端子型のメモリセル７を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図１６に、３次元メモリセルアレイ１をＸ方向とＺ方向の各方向から見た等価回路図を示す。第３実施形態では、Ｙ方向から見た等価回路図は、Ｘ方向から見た等価回路図と異なるが、３次元メモリセルアレイ１はＸ方向には分割されていないので、第１実施形態の単位３次元メモリセルアレイをＸ方向（Ｙ方向も同じ）から見た等価回路図の図２（Ｂ）と同様となる。

３次元メモリセルアレイ１は、図１６（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図１６（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。図１５、図１６に示すように、各層の２次元メモリセルアレイ１ａは、Ｋ個の単位２次元メモリセルアレイ１ｂに分割され、各単位２次元メモリセルアレイ１ｂがＺ方向に積層して単位３次元メモリセルアレイ１ｃとなっている。図１５、図１６に示す例では、２次元メモリセルアレイ１ａの分割数Ｋは、メモリセル７のＹ方向の配列数Ｍの４分の１（Ｋ＝Ｍ／４）となっている。

図１６（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル７をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル７の一方端は、各メモリセル７に各別に対応してＸＹ平面内のメモリセル７と同数設けられたＺ方向に延伸する中間選択線１１に接続し、各行のメモリセル７の他方端は、各層にＫ個設けられたＸ方向に延伸するコモンプレート１２の対応する行のコモンプレート１２に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル７の一方端は、同じ中間選択線１１に接続する。従って、各層において、コモンプレート１２はＹ方向にＫ個に分割され、各コモンプレート１２には、Ｙ方向に４個のメモリセル７が配列され、Ｙ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されている。

尚、図１６では、メモリセル７として、可変抵抗素子８と整流素子であるダイオード９を直列に接続した１Ｄ１Ｒ型メモリセルを例示しているが、第１実施形態と同様、メモリセル７は、図３（Ａ）及び図３（Ｂ）に示すように、双方向に電流を流す非線形素子９ａを用いた１Ｂ１Ｒ型メモリセルや、可変抵抗素子８だけで構成される１Ｒ型メモリセルであっても良い。

図１７に、３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。尚、図１７では、３次元メモリセルアレイ１の層数が４で、３次元メモリセルアレイ１中のメモリセル７がＹ方向に４個配列している部分において、コモンプレート１２がＹ方向に２分割されている様子を例示している。

図１８に、２次元メモリセルアレイ１ａの分割数Ｋがメモリセル７のＹ方向の配列数Ｍの４分の１（Ｋ＝Ｍ／４）である場合における、或る４行分のメモリセル７に対応する１つの単位３次元メモリセルアレイ１ｃと、当該４行分の２次元アレイ２内の第１選択トランジスタ１０と、当該１つの単位３次元メモリセルアレイ１ｃに対応する第２選択トランジスタ１５と、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５の相互間の接続関係を示す。尚、図１８では、単位３次元メモリセルアレイ１ｃ内のメモリセル７と２次元アレイ２内の第１選択トランジスタ１０は４行分の内の１行分だけを図示している。

図１８に示すように、各層のコモンプレート１２は、夫々に対応して設けられた第２選択トランジスタ１５のドレイン（またはソース）に各別に接続し、各第２選択トランジスタ１５のソース（またはドレイン）は、プレート選択線１６とＺドライブ回路１７を介してＺデコーダ５の各出力に接続している。各行の第２選択トランジスタ１５の個数は、３次元メモリセルアレイ１の層数（Ｚ方向の配列数、例えばＮ）と等しく、第２選択トランジスタ１５の総数は、Ｎ×Ｋとなる。また、プレート選択線１６、Ｚドライブ回路１７及びＺデコーダ５の出力も、３次元メモリセルアレイ１の層数Ｎと同数設けられている。

１つの単位３次元メモリセルアレイ１ｃの下方においてＸ方向及びＹ方向に配列した中間選択線１１は、夫々に対応して設けられた第１選択トランジスタ１０のドレイン（またはソース）に各別に接続し、各列の第１選択トランジスタ１０のソース（またはドレイン）は、共通のビット線１４に接続し、Ｙドライブ回路１８を介してＹデコーダ４の各出力に接続している。

第３実施形態では、同一行の第１選択トランジスタ１０の各ゲートは、その行の１本のワード線１３と共通に接続し、Ｘデコーダ３の対応する各行の出力と接続しているが、第２選択トランジスタ１５の各ゲートは、対応する４行分の４本のワード線１３を入力とする４入力ＯＲ回路４０（付加回路に相当）の出力である第２ワード線４１（第４選択線に相当）と共通に接続している。従って、Ｘデコーダ３によって、選択メモリセルが属する行の第１選択トランジスタ１０の全てが同時にオン状態となって選択されるとともに、選択メモリセルが属する単位３次元メモリセルアレイ１ｃに対応する第２選択トランジスタ１５の全てが同時にオン状態となって選択される。従って、第３実施形態では、第１選択トランジスタ１０と第２選択トランジスタ１５は何れも同じ導電型のｎ型ＭＯＳトランジスタを想定している。この結果、選択された各行において、Ｙデコーダ４とＺデコーダ５の各出力を選択することで、Ｙドライブ回路１８、ビット線１４、第１選択トランジスタ１０、中間選択線１１、メモリセル７、コモンプレート１２、第２選択トランジスタ１５、プレート選択線１６、Ｚドライブ回路１７を夫々経由する経路が確立され、当該経路上のメモリセル７が選択される。但し、同じ単位３次元メモリセルアレイ１ｃ内の非選択行については、第１選択トランジスタ１０がオフ状態であるので、Ｙデコーダ４とＺデコーダ５の各選択された出力間の経路は確立されず、非選択行のメモリセル７は選択されないが、当該非選択行のメモリセル７は、コモンプレート１２を介して選択行のメモリセル７と接続しているため、選択メモリセルに対して寄生電流（回り込み電流）の影響を及ぼすことになる。

しかしながら、第３実施形態においても、第２実施形態と同様に、各層において、コモンプレート１２がＹ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されているため、読み出し動作時において上述した寄生電流（回り込み電流）の発生要因となる非選択メモリセルは、単位３次元メモリセルアレイ１ｃ内に限定される。つまり、単位３次元メモリセルアレイ１ｃ内のメモリセル数を一定数以下に限定することで、寄生電流のもととなる非選択メモリセルのリーク電流量の総和が抑制され、３次元メモリセルアレイ１を分割しない場合に比べて、読み出し動作における動作マージンや動作速度が改善される。

図１８では、第２選択トランジスタ１５、４入力ＯＲ回路４０、第２ワード線４１は、Ｘデコーダ３と２次元アレイ２の間に配置されているように図示しているが、これらは、２次元アレイ２を挟んで、Ｘデコーダ３の反対側に配置しても構わない。この場合、ワード線１３と干渉することなく、２次元アレイ２の周辺部に第２ワード線４１及び第２選択トランジスタ１５を配置できるので好ましい。

尚、図１５及び図１８に示す回路構成では、単位２次元メモリセルアレイ１ｂ毎に１つの第２選択トランジスタ１５を設け、各第２選択トランジスタ１５のゲートと４入力ＯＲ回路４０の出力を、第２ワード線４１を介して接続する構成としたが、図１９に示すように、Ｘデコーダ３を前段部３ａ（部分的回路に相当）と後段部３ｂに分けて段階的にデコードする回路構成とし、前段部３ａのプリデコード出力を第２ワード線４１に接続し、第２ワード線４１を後段部３ｂにして、後段部３ｂから最終のデコード信号をワード線１３に出力する構成とすることもできる。

〈第４実施形態〉
上記第２実施形態では、３次元メモリセルアレイ１が、Ｙ方向に複数に分割されて単位３次元メモリセルアレイが形成される場合の具体例について、３次元メモリセルアレイ１のＹ方向に分割数と、３次元メモリセルアレイ１におけるメモリセル７のＹ方向の配列数が同じ場合を説明したが、第４実施形態では、３次元メモリセルアレイ１が、Ｘ方向に複数に分割されて単位３次元メモリセルアレイが形成される場合の具体例について、３次元メモリセルアレイ１のＸ方向に分割数と、３次元メモリセルアレイ１におけるメモリセル７のＸ方向の配列数が同じ場合について説明する。

第４実施形態に係る本発明装置は、図２０に模式的に示すように、第１実施形態と同様に、３次元メモリセルアレイ１、第１選択トランジスタ１０の２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５、第２選択トランジスタ１５、Ｚドライブ回路１７、Ｙドライブ回路１８、及び、センス回路１９を備えて構成されている。

３次元メモリセルアレイ１を構成するメモリセル７の構造、２次元アレイ２の構造、２次元アレイ２を構成する第１選択トランジスタ１０とワード線１３、ビット線１４、Ｘデコーダ３、Ｙデコーダ４の接続関係、及び、Ｚドライブ回路１７、Ｙドライブ回路１８、センス回路１９の回路構成等については、第１実施形態と同じであるので、重複する説明は割愛する。

３次元メモリセルアレイ１の全体は、第１実施形態で示した単位３次元メモリセルアレイと同様に、２端子型のメモリセル７を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図２１に、３次元メモリセルアレイ１をＹ方向とＺ方向の各方向から見た等価回路図を示す。第４実施形態では、Ｘ方向から見た等価回路図は、Ｙ方向から見た等価回路図と異なるが、３次元メモリセルアレイ１はＹ方向には分割されていないので、第１実施形態の単位３次元メモリセルアレイをＸ方向から見た等価回路図の図２（Ｂ）と同様となる。

３次元メモリセルアレイ１は、図２１（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図２１（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。図２０、図２１に示すように、各層の２次元メモリセルアレイ１ａは、Ｌ個の単位２次元メモリセルアレイ１ｂに分割され、各単位２次元メモリセルアレイ１ｂがＺ方向に積層して単位３次元メモリセルアレイ１ｃとなっている。

図２１（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル７をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル７の一方端は、各メモリセル７に各別に対応してＸＹ平面内のメモリセル７と同数設けられたＺ方向に延伸する中間選択線１１に接続し、各列のメモリセル７の他方端は、各層にメモリセル７のＸ方向の配列数Ｌと同数設けられたＹ方向に延伸するコモンプレート１２の対応する列のコモンプレート１２に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル７の一方端は、同じ中間選択線１１に接続する。従って、各層において、コモンプレート１２はＸ方向にＬ個に分割され、Ｘ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されている。

尚、図２１では、メモリセル７として、可変抵抗素子８と整流素子であるダイオード９を直列に接続した１Ｄ１Ｒ型メモリセルを例示しているが、第１実施形態と同様、メモリセル７は、図３（Ａ）及び図３（Ｂ）に示すように、双方向に電流を流す非線形素子９ａを用いた１Ｂ１Ｒ型メモリセルや、可変抵抗素子８だけで構成される１Ｒ型メモリセルであっても良い。

図２２に、３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。尚、図２２では、３次元メモリセルアレイ１の層数が４で、３次元メモリセルアレイ１中のメモリセル７がＸ方向に４個配列している部分において、コモンプレート１２がＸ方向に４分割されている様子を例示している。

図２３に、或る１列の単位３次元メモリセルアレイ１ｃと、当該１列の２次元アレイ２内の第１選択トランジスタ１０と、当該１列の第２選択トランジスタ１５と、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５の相互間の接続関係を示す。図２３に示すように、各層のコモンプレート１２は、夫々に対応して設けられた第２選択トランジスタ１５のドレイン（またはソース）に各別に接続し、各第２選択トランジスタ１５のソース（またはドレイン）は、プレート選択線１６とＺドライブ回路１７を介してＺデコーダ５の各出力に接続している。各列の第２選択トランジスタ１５の個数は、３次元メモリセルアレイ１の層数（Ｚ方向の配列数Ｎ）と等しく、第２選択トランジスタ１５の総数は、Ｎ×Ｌとなる。また、プレート選択線１６、Ｚドライブ回路１７及びＺデコーダ５の出力も、３次元メモリセルアレイ１の層数Ｎと同数設けられている。

各列のＹ方向に配列した中間選択線１１は、夫々に対応して設けられた第１選択トランジスタ１０のドレイン（またはソース）に各別に接続し、各第１選択トランジスタ１０のソース（またはドレイン）は共通のビット線１４に接続して、Ｙドライブ回路１８を介してＹデコーダ４の各出力に接続している。２次元アレイ２の各行の第１選択トランジスタ１０の各ゲートは、その行の１本のワード線１３と共通に接続し、Ｘデコーダ３の対応する行の出力と接続している。

第４実施形態では、Ｌ本のビット線１４に各別に対応するＬ本のＹ方向に延伸する第２ビット線４２（第５選択線に相当）を、２次元アレイ２の周辺部に配置し、各列のＮ個の第２選択トランジスタ１５の各ゲートは、対応する列の第２ビット線４２と共通に接続する。第２ビット線４２は、対応するビット線１４が選択された場合に同時に活性化され、対応する列の第２選択トランジスタ１５をオン状態にして選択する。第２ビット線４２は、Ｙデコーダ４からＹドライブ回路１８に出力されるデコード信号或いは当該デコード信号によって駆動される信号が入力されるか、或いは、Ｙデコーダ４と同じアドレス入力の同じデコード処理を行うＹデコーダ４と等価な別デコーダ（図示せず）のデコード信号が入力される構成となっている。第４実施形態では、第２選択トランジスタ１５は、第２及び第３実施形態と同様に、ｎ型ＭＯＳトランジスタで構成される場合を想定しており、第２ビット線４２の活性化状態における電圧レベルは、所定の電圧レベルの正電圧である。この結果、選択された各列において、Ｘデコーダ３とＺデコーダ５の各出力を選択することで、Ｙドライブ回路１８、ビット線１４、第１選択トランジスタ１０、中間選択線１１、メモリセル７、コモンプレート１２、第２選択トランジスタ１５、プレート選択線１６、Ｚドライブ回路１７を夫々経由する経路が確立され、当該経路上のメモリセル７が選択される。

以上に説明したように、第４実施形態では、各層において、コモンプレート１２がＸ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されているため、読み出し動作時において上述した寄生電流（回り込み電流）の発生要因となる非選択メモリセルは、単位３次元メモリセルアレイ１ｃ内に限定される。つまり、単位３次元メモリセルアレイ１ｃ内のメモリセル数を一定数以下に限定することで、寄生電流のもととなる非選択メモリセルのリーク電流量の総和が抑制され、３次元メモリセルアレイ１を分割しない場合に比べて、読み出し動作における動作マージンや動作速度が改善される。

〈第５実施形態〉
上記第４実施形態では、３次元メモリセルアレイ１が、Ｘ方向に複数に分割されて単位３次元メモリセルアレイが形成される場合の具体例について、３次元メモリセルアレイ１のＸ方向に分割数と、３次元メモリセルアレイ１におけるメモリセル７のＸ方向の配列数が同じ場合を説明したが、第５実施形態では、３次元メモリセルアレイ１のＸ方向に分割数が、３次元メモリセルアレイ１におけるメモリセル７のＸ方向の配列数より少ない場合の具体例について、一例として、全ての単位３次元メモリセルアレイ内のメモリセル７のＸ方向の配列数が複数の場合について説明する。

第５実施形態に係る本発明装置は、図２４に模式的に示すように、第１及び第４実施形態と同様に、３次元メモリセルアレイ１、第１選択トランジスタ１０の２次元アレイ２、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５、第２選択トランジスタ１５、Ｚドライブ回路１７、Ｙドライブ回路１８、及び、センス回路１９を備えて構成されている。

３次元メモリセルアレイ１を構成するメモリセル７の構造、２次元アレイ２の構造、２次元アレイ２を構成する第１選択トランジスタ１０とワード線１３、ビット線１４、Ｘデコーダ３、Ｙデコーダ４の接続関係、及び、Ｚドライブ回路１７、Ｙドライブ回路１８、センス回路１９の回路構成等については、第１実施形態と同じであるので、重複する説明は割愛する。

第５実施形態では、３次元メモリセルアレイ１と単位３次元メモリセルアレイ１ｃの両方とも、２端子型のメモリセル７を、Ｘ方向とＹ方向とＺ方向の夫々に複数配列して構成されている。図２５に、３次元メモリセルアレイ１をＹ方向とＺ方向の各方向から見た等価回路図を示す。第５実施形態では、Ｘ方向から見た等価回路図は、Ｙ方向から見た等価回路図と異なるが、３次元メモリセルアレイ１はＹ方向には分割されていないので、第１実施形態の単位３次元メモリセルアレイをＸ方向から見た等価回路図の図２（Ｂ）と同様となる。

３次元メモリセルアレイ１は、図２５（Ａ）に示すＸＹ平面内における１層分の２次元メモリセルアレイ１ａを、図２５（Ｂ）に示すように、Ｚ方向に複数層積層した構造となっている。図２４、図２５に示すように、各層の２次元メモリセルアレイ１ａは、Ｊ個の単位２次元メモリセルアレイ１ｂに分割され、各単位２次元メモリセルアレイ１ｂがＺ方向に積層して単位３次元メモリセルアレイ１ｃとなっている。図２４、図２５に示す例では、２次元メモリセルアレイ１ａの分割数Ｊは、メモリセル７のＸ方向の配列数Ｌの４分の１（Ｊ＝Ｌ／４）となっている。

図２５（Ａ）に示すように、各層の２次元メモリセルアレイ１ａは、２端子型のメモリセル７をＸ方向とＹ方向の夫々に複数配列して構成され、各メモリセル７の一方端は、各メモリセル７に各別に対応してＸＹ平面内のメモリセル７と同数設けられたＺ方向に延伸する中間選択線１１に接続し、各行のメモリセル７の他方端は、各層にＬ個設けられたＹ方向に延伸するコモンプレート１２の対応する列のコモンプレート１２に共通に接続している。各層の２次元メモリセルアレイ１ａ内で同じ位置に配置されたメモリセル７の一方端は、同じ中間選択線１１に接続する。従って、各層において、コモンプレート１２はＸ方向にＪ個に分割され、各コモンプレート１２には、Ｘ方向に４個のメモリセル７が配列され、Ｘ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されている。

尚、図２５では、メモリセル７として、可変抵抗素子８と整流素子であるダイオード９を直列に接続した１Ｄ１Ｒ型メモリセルを例示しているが、第１実施形態と同様、メモリセル７は、図３（Ａ）及び図３（Ｂ）に示すように、双方向に電流を流す非線形素子９ａを用いた１Ｂ１Ｒ型メモリセルや、可変抵抗素子８だけで構成される１Ｒ型メモリセルであっても良い。

図２６に、３次元メモリセルアレイ１と第１選択トランジスタ１０の２次元アレイ２の立体俯瞰図を示す。尚、図２６では、３次元メモリセルアレイ１の層数が４で、３次元メモリセルアレイ１中のメモリセル７がＸ方向に４個配列している部分において、コモンプレート１２がＸ方向に２分割されている様子を例示している。

図２７に、２次元メモリセルアレイ１ａの分割数Ｊがメモリセル７のＸ方向の配列数Ｌの４分の１（Ｊ＝Ｌ／４）である場合における、或る４列分のメモリセル７に対応する１つの単位３次元メモリセルアレイ１ｃと、当該４列分の２次元アレイ２内の第１選択トランジスタ１０と、当該１つの単位３次元メモリセルアレイ１ｃに対応する第２選択トランジスタ１５と、Ｘデコーダ３、Ｙデコーダ４、Ｚデコーダ５の相互間の接続関係を示す。尚、図２７では、単位３次元メモリセルアレイ１ｃ内のメモリセル７と２次元アレイ２内の第１選択トランジスタ１０は４列分の内の１列分だけを図示している。

図２７に示すように、各層のコモンプレート１２は、夫々に対応して設けられた第２選択トランジスタ１５のドレイン（またはソース）に各別に接続し、各第２選択トランジスタ１５のソース（またはドレイン）は、プレート選択線１６とＺドライブ回路１７を介してＺデコーダ５の各出力に接続している。各列の第２選択トランジスタ１５の個数は、３次元メモリセルアレイ１の層数（Ｚ方向の配列数Ｎ）と等しく、第２選択トランジスタ１５の総数は、Ｎ×Ｊとなる。また、プレート選択線１６、Ｚドライブ回路１７及びＺデコーダ５の出力も、３次元メモリセルアレイ１の層数Ｎと同数設けられている。

１つの単位３次元メモリセルアレイ１ｃの下方においてＸ方向及びＹ方向に配列した中間選択線１１は、夫々に対応して設けられた第１選択トランジスタ１０のドレイン（またはソース）に各別に接続し、２次元アレイ２の各列の第１選択トランジスタ１０のソース（またはドレイン）は、共通のビット線１４に接続し、Ｙドライブ回路１８を介してＹデコーダ４の各出力に接続している。２次元アレイ２の各行の第１選択トランジスタ１０の各ゲートは、その行の１本のワード線１３と共通に接続し、Ｘデコーダ３の対応する行の出力と接続している。

第５実施形態では、Ｌ本のビット線１４の隣接する４本毎に１本（合計Ｊ本）のＹ方向に延伸する第３ビット線４３（第５選択線に相当）を対応させて、２次元アレイ２の周辺部に配置し、Ｘ方向に同位置にある各層のコモンプレート１２に接続するＮ個の第２選択トランジスタ１５の各ゲートは、対応する第３ビット線４３と共通に接続する。第２ビット線４３は、対応する４本のビット線１４の何れか１つが選択された場合に同時に活性化され、対応する列に属するＮ個の第２選択トランジスタ１５をオン状態にして選択する。第３ビット線４３は、一例として、Ｙデコーダ４からＹドライブ回路１８に出力されるデコード信号の隣接する４本を入力とする４入力ＯＲ回路または４入力ＮＡＮＤ回路からなるポストデコード回路４４（付加回路に相当。ＯＲ回路とＮＡＮＤ回路の何れとするかは４本の入力信号の選択時の信号レベルに依存する）の出力と接続する。従って、Ｙデコーダ４によって、選択メモリセルが属する列のビット線１４が選択されるとともに、対応する第３ビット線４３が選択され、選択メモリセルが属する単位３次元メモリセルアレイ１ｃに対応する第２選択トランジスタ１５の全てが同時にオン状態となって選択される。尚、第５実施形態では、第１選択トランジスタ１０と第２選択トランジスタ１５は何れも同じ導電型のｎ型ＭＯＳトランジスタを想定している。この結果、選択された列において、Ｘデコーダ３とＺデコーダ５の各出力を選択することで、Ｙドライブ回路１８、ビット線１４、第１選択トランジスタ１０、中間選択線１１、メモリセル７、コモンプレート１２、第２選択トランジスタ１５、プレート選択線１６、Ｚドライブ回路１７を夫々経由する経路が確立され、当該経路上のメモリセル７が選択される。但し、同じ単位３次元メモリセルアレイ１ｃ内の非選択列については、読み出し動作時において、非選択のビット線１４の電位を選択されたコモンプレート１２と同電位とすることで、当該非選択列のメモリセル７の両端には電圧が印加されずに理想的には非選択状態となるが、当該非選択列のメモリセル７は、コモンプレート１２を介して選択列のメモリセル７と接続しているため、選択メモリセルに対して寄生電流（回り込み電流）の影響を及ぼすことになる。

しかしながら、第５実施形態においても、第４実施形態と同様に、各層において、コモンプレート１２がＸ方向に隣接する単位２次元メモリセルアレイ１ｂ間で相互に電気的に絶縁されているため、読み出し動作時において上述した寄生電流（回り込み電流）の発生要因となる非選択メモリセルは、単位３次元メモリセルアレイ１ｃ内に限定される。つまり、単位３次元メモリセルアレイ１ｃ内のメモリセル数を一定数以下に限定することで、寄生電流のもととなる非選択メモリセルのリーク電流量の総和が抑制され、３次元メモリセルアレイ１を分割しない場合に比べて、読み出し動作における動作マージンや動作速度が改善される。

尚、図２４及び図２７に示す回路構成では、単位２次元メモリセルアレイ１ｂ毎に１つの第２選択トランジスタ１５を設け、各第２選択トランジスタ１５のゲートとポストデコード回路４４の出力を、第３ビット線４３を介して接続する構成としたが、図２８に示すように、Ｙデコーダ４を前段部４ａ（部分的回路に相当）と後段部４ｂに分けて段階的にデコードする回路構成とし、前段部４ａのプリデコード出力を第３ビット線４３に接続し、第３ビット線４３を後段部４ｂに入力して、後段部４ｂから最終のデコード信号をＹドライブ回路１８に出力する構成とすることもできる。

更に、上述の図２４、図２７、図２８に示す第３ビット線４３とＹデコーダ４との接続関係において、Ｙデコーダ４に代えて、Ｙデコーダ４と同じアドレス入力の同じデコード処理を行うＹデコーダ４と等価な別デコーダ（図示せず）を使用しても良い。尚、図２８の構成では、別デコーダは前段部４ａだけで十分であり、ポストデコード回路４４も不要なため、別デコーダの回路規模を小さくできる利点がある。

〈動作説明１〉
次に、上記各実施形態の３次元メモリセルアレイ１の各メモリセルに対する初期化動作、各メモリセルへのデータの書き込み動作（セット動作とリセット動作）、及び、各メモリセルからのデータの読み出し動作について説明する。

本発明装置における上記各動作は、基本的には、２次元マトリクス状に配列された既に公知の１Ｄ１Ｒ型メモリセル或いは１Ｒ型メモリセルの各動作と同様である。そのため、ここでは、本発明の３次元メモリセルアレイ構造に沿って、各動作について動作条件等の実施例を、図面を参照して説明する。図２９は、２端子型の電流制御素子が整流素子（ダイオード）である１Ｄ１Ｒ型メモリセルを想定した場合の各動作における、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートに印加する電圧条件の一例を一覧表示したものである。また、図３０は、当該１Ｄ１Ｒ型メモリセルの初期化前の抵抗状態ＲＩ（高抵抗状態）、初期化後の高抵抗状態ＲＨ、初期化後の低抵抗状態ＲＬの各状態におけるＩＶ特性と、第１選択トランジスタ１０を負荷回路とした初期化動作時ＱＩ、セット動作時ＱＳ、リセット動作時ＱＲのＩＶ特性を、夫々模式的に示す。図中、Ｖｉ、Ｖｓ、Ｖｒは、夫々、初期化動作、セット動作、及び、リセット動作に要するメモリセル７の両端に印加する最低電圧（閾値電圧）を示している。

また、図２９に示す各動作における電圧条件は、図６に示すメモリセル構造において、所定の金属酸化物（例えば、ＣｏＯ）からなる可変抵抗体２９と金属電極膜３０（例えば、Ｔａ）を備えた可変抵抗素子８を想定したものであり、示された電圧条件は一例であり、また、可変抵抗素子８の組成や構造が変われば電圧条件もそれに応じて適宜変更される。

上述のように、上記各実施形態では、Ｙドライブ回路１８、ビット線１４、第１選択トランジスタ１０、中間選択線１１、メモリセル７、コモンプレート１２、第２選択トランジスタ１５、プレート選択線１６、Ｚドライブ回路１７を夫々経由する経路が確立され、当該経路上のメモリセル７が選択される構成となっているため、メモリセル７を中心にして対称な回路構成となっている。即ち、メモリセル７の両側に、中間選択線１１とコモンプレート１２が配置され、その両側に、第１選択トランジスタ１０と第２選択トランジスタ１５が配置され、更にその両側に、ビット線１４とプレート選択線１６が配置され、更にその両側に、Ｙドライブ回路１８とＺドライブ回路１７が配置され、その両側に、Ｙデコーダ４とＺデコーダ５が配置される構成となっている。尚、Ｙドライブ回路１８とＺドライブ回路１７は、夫々、Ｙデコーダ４とＺデコーダ５の一部として捉えることもできる。

上記回路構成において、１Ｄ１Ｒ型のメモリセル７を構成する電流制限素子９が整流素子のダイオードである場合は、その整流方向に依存して中間選択線１１とコモンプレート１２の一方側が他方側より高電圧となるが、高電圧側に位置する第１選択トランジスタ１０と第２選択トランジスタ１５の何れか一方においては、それらがｎ型ＭＯＳトランジスタで構成されているので、ゲート電圧を、高電圧側の中間選択線１１またはコモンプレート１２の印加電圧より高電圧に設定する必要がある。従って、コモンプレート１２側が高電圧の場合には、選択コモンプレート電圧ＶＣＰ１、非選択コモンプレート電圧ＶＣＰ０は、Ｚドライブ回路１７からプレート選択線１６に印加された電圧が、第２選択トランジスタ１５を介してコモンプレート１２に印加されるため、Ｚドライブ回路１７の出力電圧及び第２選択トランジスタ１５のゲート電圧によってその電圧値が規定される。尚、高電圧側に位置する第１選択トランジスタ１０と第２選択トランジスタ１５の何れか一方をｐ型ＭＯＳトランジスタで構成することも可能である。尚、図２９に示す電圧条件は、コモンプレート１２側が高電圧となる整流方向を想定している。

尚、図２９に示す選択コモンプレート電圧ＶＣＰ１、非選択コモンプレート電圧ＶＣＰ０は、何れも第２選択トランジスタ１５を介してコモンプレート１２に印加されるため、第２選択トランジスタ１５によって選択されている単位３次元メモリセルアレイに供給される。第２選択トランジスタ１５がオフ状態の非選択状態の単位３次元メモリセルアレイにおいては、コモンプレート１２にはＺドライブ回路１７から電圧印加されないため、上述のメモリセル７を中心とするＺドライブ回路１７とＹドライブ回路１８間の経路は確立されないため、以下に示す各動作で必要な電流が流れないため、各動作は実行されない。以下の動作説明では、第２選択トランジスタ１５によって選択されている単位３次元メモリセルアレイにおける各動作について説明する。

［初期化動作（フォーミング）］
図６に示すメモリセル構造において、可変抵抗体となる金属酸化物の多くは、成膜時に絶縁膜に近い高抵抗状態である場合が多い。特に、Ｃｏ、Ｎｉ等のｐ型の金属の酸化物においては、通常の成膜方法でこのような傾向を示す。斯かる金属酸化物を用いた可変抵抗素子は、製造直後の通常の書き込み動作前に書き込み時の動作電圧より高い所定の電圧を可変抵抗素子の両端に印加し、可変抵抗体をスイッチング動作可能な状態に変化させ、初期化する必要がある。この初期化動作を一般にフォーミングと呼ぶ。

図３０に示すように、選択されたメモリセルと第１選択トランジスタの直列回路の両端には、選択ビット線電圧ＶＢＬ１（０Ｖ）と選択コモンプレート電圧ＶＣＰ１（５Ｖ）が夫々印加され、メモリセルの両端には、選択ビット線電圧ＶＢＬ１が０Ｖであるので、選択コモンプレート電圧ＶＣＰ１から第１選択トランジスタの電圧降下分を差し引いた電圧が印加される。このとき、メモリセルの両端に印加される電圧が初期化動作の閾値電圧Ｖｉを超えると、初期化動作の開始により低抵抗化してメモリセルを流れる電流が増大し、第１選択トランジスタの負荷曲線に沿って矢印Ａで示すように初期化動作が進行し、メモリセルの抵抗状態は、初期化後の高抵抗状態に遷移する。つまり、初期化前の抵抗状態ＲＩのＩＶ曲線と初期化動作時ＱＩの第１選択トランジスタの負荷曲線の交点が、閾値電圧Ｖｉより低電圧の領域に存在すると、そこが安定点となって初期化動作が進行しない。従って、上記交点が閾値電圧Ｖｉより低電圧の領域に存在しないように、第１選択トランジスタの動作条件（ゲート電圧等）が設定される。尚、可変抵抗素子の両端には、メモリセルの両端への印加電圧から更にダイオードの電圧降下分を差し引いた電圧が印加される。メモリセルの両端への電圧印加時間は、選択ビット線電圧ＶＢＬ１、選択ワード線電圧ＶＷＬ１、及び、選択コモンプレート電圧ＶＣＰ１が同時に印加されている期間の長さで規定される。本実施例では、当該電圧印加時間が１μｓ、初期化時に選択された可変抵抗素子に流れる電流が１００μＡ以下で所望の初期化が完了する。

尚、初期化は、３次元メモリセルアレイ内の全てのメモリセルに対して実行する必要があるため、例えば、複数のビット線、ワード線、或いはコモンプレートを同時に選択して複数のメモリセルを選択して同時に初期化を行い、当該複数メモリセルの初期化動作を繰り返して、全てのメモリセルに対して初期化を完了するようにしても良い。これにより、初期化に要する総時間を短縮できる。例えば、全てのコモンプレートに選択コモンプレート電圧を印加すると、選択された中間選択線を単位として初期化動作を繰り返すことができる。

［書き込み動作（セット動作とリセット動作）］
書き込み対象のメモリセルは、初期化動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、選択コモンプレート、非選択コモンプレートの夫々に、図２９に示す動作電圧を印加することで選択される。図３０に示すように、セット動作とリセット動作の夫々において、選択されたメモリセルと第１選択トランジスタの直列回路の両端には、選択ビット線電圧ＶＢＬ１（０Ｖ）と選択コモンプレート電圧ＶＣＰ１（２Ｖ、１．２Ｖ）が夫々印加され、メモリセルの両端には、選択ビット線電圧ＶＢＬ１が０Ｖであるので、選択コモンプレート電圧ＶＣＰ１から第１選択トランジスタの電圧降下分を差し引いた電圧が印加される。

セット動作時には、メモリセルの両端に印加される電圧がセット動作の閾値電圧Ｖｓを超えると、セット動作の開始により低抵抗化してメモリセルを流れる電流が増大し、第１選択トランジスタの負荷曲線に沿って矢印Ｂで示すようにセット動作が進行し、メモリセルの抵抗状態は、初期化後の低抵抗状態に遷移する。つまり、初期化後の高抵抗状態ＲＨのＩＶ曲線とセット動作時ＱＳの第１選択トランジスタの負荷曲線の交点が、セット動作の閾値電圧Ｖｓより低電圧の領域に存在すると、そこが安定点となってセット動作が進行しない。従って、上記交点が閾値電圧Ｖｓより低電圧の領域に存在しないように、第１選択トランジスタの動作条件（ゲート電圧等）が設定される。

リセット動作時には、メモリセルの両端に印加される電圧がリセット動作の閾値電圧Ｖｒを超えると、リセット動作の開始により高抵抗化してメモリセルを流れる電流が減少し、負荷曲線に沿って矢印Ｃで示すようにリセット動作が進行し、メモリセルの抵抗状態は、初期化後の高抵抗状態に遷移する。つまり、初期化後の低抵抗状態ＲＬのＩＶ曲線とリセット動作時ＱＲの第１選択トランジスタの負荷曲線に交点が、リセット動作の閾値電圧Ｖｒより低電圧の領域に存在すると、そこが安定点となってリセット動作が進行しない。従って、上記交点が閾値電圧Ｖｒより低電圧の領域に存在しないように、第１選択トランジスタの動作条件（ゲート電圧等）が設定される。尚、上記各実施形態において、各層のコモンプレート１２に共通に選択コモンプレート電圧を印加して、選択された中間選択線１１を単位としてリセット動作を繰り返すようにしても良い。この場合、後述する逆バイアス状態となる非選択メモリセルが発生せず、逆バイアス状態の非選択メモリセルに起因するリーク電流の発生が回避できる。

更に、非選択メモリセルに対しては、セット動作とリセット動作の何れにおいても、第１選択トランジスタがオフ状態となりメモリセルの両端に電圧印加されないか、メモリセルの両端に印加される電圧、つまり、選択コモンプレート電圧から非選択ビット線電圧と第１選択トランジスタの電圧降下分を差し引いた電圧、または、非選択コモンプレート電圧から選択ビット線電圧と第１選択トランジスタの電圧降下分を差し引いた電圧が、各動作の閾値電圧Ｖｓ、Ｖｒより低くなるか、或いは、逆バイアス状態となるように、非選択コモンプレート電圧と非選択ビット線電圧が設定されている。尚、非選択の単位３次元メモリセルアレイ中の非選択メモリセルに対しては、第２選択トランジスタがオフ状態となりメモリセルの両端に電圧印加されない。

［読み出し動作］
読み出し対象のメモリセルは、初期化動作や書き込み動作と同様に、選択ビット線、非選択ワード線、選択ワード線、非選択ワード線、の夫々に、図２９に示す動作電圧を印加することで選択される。上記各実施形態においては、選択された単位３次元メモリセルアレイの各層のコモンプレートは、全て選択され、選択コモンプレート電圧ＶＣＰ１が印加される。従って、選択された単位３次元メモリセルアレイ内の選択された中間選択線に接続する各層のメモリセルは一旦読み出し対象として全て選択される。コモンプレートの選択は、各プレート選択線に接続するＺドライブ回路からセンス回路への信号伝達経路を、Ｚデコーダによって選択することで実現するか、或いは、各プレート選択線に対応してセンス回路を各別に設け、センス回路で各層の読み出し動作を夫々行った後に、読み出し結果をＺデコーダによって選択することで実現する等の方法がある。

読み出し動作において、選択されたメモリセルと第１選択トランジスタの直列回路の両端には、選択ビット線電圧ＶＢＬ１（０Ｖ）と選択コモンプレート電圧ＶＣＰ１（０．５Ｖ）が夫々印加され、メモリセルの両端には、選択ビット線電圧ＶＢＬ１が０Ｖであるので、選択コモンプレート電圧ＶＣＰ１から第１選択トランジスタの電圧降下分を差し引いた電圧（読み出し電圧）が印加される。但し、読み出し動作における第１選択トランジスタの電圧降下は、メモリセルを流れる電流（読み出し電流）が、初期化動作や書き込み動作と比較して極めて小さいため、その電圧降下も小さい。当該読み出し電流は、上記各実施形態では、Ｚドライブ回路側に設けられたセンス回路によって電圧変換され、当該読み出し電流の大小に対応したメモリセルの抵抗状態が判定され、記憶情報が読み出される。尚、選択メモリセルの両端に印加される読み出し電圧は、セット動作の閾値電圧Ｖｓ及びリセット動作の閾値電圧Ｖｒの何れに対しても低電圧となるように、選択コモンプレート電圧ＶＣＰ１が設定されている。

更に、非選択メモリセルに対しては、第１選択トランジスタがオフ状態となるか、メモリセルの両端に印加される電圧が、整流素子であるダイオードの順方向の閾値電圧を超えないように非選択ビット線電圧ＶＢＬ１を設定することで、非選択メモリセルに不要な読み出し電流が流れないようにする。しかし、上述のように、ダイオードの逆バイアス時のリーク電流が大きい場合には、選択コモンプレート電圧ＶＣＰ１を印加するＺドライブ回路と、非選択ビット線に非選択ビット線電圧ＶＢＬ０を印加するＹドライブ回路に、図５に例示する電位変動抑制回路２０を備えることで、非選択メモリセルの寄生電流の増加が抑制され、読み出し動作時の動作マージンや動作速度の向上が図れる。

以上、電流制御素子が整流素子（ダイオード）である１Ｄ１Ｒ型メモリセルを想定した場合の各動作について説明したが、図６に示すメモリセル構造において現実に作製し得るダイオードは、逆バイアス時に或る一定のリーク電流が流れる。このため、特にセット動作では、オン状態の第１選択トランジスタに接続する非選択中間選択線と、オン状態の第２選択トランジスタに接続する非選択コモンプレートに接続する非選択メモリセルは、逆バイアス状態となるため、当該非選択メモリセルの全てで大きな逆バイアスリーク電流が流れる結果となる。上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、当該逆バイアスリーク電流を抑制することが可能となる。

また、セット動作時において、Ｙ方向のメモリセルの配列数が２以上の単位３次元メモリセルアレイでは、オフ状態の第１選択トランジスタに接続する非選択中間選択線がフローティング状態として存在するため、当該非選択中間選択線に接続する非選択メモリセルの内、選択コモンプレートに接続する非選択メモリセルと非選択コモンプレートに接続する非選択メモリセルが、フローティング状態の非選択中間選択線を介して直列に接続され、選択コモンプレートと非選択コモンプレート間が電気的に接続され、非選択コモンプレートと当該非選択中間選択線に接続する非選択メモリセルが逆バイアス状態となり、上記逆バイアスリーク電流が選択コモンプレートと非選択コモンプレート間に流れる。しかし、上記第３乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、フローティング状態となる非選択中間選択線の数が制限されるため、当該非選択中間選択線を経由する逆バイアスリーク電流を抑制することが可能となる。

尚、上述のように選択された単位３次元メモリセルアレイにおいて、各層のコモンプレートを全て選択して中間選択線単位でリセット動作を行うことにより、上述の２種類の逆バイアス状態の非選択メモリセルの発生を回避できる。

一方、読み出し動作時には、選択された単位３次元メモリセルアレイにおいて、各層のコモンプレートに、Ｚドライブ回路から第２選択トランジスタを介して、選択コモンプレート電圧ＶＣＰ１を印加する。ここで、Ｚドライブ回路及び第２選択トランジスタのオン抵抗が、可変抵抗素子の抵抗より十分に小さければ、各層のコモンプレートは同電位となり、非選択メモリセルを経由する寄生電流（回り込み電流）は無視できる。しかし、単位３次元メモリセルアレイ内の非選択メモリセルの可変抵抗素子が低抵抗状態では、Ｚドライブ回路及び第２選択トランジスタのオン抵抗が、非選択メモリセルの抵抗値に対して無視できなくなり、各層の単位２次元メモリセルアレイ内の低抵抗状態にある非選択メモリセルの個数に依存して、各層のコモンプレートの間で電位差が生じる。従って、Ｙ方向のメモリセルの配列数が２以上の単位３次元メモリセルアレイでは、フローティング状態の非選択中間選択線を介して、当該電位差のある２つのコモンプレート間に直列に接続する２つの非選択メモリセルの一方が順バイアス状態、他方が逆バイアス状態となって、逆バイアスリーク電流が上記回り込み電流として流れる。当該逆バイアスリーク電流は、フローティング状態となる非選択中間選択線の数が大きい程大きくなるため、上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、当該逆バイアスリーク電流による回り込み電流を抑制することが可能となる。更に、Ｚドライブ回路に、図５に例示する電位変動抑制回路２０を備えることで、プレート選択線の電位変動が抑制されるため、各層のコモンプレート間の電位差もある程度抑制されることになる。

他方、オン状態の第１選択トランジスタを介して非選択ビット線と接続する複数の非選択中間選択線には、選択コモンプレート電圧ＶＣＰ１と同電圧の非選択ビット線電圧ＶＢＬ０が印加される。ここで、Ｙドライブ回路及び第１選択トランジスタのオン抵抗が、可変抵抗素子の抵抗より十分に小さければ、当該非選択中間選択線は夫々コモンプレートと同電位となるが、コモンプレートの電圧にバラツキが生じるため、非選択メモリセルを介して各層のコモンプレートに接続する当該非選択中間選択線の間においても電位差が発生する。従って、上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、当該電位差に起因する回り込み電流も抑制される。更に、Ｙドライブ回路に、図５に例示する電位変動抑制回路２０を備えることで、非選択ビット線の電位変動が抑制されるため、当該非選択中間選択線の間の電位差の発生もある程度抑制されることになる。

〈動作説明２〉
次に、２端子型の電流制御素子が図３（Ａ）に示す双方向に電流を流す非線形素子である１Ｂ１Ｒ型メモリセルを想定した場合の各動作に説明する。図３１に、当該非線形素子のＩＶ特性の一例を示す。図３１に示す例では、非線形素子の閾値電圧は、印加する電圧極性によって差があり、閾値電圧が低い方（０．１Ｖ）の電圧印加を順バイアスとし、閾値電圧の高い方（１．０Ｖ）の電圧印加を逆バイアスとする。従って、図３１に示す非線形素子を備えた１Ｂ１Ｒ型メモリセルの場合、書き込み動作において、セット動作とリセット動作の間で、電圧印加極性を逆転させたバイポーラスイッチング動作が可能となる。

初期化動作と読み出し動作については、選択メモリセルに対する電圧印加を順バイアスとすることで、図２９に示す電圧条件で、上述の電流制御素子としてダイオードを用いた１Ｄ１Ｒ型メモリセルの場合と同様の動作が可能であるので、重複する説明は割愛する。

［書き込み動作（セット動作とリセット動作）］
１Ｂ１Ｒ型メモリセルにおけるバイポーラスイッチング動作では、セット動作とリセット動作の何れか一方を逆バイアス状態で行う。先ず、セット動作を逆バイアス状態で行う場合について説明する。ところで、１Ｂ１Ｒ型メモリセルの非線形素子の逆バイアス状態での閾値電圧が１．０Ｖであるとすると、逆バイアス状態で行うセット動作に要する閾値電圧Ｖｓ’は、１Ｄ１Ｒ型メモリセルの場合におけるセット動作の閾値電圧Ｖｓより絶対値で１．０Ｖ高くなる。但し、可変抵抗素子自体のセット動作の閾値電圧が、印加電圧の極性に依存しない対称性がある場合を想定する。

上述のように、Ｙドライブ回路とＺドライブ回路の間の選択メモリセルを経由する経路は、選択メモリセルを中心として対称な回路構成となっているので、選択メモリセルに印加される電圧極性を反転させる場合には、選択ビット線に印加する選択ビット線電圧ＶＢＬ１を、選択プレート選択線に印加し、選択コモンプレートに印加する選択コモンプレート電圧ＶＣＰ１を、選択中間選択線に印加すれば良い。この場合、第２選択トランジスタがセット動作時における負荷回路となるので、第２選択トランジスタの電圧降下が、１Ｄ１Ｒ型メモリセルの場合におけるセット動作時の第１選択トランジスタの電圧降下と等しくなるように、バイアス条件を調整することになる。しかし、セット動作に要する閾値電圧Ｖｓ’は、１Ｄ１Ｒ型メモリセルの場合におけるセット動作の閾値電圧Ｖｓより絶対値で１．０Ｖ高くなるので、図２９に示す１Ｄ１Ｒ型メモリセルのセット動作と比較して、選択コモンプレート電圧を、１．０Ｖ高くした３．０Ｖとする必要がある。但し、セット動作の対象でない非選択メモリセルの内、非選択コモンプレートと非選択の中間選択線に接続する非選択メモリセルは、順バイアス状態となっているため、誤ってセット動作される場合の閾値電圧は、閾値電圧Ｖｓ’より０．９Ｖ低い閾値電圧Ｖｓ”（＝Ｖｓ’−０．９Ｖ）となっている。従って、当該非選択メモリセルに印加される電圧は、閾値電圧Ｖｓ”及び順バイアス状態でのリセット動作の閾値電圧Ｖｒの何れに対しても低電圧となるように、非選択コモンプレート電圧及び非選択ビット線電圧を設定する必要がある。

一方、負荷回路となる選択トランジスタをセット動作とリセット動作で共通化する場合には、第１選択トランジスタを共通の負荷回路とすべく、選択ビット線に印加する選択ビット線電圧ＶＢＬ１を、選択コモンプレートに印加し、選択コモンプレートに印加する選択コモンプレート電圧ＶＣＰ１を、選択ビット線に印加するようにする。しかし、セット動作に要する閾値電圧Ｖｓ’は、１Ｄ１Ｒ型メモリセルの場合におけるセット動作の閾値電圧Ｖｓより絶対値で１．０Ｖ高くなるので、第１選択トランジスタ１０の電圧降下が１Ｄ１Ｒ型メモリセルの場合と同電圧になると仮定すると、図２９に示す１Ｄ１Ｒ型メモリセルのセット動作と比較して、選択コモンプレート電圧と非選択ビット線電圧を、１．０Ｖ高くした３．０Ｖとする必要がある。従って、１Ｂ１Ｒ型メモリセルにおけるセット動作とリセット動作の電圧条件は、一例として、図３２に示すようになる。ここで、オン状態の第１選択トランジスタのゲート電圧である選択ワード線電圧は、電圧降下が１Ｄ１Ｒ型メモリセルの場合と同電圧以下となり、選択メモリセルに閾値電圧Ｖｓ’以上が印加されるように、例えば、４〜５Ｖ程度の高電圧が必要となる。

しかし、セット動作の対象でない非選択メモリセルの内、非選択コモンプレートと非選択の中間選択線に接続する非選択メモリセルは、順バイアス状態となっているため、誤ってセット動作される場合の閾値電圧は、閾値電圧Ｖｓ’より０．９Ｖ低い閾値電圧Ｖｓ”（＝Ｖｓ’−０．９Ｖ）となっている。従って、当該非選択メモリセルに印加される電圧は、閾値電圧Ｖｓ” 及び順バイアス状態でのリセット動作の閾値電圧Ｖｒの何れに対しても低電圧となるように、非選択コモンプレート電圧ＶＣＰ０及び非選択ビット線電圧ＶＢＬ０を設定する必要がある。しかし、たとえ当該非選択メモリセルに印加される電圧が、閾値電圧Ｖｓ”及び閾値電圧Ｖｒより低電圧であっても、非線形素子の順バイアス時の閾値電圧（０．１Ｖ）を超える電圧が印加されるので、１Ｄ１Ｒ型メモリセルの場合と異なり、逆バイアスリーク電流より非常に大きな電流が非選択メモリセルに流れることになる。

従って、セット動作は、１Ｄ１Ｒ型メモリセルの場合と同様に順バイアス状態で行い、リセット動作を逆バイアス状態で行うようにするのが好ましい。順バイアス状態でセット動作を行った場合、選択コモンプレート電圧を、１．０Ｖ高くした３．０Ｖとする必要がなく、更に、セット動作の対象でない非選択メモリセルの内、非選択コモンプレートと非選択の中間選択線に接続する非選択メモリセルは、逆バイアス状態となっているため、誤ってセット動作される場合の閾値電圧は、逆バイアス状態での閾値電圧Ｖｓ’である。従って、当該非選択メモリセルに印加される電圧は、閾値電圧Ｖｓ’より低電圧であれば良いので、当該非選択メモリセルに印加される電圧を、非線形素子の逆バイアス時の閾値電圧（１．０Ｖ）を超えないように設定することが可能となる。この場合の１Ｂ１Ｒ型メモリセルにおけるセット動作とリセット動作の電圧条件の一例を、図３３に示す。

リセット動作を逆バイアス状態で行う場合、１Ｂ１Ｒ型メモリセルの非線形素子の逆バイアス状態での閾値電圧が１．０Ｖであるとすると、逆バイアス状態で行うリセット動作に要する閾値電圧Ｖｒ’は、１Ｄ１Ｒ型メモリセルの場合におけるリセット動作の閾値電圧Ｖｒより絶対値で１．０Ｖ高くなる。従って、１Ｄ１Ｒ型メモリセルの場合の選択コモンプレート電圧に相当する選択ビット線電圧は、１．２Ｖから２．２Ｖに増大している。ここで、リセット動作を、選択された単位３次元メモリセルアレイの各層のコモンプレートを全て選択し、中間選択線単位で行うようにすると、順バイアス状態となる非選択メモリセルの発生を回避でき、リセット動作中に非選択メモリセルを介して大きな順バイアス電流が流れるのを防止できる。

尚、セット動作を順バイアス状態で行う場合には、Ｙ方向のメモリセルの配列数が２以上の単位３次元メモリセルアレイでは、１Ｄ１Ｒ型メモリセルの場合と同様に逆バイアス状態の非選択メモリセルに逆バイアスリーク電流が流れるが、当該逆バイアスリーク電流は、上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、当該逆バイアスリーク電流を抑制することが可能となる。

〈動作説明３〉
次に、図３（Ｂ）に示す電流制限素子を備えない１Ｒ型メモリセルを想定した場合の各動作に説明する。１Ｒ型メモリセルの場合は、選択された単位３次元メモリセルアレイ内に存在する非選択メモリセルが、例えばセット動作等において電圧印加状態となると、電流制限素子による電流抑制作用がないため、非選択メモリセルの抵抗状態と印加電圧に応じた電流が流れることになるため、単位３次元メモリセルアレイを構成するメモリセル数は自ずと、１Ｄ１Ｒ型メモリセルや１Ｂ１Ｒ型メモリセルの場合と比較して大きく制限されることになる。従って、上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、単位３次元メモリセルアレイを構成するメモリセル数を一定数に制限できる。

１Ｒ型メモリセルでは、セット動作とリセット動作については、１Ｄ１Ｒ型メモリセルと同様のモノポーラスイッチング動作や、上述の１Ｂ１Ｒ型メモリセルの場合と同様のバイポーラスイッチング動作の何れのスイッチング動作も可能である。この場合、セット動作とリセット動作の何れにおいても、選択メモリセルに印加される電圧が、各動作の閾値電圧を超え、非選択メモリセルには、各動作の閾値電圧（印加電圧極性によって異なる場合は、絶対値の低い方の閾値電圧）より低電圧となるように、選択コモンプレート電圧、非選択コモンプレート電圧、選択ビット線電圧、非選択ビット線電圧を設定する必要がある。但し、上述のように、非選択メモリセルには、電流制限素子による電流抑制作用がないため、非選択メモリセルの抵抗状態と印加電圧に応じた電流が流れることになる。

初期化動作と読み出し動作については、図２９に示す電圧条件で、上述の電流制御素子としてダイオードを用いた１Ｄ１Ｒ型メモリセルの場合と同様の動作が可能であるので、重複する説明は割愛する。但し、読み出し動作において、コモンプレート間に発生する電位差に伴う寄生電流は、１Ｄ１Ｒ型メモリセルや１Ｂ１Ｒ型メモリセルの電流制限素子の逆バイアスリーク電流ではなく、当該電位差によって可変抵抗素子に流れる電流であるため、当該寄生電流は、１Ｄ１Ｒ型メモリセルや１Ｂ１Ｒ型メモリセルの場合と比較して大幅に増加するため、上記第２乃至第５実施形態のように、３次元メモリセルアレイにおいて、各層のコモンプレートをＸ方向またはＹ方向に分割することで、単位３次元メモリセルアレイを構成するメモリセル数を一定数に制限し、当該寄生電流の影響を軽減することができる。尚、１Ｒ型メモリセルの場合には、選択コモンプレート電圧を印加するＺドライブ回路と、非選択ビット線に非選択ビット線電圧を印加するＹドライブ回路に、図５に例示する電位変動抑制回路２０を備えることが特に重要となる。

次に、本発明装置の別実施形態について説明する。

〈１〉上記動作説明において例示した各選択線の電圧条件は一例であり、適宜変更可能である。特に、可変抵抗素子と２端子型の電流制御素子であるダイオードを直列に接続した１Ｄ１Ｒ型メモリセルでは、ダイオードの整流方向に依存して電圧条件を設定する。上述のように、Ｙドライブ回路とＺドライブ回路の間の選択メモリセルを経由する経路は、選択メモリセルを中心として対称な回路構成となっているので、選択メモリセルに印加される電圧極性を整流方向に応じて反転させる場合には、選択ビット線に印加する選択ビット線電圧ＶＢＬ１を、選択プレート選択線に印加し、選択コモンプレートに印加する選択コモンプレート電圧ＶＣＰ１を、選択中間選択線に印加すれば良い。また、第１選択トランジスタのゲート電圧（ワード線電圧）と、第２選択トランジスタのゲート電圧は、上記電圧条件の変更に応じて調整すれば良い。また、１Ｂ１Ｒ型メモリセル或いは１Ｒ型メモリセルにおいて、選択メモリセルに印加される電圧極性を反転させる場合においても同様である。但し、１Ｂ１Ｒ型メモリセルでは、２端子型の電流制御素子である非線形素子の印加電圧極性による閾値電圧の差を考慮して、動作説明２で説明した要領で電圧条件を調整する必要がある。

〈２〉上記各実施形態では、センス回路１９は、Ｚドライブ回路１７側に配置し、プレート選択線１６を流れる電流の変化（つまり、記憶情報に応じて選択メモリセルに流れる電流の差）を検知する構成であったが、Ｙドライブ回路１８側に配置し、ビット線１４を流れる電流の変化を検知する構成としても良い。但し、Ｙドライブ回路１８が、図５に示すような回路構成の場合には、読み出し動作時のＹドライブ回路１８から印加される選択ビット線電圧ＶＢＬ１は、Ｚドライブ回路１７から印加される選択コモンプレート電圧ＶＣＰ１より高電圧となり、メモリセル７には、中間選択線側からコモンプレートに読み出し電流が流れるので、メモリセル７が、１Ｄ１Ｒ型メモリセルの場合には、ダイオード９の整流方向を同じ方向に揃える必要がある。

〈３〉上記動作説明では、第１選択トランジスタを負荷回路として、初期化動作、セット動作、リセット動作の間で、選択ワード線電圧を調整して、各動作に応じた負荷特性を設定するようにしたが、第１選択トランジスタを負荷回路とするのに代えて、第２選択トランジスタを負荷回路としても構わない。

〈４〉上記各実施形態では、第１選択トランジスタ１０としてプレーナ構造のｎ型ＭＯＳトランジスタを想定して説明したが、第１選択トランジスタ１０は、ｐ型ＭＯＳトランジスタであっても良い。また、プレーナ構造ではなく、ドレイン、ゲート、ソースが基板面と垂直な方向（Ｚ方向）に配列した縦型のＭＯＳトランジスタや、バイポーラトランジスタで構成することも可能である。

〈５〉また、上記各実施形態では、第１選択トランジスタ１０と第２選択トランジスタ１５の何れもが、ｎ型ＭＯＳトランジスタを想定して説明したが、モノポーラスイッチング動作を想定した場合には、Ｙドライブ回路１８とＺドライブ回路１７の何れか一方側から常時他方より高電圧を供給する構成とし、当該高電圧を供給する側の第１選択トランジスタ１０と第２選択トランジスタ１５の内の当該高電圧を供給する側の一方をｐ型ＭＯＳトランジスタとするのも好ましい。上記第２実施形態では、各ワード線１３を同じ行の第１選択トランジスタ１０と第２選択トランジスタ１５のゲートに共通に接続する構成であったが、高電圧を供給する側の選択トランジスタをｐ型ＭＯＳトランジスタとする場合、第１及び第２選択トランジスタの各ゲート電圧レベルを、一方が高レベル時に他方が低レベルとなる相補な関係とする。従って、第２選択トランジスタ１５のゲートに接続する配線（第４選択線に相当）は、Ｘデコーダの出力を反転させるインバータ回路（付加回路に相当）、或いは、Ｘデコーダ内の反転出力を生成する回路（部分的回路）に相当と接続する構成となる。

〈６〉上記各実施形態では、各第１選択トランジスタ１０が、Ｘ方向及びＹ方向の夫々に対して、直線状に複数配列される場合を想定したが、第１選択トランジスタ１０をＸ方向及びＹ方向に繰り返して配列する方法は、例えば、交互に向きを反転させ、或いは、交互に位置を僅かにずらしながら配列するようにしても良い。この場合に、貫通孔３４がＸ方向及びＹ方向の夫々に対して、直線状に配列されずに、例えば、ジグザグ状に蛇行して配置されても構わない。更に、ワード線１３或いはビット線１４も、必ずしも直線状に延伸するのではなく、ジグザグ状に蛇行して形成されても構わない。

本発明に係る不揮発性半導体記憶装置及びその製造方法は、不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数３次元マトリクス状に配置された３次元メモリセルアレイを備えた不揮発性半導体記憶装置に利用可能である。

１： ３次元メモリセルアレイ
１ａ： ２次元メモリセルアレイ
１ｂ： 単位２次元メモリセルアレイ
１ｃ： 単位３次元メモリセルアレイ
２： 第１選択トランジスタの２次元アレイ
３： Ｘデコーダ
３ａ： Ｘデコーダの前段部
３ｂ： Ｘデコーダの後段部
４： Ｙデコーダ
４ａ： Ｙデコーダの前段部
４ｂ： Ｙデコーダの後段部
５： Ｚデコーダ
６： 基板
７： メモリセル
８： 可変抵抗素子
９： 電流制御素子（ダイオード）
９ａ： 非線形素子
１０： 第１選択トランジスタ
１１： 中間選択線
１２： コモンプレート（第３選択線）
１３： ワード線（第１選択線）
１４： ビット線（第２選択線）
１５： 第２選択トランジスタ
１６： プレート選択線
１７： Ｚドライブ回路
１８： Ｙドライブ回路
１９： センス回路１９
２０： 電位変動抑制回路
２０ａ： インバータ回路
２０ｂ： ＭＯＳトランジスタ
２１： ドレイン
２２： ソース
２３： チャンネル領域
２４： ゲート酸化膜
２５： ゲート
２６： 第１の層間絶縁膜
２７： コンタクト孔
２８： 第２の層間絶縁膜
２９： 可変抵抗体
３０： 第１電極
３１： 金属材料
３２： 多結晶シリコン膜（ｐ型多結晶シリコン膜）
３３： 多結晶シリコン膜（ｎ型多結晶シリコン膜）
３４： 貫通孔
３５： 素子分離領域
３６： ダミーゲート
３７： コンタクト金属
３８： 信号配線
４０： ４入力ＯＲ回路
４１： 第２ワード線（第４選択線）
４２： 第２ビット線（第５選択線）
４３： 第３ビット線（第５選択線）
４４： ポストデコード回路
Ｎ１、Ｎ２： Ｚドライブ回路内のノード
ＮＣ： Ｚドライブ回路またはＹドライブ回路の接続ノード
Ｖ１、Ｖ２： 電源ノード
Ｖｂ： バイアスレベル

Claims (10)

1. 不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置され、
   前記第３方向に隣接する複数の前記メモリセルの各一端が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配置され前記第３方向に延伸する中間選択線の対応する１つに共通に接続し、
   前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々が、前記第２方向及び前記第３方向に夫々複数配置され夫々前記第１方向に延伸する第３選択線の内の、前記第３方向の同じ位置に配置された複数の前記第３選択線の何れか１つに接続し、
   前記中間選択線を選択するための第１選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記メモリセルの配置領域に対して前記第３方向に隣接して配置され、
   前記第１方向に隣接する複数の前記第１選択トランジスタのゲートが、前記第２方向に複数配置され前記第１方向に延伸する第１選択線の１つに共通に接続し、
   前記第２方向に隣接する複数の前記第１選択トランジスタのドレイン及びソースの一方が、前記第１方向に複数配置され前記第２方向に延伸する第２選択線の１つに共通に接続し、
   複数の前記第１選択トランジスタのドレイン及びソースの他方が、前記中間選択線に各別に接続し、
   前記複数の第１選択線が、前記第１選択線を選択する第１デコーダに接続し、
   前記複数の第２選択線が、前記第２選択線を選択する第２デコーダに接続し、
   前記複数の第３選択線が、各別に前記第３選択線を選択するための第２選択トランジスタのドレイン及びソースの一方に接続し、
   前記第２選択トランジスタのゲートが、前記第１選択線、または、前記第１デコーダの部分的回路或いは付加回路によって選択される第４選択線に接続し、
   前記第２選択トランジスタのドレイン及びソースの他方が、前記第３選択線を選択する第３デコーダに接続していることを特徴とする不揮発性半導体記憶装置。
2. 前記第３方向の各配列位置において、前記メモリセルの前記第２方向の配列数と、前記第３選択線の前記第２方向の配列数が同数であり、
   前記第２選択トランジスタのゲートが、前記第１選択線または前記第４選択線と接続していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第３方向の各配列位置において、前記メモリセルの前記第２方向の配列数より、前記第３選択線の前記第２方向の配列数が少なく、
   前記第３方向の同じ位置に配置された複数の前記第３選択線の少なくとも１つは、当該第３選択線と他端が共通に接続する前記メモリセルの前記第２方向の配列数が複数であり、当該第３選択線と接続する前記第２選択トランジスタのゲートが、前記第４選択線と接続していることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 不揮発性の可変抵抗素子を備えた２端子型のメモリセルが、互いに直交する第１方向、第２方向、及び、第３方向に夫々複数、３次元マトリクス状に配置され、
   前記第３方向に隣接する複数の前記メモリセルの各一端が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配置され前記第３方向に延伸する中間選択線の対応する１つに共通に接続し、
   前記第３方向の同じ位置に前記第１方向と前記第２方向に２次元マトリクス状に配置された複数の前記メモリセルの他端の夫々が、前記第１方向及び前記第３方向に夫々複数配置され夫々前記第２方向に延伸する第３選択線の内の、前記第３方向の同じ位置に配置された複数の前記第３選択線の何れか１つに接続し、
   前記中間選択線を選択するための第１選択トランジスタが前記第１方向と前記第２方向に夫々複数２次元マトリクス状に、前記メモリセルの配置領域に対して前記第３方向に隣接して配置され、
   前記第１方向に隣接する複数の前記第１選択トランジスタのゲートが、前記第２方向に複数配置され前記第１方向に延伸する第１選択線の１つに共通に接続し、
   前記第２方向に隣接する複数の前記第１選択トランジスタのドレイン及びソースの一方が、前記第１方向に複数配置され前記第２方向に延伸する第２選択線の１つに共通に接続し、
   複数の前記第１選択トランジスタのドレイン及びソースの他方が、前記中間選択線に各別に接続し、
   前記複数の第１選択線が、前記第１選択線を選択する第１デコーダに接続し、
   前記複数の第２選択線が、前記第２選択線を選択する第２デコーダに接続し、
   前記複数の第３選択線が、各別に前記第３選択線を選択するための第２選択トランジスタのドレイン及びソースの一方に接続し、
   前記第２選択トランジスタのゲートが、前記第２デコーダ、前記第２デコーダの部分的回路或いは付加回路、または、前記第２デコーダ或いはその部分的回路と等価な別デコーダによって選択される第５選択線と接続し、
   前記第２選択トランジスタのドレイン及びソースの他方が、前記第３選択線を選択する第３デコーダに接続していることを特徴とする不揮発性半導体記憶装置。
5. 前記第３方向の各配列位置において、前記メモリセルの前記第１方向の配列数と、前記第３選択線の前記第１方向の配列数が同数であり、
   前記第５選択線が、前記第２選択線と同数あり、前記第２デコーダまたは前記第２デコーダと等価な別デコーダに接続していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
6. 前記第３方向の各配列位置において、前記メモリセルの前記第１方向の配列数より、前記第３選択線の前記第１方向の配列数が少なく、
   前記第３方向の同じ位置に配置された複数の前記第３選択線の少なくとも１つは、当該第３選択線と他端が共通に接続する前記メモリセルの前記第１方向の配列数が複数であり、当該第３選択線と接続する前記第２選択トランジスタのゲートが、前記第２デコーダの部分的回路或いは付加回路、または、前記第２デコーダの部分的回路と等価な別デコーダによって選択される前記第５選択線に接続していることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
7. 所定の基板上に、２次元マトリクス状に配置された前記第１選択トランジスタ、２次元マトリクス状に配置された前記第２選択トランジスタ、前記第１デコーダ、前記第２デコーダ、及び、前記第３デコーダが形成され、
   ３次元マトリクス状に配置された複数の前記メモリセルが、前記第１選択トランジスタの配置領域の上方に形成され、
   前記第１方向と前記第２方向が前記基板の表面と平行し、前記第３方向が前記基板の表面と直交していることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
8. 複数の前記第３選択線の夫々が、前記第１方向及び前記第２方向に平面的に拡張する平板状の導電体で形成され、前記第１方向及び前記第２方向に平面的に拡張する平板状の層間絶縁膜によって前記第３方向に分離され、
   前記第３選択線と前記層間絶縁膜が交互に積層された積層構造に対して前記第３方向に貫通する貫通孔が、前記第１方向と前記第２方向に夫々複数２次元マトリクス状に配列するように形成され、
   前記貫通孔の夫々に柱状の前記中間選択線が貫通するように設けられ、
   前記貫通孔内の前記中間選択線と前記第３選択線の間の環状部分に前記メモリセルが環状に形成されていることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
9. 読み出し動作時に選択された前記メモリセルの抵抗状態を、選択された前記メモリセルの他端と接続する選択された前記第３選択線に流れる電流を検知して判定するセンス回路と、
   当該選択された第３選択線と接続する前記第２選択トランジスタと前記第３デコーダ間の配線における前記電流による電位変動を抑制する電位変動抑制回路と、を備えていることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
10. 読み出し動作時に選択された前記メモリセルの抵抗状態を、選択された前記メモリセルの一端と接続する前記中間選択線に前記第１選択トランジスタを介して接続する前記第２選択線を流れる電流を検知して判定するセンス回路と、
    前記電流による前記第２選択線の電位変動を抑制する電位変動抑制回路と、を備えていることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。

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