KR970054137A - 반도체 메모리 셀 구조 및 그 제조방법 - Google Patents

반도체 메모리 셀 구조 및 그 제조방법 Download PDF

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Abstract

본 발명은 반도체 메모리 셀 구조 및 그 제조방법에 관한 것으로, 비트라인 연결선이 형성된 기판 상에 절연막을 형성하는 제1공정과; 상기 절연막 상의 소정 부분에 도전성막을 형성하는 제2공정과; 상기 도전성막 상에 서로 소정 간격 이격되도록 게이트를 형성하는 제3공정과; 상기 게이트를 마스크로 불순물 이온 주입을 실시하여 상기 도전성막 내에 소오스/드레인 불순물 도우핑 영역을 형성하는 제4공정과; 상기 게이트와 도전성막을 포함한 절연막 상에 층간절연막을 형성하는 제5공정과; 상기 층간절연막 상에 제2공정 내지 제5공정을 n회 반복실시하는 제6공정과; 상기 n번째 층간절연막 상의 소정 부분에 감광막을 형성하고, 이를 마스크로 층간절연막을 식각하는 제7공정과; 상기 감광막을 제거하고, 상기 도전성막을 포함한 층간절연막의 식각면에유전체막을 형성하는 제8공정과; 상기 유전체막 둘레의 절연막 상에 플레이트 전극을 형성하는 제9공정과; 상기 비트 라인 연결선으 소정 부분이 드러나도록 게이트 사이의 층간절연막과 도전성막 및 절연막을 식각하여 비트라인 접촉창을 형성하는 제10공정 및 ; 상기 접촉창을 포함한 n번째 층간절연막의 소정 부분에 수직 비트라인 전극을 형성하는 제11공정을 구비하여 반도체 메모리 셀 제조를 완료하므로써, 1) 기판에 대해 수직한 방향으로 형성된 비트라인 전극을 축으로 하여 그 둘레로 트랜스퍼 트랜지스터 및 스토리지 노드 전극이 다층 구조로 적층되도록 디램 셀을 형성할 수 있게 되어, 다수의 셀이 동일한 점유면적 내에 적층되므로 셀 배열 면적이 작아져 소자의 고집적와에 유리하며, 2) 트랜스퍼 트랜지스터 및 스토리지 노드 전극이 절연막 상에 형성되므로 기존의 경우에 비해 조자 격리를 용이하게 실시할 수 있고, 3)스토리지 노드 전극의 여러면을 캐패시터로 사용할 수 있어 캐패시터의 단위면적당 정전용량을 증가시킬 수 있으며, 4) 트랜스퍼 트랜지스터의 소오스/드레인과 스토리지 노드 전극을 동일층 내에 형성하므로 접촉저항에 의한 동작속도의 지연을 방지할 수 있고, 5)캐패시터의 스토리지 노드 전극이 절연마거에 의해 격리되어 기판과의 접합을 형성하지 않으므로 누설전류 성분이 크게 줄어 데이타 보존특성을 향상시킬 수 있게 된다.

Description

반도체 메모리 셀 구조 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 의해 제조된 디램 셀 구조를 도시한 단면도.

Claims (4)

  1. 기판과; 상기 기판 상에 형성된 비트라인 연결선과; 상기 비트라인 연결선 상의 소정 부분에 형성되며, 기판에 대해 수지 방향을 갖도록 형성된 원통형의 비트라인 전극과; 상기 비트라인 전극 둘레의 비트라인 연결선 상에 형성된 절연막과; 상기 절연막 상에 형성되며, 그 내부에 소오스/드레인 불순물 도우핑 영역이 정의되어 있는 스토리지 노드 전극과; 상기 비트라인 전극 둘레의 스토로지 노드 전극 상에 서로 소정 간격 이격되도록 형성된 게이트 및, 상기 게이트를 포함한 스토로지 노드 전극 상의 소정 부분에 형성된 층간절연막으로 구성된 패턴이 다수번 적층되도록 이루어진 제n개의 복수 적층 패턴과; 상기 복수 적층 패턴의 스토로지 노드 전극과 층간절연막 표면에 형성된 유전체막 및 ; 상기 유전체막 표면에 형성된 플레이트 전극을 구비하여 이루어진 것을 특징으로 하는 반도체 메모리 셀 구조.
  2. 제1항에 있어서, 상기 비트라인 연결선은 도전성막으로 이루어진 것을 특징으로 하는 반도체 메모리 셀 구조.
  3. 비트라인 연결선이 형성된 기판 상에 절연막을 형성하는 제1공정과; 상기 절연막 상의 소정 부분에 도전성막을 형성하는 제2공정과; 상기 도전성막 상에 서로 소정 간격 이격되도록 게이트를 형성하는 제3공정과; 상기 게이트를 마스크로 불순물 이온 주입을 실시하여 상기 도전성막 내에 소오스/드레인 불순물 도우핑 영역을 형성하는 제4공정과; 상기 게이트와 도전성막을 포함한 절연막 상에 층간절연막을 형성하는 제5공정과; 상기 층간절연막 상에 제2공정 내지 제5공정을 n회 반복실시하는 제6공정과; 상기 n번째 층간절연막 상의 소정 부분에 감광막을 형성하고, 이를 마스크로 층간절연막을 식각하는 제7공정과; 상기 감광막을 제거하고, 상기 도전성막을 포함한 층간절연막의 식각면에유전체막을 형성하는 제8공정과; 상기 유전체막 둘레의 절연막 상에 플레이트 전극을 형성하는 제9공정과; 상기 비트 라인 연결선으 소정 부분이 드러나도록 게이트 사이의 층간절연막과 도전성막 및 절연막을 식각하여 비트라인 접촉창을 형성하는 제10공정 및 ; 상기 접촉창을 포함한 n번째 층간절연막의 소정 부분에 수직 비트라인 전극을 형성하는 제11공정을 구비하여 이루어지는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
  4. 제3항에 있어서, 상기 비트라인 연결선은 도전성막으로 형성하는 것을 특징으로 하는 반도체 메모리 셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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