KR100564422B1

KR100564422B1 - Ｍｍｌ반도체소자의 디커플링 커패시터 및 그 형성방법

Info

Publication number: KR100564422B1
Application number: KR1019990014385A
Authority: KR
Inventors: 김승완
Original assignee: 주식회사 하이닉스반도체
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2006-03-28
Also published as: KR20000066946A

Abstract

본 발명은 MML반도체소자의 로직영역에서 회로를 보호하도록 하는 디커플링커패시터를 형성하는 방법을 순차적으로 보인 도면으로서, 반도체기판의 셀영역 상에 제1폴리게이트 및 콘택전극를 형성함과 동시에 로직영역에도 제1 폴리게이트 및 콘택전극을 형성한 후 수직배선라인으로 상층부에 형성되는 커패시터의 전하저장전극의 상,하부층을 연결하여 상,하부층 사이의 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 내부회로의 보호 효과를 증가시키 뿐만아니라 셀영역 및 로직영역의 단차를 줄이도록 하는 매우 유용하고 효과적인 발명이다.

콘택플러그 게이트 디커플링커패시터 비트라인 층간절연막

Description

ＭＭＬ반도체소자의 디커플링 커패시터 및 그 형성방법 { The Decoupling Capacitor Of MML Semiconductor Device And Method For Forming Thereof }

도 1 내지 도 4는 본 발명의 일실시예에 따른 디커플링 커패시터의 형성방법을 순차적으로 보인 도면이고,

도 5는 본 발명의 다른 실시예에 따른 디커필링 커패시터의 최종적인 구성 단면을 보인 도면이다.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : 반도체기판 20 : 필드산화막

30 : 제1폴리게이트 40 : 제2폴리게이트

50 : 제1층간절연막 60 : 제1콘택플러그

70 : 비트라인 75 : 수평배선라인

80 : 제2층간절연막 90 : 제2콘택플러그

95 : 수직배선라인 100,105 : 하부층

110,115 : 상부층 120 : 제3층간절연막

130,130a : 메탈콘택플러그 140 : 메탈라인

본 발명은 커패시터를 형성하는 방법에 관한 것으로서, 특히, 로직영역의 수직배선라인으로 연결되는 하부층, 질화막 및 상부층으로 된 디커플링커패시터를 형성하여 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 로직영역과 셀영역의 단차를 줄이도록 하는 디커플링 커패시터 형성방법에 관한 것이다.

일반적으로, 디커플링 커패시터(Decoupling Capacitor)는 제1폴리 실리콘층을 게이트전극으로 하여 전원전압과 내부전원전압을 연결하여 사용할 때, 게이트산화막을 커패시터의 역할을 하도록 하는 구성을 말한다.

상기 제1폴리 실리콘 게이트에 전원전압(V_CC)이나 내부 전원 전압(V_INT)을 인가하도록 연결하고 실리콘기판에 접지 전극을 연결하여 전압이 수시로 올라가고 내려갈때 마다 게이트산화막이 커패시터의 역할을 하게 되어 단시간 내에 접지전압에서 전원전압으로 변하는 것이 아니라 일정한 경사도를 갖는 전압을 공급하므로서 내부회로등을 급격한 전압으로 부터 보호하게 되는 것이다.

종래의 디커플링 커패시터의 구성을 살펴 보면, 전기적으로 도전이 가능한 내부 회로에 전원 전압이 급속하게 인가되어 내부회로를 파손되는 것을 방지하기 위하여 커패시터의 역할을 하는 게이트산화막 상에 폴리실리콘층을 적층하여 식각 한 후 형성한 폴리실리콘 게이트를 디커플링커패시터로 이용하게 된다.

상기한 게이트산화막은 차세대 64MDRAM의 경우에는 70Å정도의 두께로 적층되어지는 것으로서, 이 산화막의 유전율은 3.9정도의 값을 갖는다.

그런데, 상기한 구성을 폴리실리콘 게이트를 이용하여 디 커플링 커패시터를 사용하고자 하면, 반도체기판 상에 차지하는 면적이 상당하게 커지므로 반도체기판의 면적을 적절하게 이용하지 못하는 문제점이 있었다.

본 발명은 이러한 점을 감안하여 안출한 것으로서, 반도체기판의 셀영역 상에 제1폴리게이트 및 콘택전극를 형성함과 동시에 로직영역에도 제1폴리게이트 및 콘택전극을 형성한 후 수직배선라인으로 상층부에 형성되는 커패시터의 전하저장전극의 상,하부층을 연결하여 상,하부층 사이의 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 양 영역의 단차를 줄이는 것이 목적이다.

본 발명의 목적은 셀영역과 로직영역으로 분리된 MML반도체소자에서, 셀영역의 제1층간절연막 상에 비트라인을 적층할 때 동시에 로직영역에 수평으로 형성되는 수평배선라인과; 상기 수평배선라인의 상부면에 수직으로 일정한 단차로 각각 연결되는 제2메탈라인 및 수직배선라인과; 상기 수직배선라인에 연결되도록 제2층 간절연막 상에 하부층, 질화막 및 상부층으로 적층되어 형성되는 디커플링커패시터 와; 상기 디커플링커패시터의 상부층에 연결되는 제1메탈라인으로 구성된 것을 MML반도체소자의 디커플링 커패시터 구조를 제공함으로써 달성된다.

그리고, 상기 제2메탈라인과 수직배선라인은 필드산화막사이에 형성된 접합층에 연결되도록 형성될 수 도 있다.

그리고, 셀영역의 반도체기판 상에 제1폴리게이트 및 콘택전극을 형성 함과 동시에 로직영역의 필드산화막 상에 제1폴리게이트를 형성하는 단계와; 상기 결과물 상에 제1층간절연막을 적층하여 상기 콘택전극에 연결되는 제1콘택플러그를 형성한 후 셀영역에 비트라인을 적층함과 동시에 로직영역에는 수평배선라인을 형성하는 단계와; 상기 결과물 상에 제2층간절연막을 적층하여 셀영역의 콘택전극으로 연결되는 제2콘택플러그 및 로직영역의 수평배선라인으로 연결되는 수직배선라인을 형성하는 단계와; 상기 결과물의 셀영역 상에는 하부층, 질화막 및 상부층으로 된 전하저장전극을 형성함과 동시에 로직영역 상에도 하부층, 질화막 및 상부층으로 된 디커플링커패시터를 형성하는 단계와; 상기 결과물 상에 제3층간절연막을 적층한 후 셀영역의 전하저장전극에 연결된 메탈콘택플러그 상에 메탈라인을 형성함과 동시에 로직영역에서 디 커플링커패시터 상에 제1메탈라인를 형성하고, 제2메탈라인은 수평배선라인과 연결되도록 형성하는 단계를 포함하는 MML반도체소자의 디커플링 커패시터 형성방법을 제공함으로써 달성된다.

이하, 본 발명에 따른 디커플링 커패시터 구조 및 그 형성방법을 일실시예에 의거하여 상세하게 살펴 보도록 한다.

먼저, 도 5에 도시된 바와 같이, 디 커플링 커패시터 구조는 셀영역과 로직영역으로 분리된 MML반도체소자에서, 셀영역의 제1층간절연막(50) 상에 비트라인(70)을 적층함과 동시에 로직영역에 수평으로 형성되는 수평배선라인(75)과; 상기 수평배선라인(75)의 상부면에 수직으로 일정한 단차로 각각 연결되는 제2메탈라인(145) 및 수직배선라인(95)과; 상기 수직배선라인(95)에 연결되도록 제2층간절연막(80)상에 수평으로 하부층(105), 질화막(107) 및 상부층(115)으로 순차적으로 형성되는 디커플링커패시터 (B)와; 상기 디커플링커패시터(B)의 상부층(115)에 연결되는 제1메탈라인(142)으로 구성된다.

그리고, 도 6은 다른 실시에에 따른 디커플링 커패시터 구조로서, 상기 제2메탈라인(140)과 수직배선라인(95a)은 필드산화막(25) 사이에 형성된 접합층 (Junction Region)(75a)에 연결되어져서 구성될 수도 있다.

상기 제1메탈라인(142)은 전원전압(V_CC)의 역할을 하고, 제2메탈라인(15)은 접지전압(V_OUT)의 역할을 하는 것으로서, 디커플링커패시터(B)의 질화막(107)이 전하를 저장하여 급격한 전압을 완충하도록 하는 유전체 역할을 하게 된다.

그리고, 본 발명에 따른 디커플링 커패시터의 형성방법을 살펴 보도록 한다.

도 1에 도시된 바와 같이, 셀영역의 반도체기판(10) 상에 제1폴리게이트(30) 및 콘택전극(40)을 형성 함과 동시에 로직영역의 필드산화막(20) 상에 제1폴리게이트(30)를 형성하도록 한다.

그리고, 상기 결과물 상에 제1층간절연막을 적층하여 상기 콘택전극(40)에 연결되는 제1콘택플러그(60)를 형성한 후 셀영역에 비트라인(70)을 적층함과 동시에 로직영역에는 수평배선라인(75)을 형성하도록 한다.

그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 제2층간절연막(50)을 적층하여 셀영역의 콘택전극(40)으로 연결되는 제2콘택플러그(90) 및 로직영역의 수평배선라인(75)으로 연결되는 수직배선라인(95)을 형성하도록 한다.

또한, 도 3은 상기 결과물의 셀영역 상에는 하부층(100), 질화막(102) 및 상부층(110)으로 되고, 실린더 형상으로 된 전하저장전극(A)을 형성함과 동시에 로직영역 상에도 하부층(105), 질화막(107) 및 상부층(115)으로 되고, 수평으로 적층되는 디커플링커패시터(B)를 형성하는 상태를 도시하고 있다.

도 4에 도시된 바와 같이, 상기 결과물 상에 제3층간절연막(120)을 적층한 후 셀영역의 전하저장전극(A)에 연결된 메탈콘택플러그(130) 상에 메탈라인(140)을 형성함과 동시에 로직영역에서 디 커플링커패시터(B) 상에 제1메탈라인(142)를 형성하고, 제2메탈라인 (145)은 수평배선라인(75)과 연결되도록 형성한다.

그리고, 도 5는 디커플링 형성방법은 거의 전 공정이 동일하나 로직영역에 필드산화막(15) 사이에 접합층(75a)을 형성하여 디커플링커패시터(B)를 연결한 다는 점이 다르다.

이때, 종래에는 로직영역에 디커플링 커패시터가 없으므로 층간절연막을 적층하는 경우, 셀영역의 높이는 높고 로직영역은 너무 낮아서 단차가 현저하게 발생되는 반면에, 본 발명의 경우에는 도 4에 도시된 바와 같이, 디커플링 커패시터(B)의 높이로 인하여 로직영역에 적층되는 제3층간절연막(120)의 높이가 상대적으로 높아지므로 양 영역의 단차가 많이 줄어들게어 되어 후속 공정을 용이하게 진행할 수 있다.

따라서, 상기한 바와 같이, 본 발명에 따른 디 커플링 커패시터 형성방법을 이용하게 되면, 반도체기판의 셀영역 상에 제1폴리게이트 및 콘택전극를 형성함과 동시에 로직영역에도 제1폴리게이트 및 콘택전극을 형성한 후 수직배선라인으로 상층부에 형성되는 커패시터의 전하저장전극의 상,하부층을 연결하여 상,하부층 사이의 질화막을 유전체로 하여 전원전압의 스트레스를 접지전원으로 인가하여 완충하므로 회로의 보호 효과를 증가시킬 뿐만아니라 디커플링커패시터의 높이로 인하여 층간절연막을 적층할 때, 양 영역의 단차를 줄이도록 하는 매우 유용하고 효과적인 발명이다.

Claims

셀영역과 로직영역으로 분리된 MML반도체소자에 있어서,

셀영역의 제1층간절연막 상에 비트라인을 적층할 때 동시에 로직영역에 수평으로 형성되는 수평배선라인과;

상기 수평배선라인의 상부면에 수직으로 일정한 단차로 각각 연결되며,반도체 소자의 필드산화막 사이에 형성된 접합층에 연결되어 있는 제2메탈라인 및 수직배선라인과;

상기 수직배선라인에 연결되도록 제2층간절연막상에 수평으로 하부층, 질화막 및 상부층으로 형성되는 디커플링커패시터와;

상기 디커플링커패시터의 상부층에 연결되는 제1메탈라인으로 구성된 것을 특징으로 하는 MML반도체소자의 디커플링 커패시터 구조.
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