KR100955939B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자의 동작시 노이즈에 의한 영향을 최소화할 수 있는 반도체 소자를 개시한다. 개시된 본 발명에 따른 반도체 소자는, 셀 지역에 전하 저장용 캐패시터가 형성되고, 페리 지역에 디커플링 캐패시터가 형성된 반도체 소자에 있어서, 상기 페리 지역의 디커플링 캐패시터는 상기 셀 지역의 전하 저장용 캐패시터와 동일 레이어 및 그 상부 레이어 중 적어도 어느 하나 이상에 형성된 것을 특징으로 한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 반도체 소자의 동작시 노이즈에 의한 영향을 최소화할 수 있는 반도체 소자에 관한 것이다.
최근 반도체 제조 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작 전압의 저전압화가 이루어지고 있다. 이에 따라, 소자의 리프레쉬 시간(Refresh time)이 단축되고 소프트 에러(Soft Error)가 발생한다는 문제점들이 야기되고 있고, 이러한 문제를 방지하기 위해, 높은 용량을 갖고 누설 전류의 발생이 적은 캐패시터의 개발이 지속적으로 요구되고 있는 실정이다.
한편, 고집적 반도체 소자의 제조시 순간적인 과전압 잘생 및 급격한 전원 전압 레벨의 변화(High Frequency)를 필터링하여 전원 공급을 안정화시키기 위해 디커플링(Decoupling) 캐패시터, 또는, 리저버(Reservoir) 캐패시터를 삽입하는 방법이 제안된 바 있다. 즉, 상기 디커플링 캐패시터 및 리저버 캐패시터는 디지털 로직(Digital Logic)에서 스위칭(Switching)에 의한 노이즈(Noise)의 발생을 방지하는 역할을 한다.
그러므로, 고집적 반도체 소자의 고주파 동작과 안정적인 전원 공급 및 파워 간 커플링 노이즈를 개선하기 위해 가능한 많은 양의 디커플링 캐패시터 및 리저버 캐패시터를 삽입하는 것이 바람직하다.
본 발명은 반도체 소자의 동작시 노이즈에 의한 영향을 최소화할 수 있는 반도체 소자를 제공한다.
본 발명의 일 실시예에 따른 반도체 소자는, 셀 지역에 전하 저장용 캐패시터가 형성되고, 페리 지역에 디커플링 캐패시터가 형성된 반도체 소자에 있어서, 상기 페리 지역의 디커플링 캐패시터는 상기 셀 지역의 전하 저장용 캐패시터와 동일 레이어 및 그 상부 레이어 중 적어도 어느 하나 이상에 형성된다.
상기 디커플링 캐패시터는 적어도 하나 이상의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 유전막 및 제2 도전막의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는다.
상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자는, 셀 지역 및 페리 지역을 갖는 반도체 기판; 상기 반도체 기판의 셀 지역에 형성된 전하 저장용 캐패시터; 및 상기 반도체 기판의 페리 지역에 상기 셀 지역의 전하 저장용 캐패시터와 동일 레이어에 형성된 디커플링 캐패시터;를 포함한다.
상기 디커플링 캐패시터는 적어도 하나 이상의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 유전막 및 제2 도전막의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는다.
상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 소자는, 셀 지역 및 페리 지역을 갖는 반도체 기판; 상기 반도체 기판의 셀 지역에 형성된 전하 저장용 캐패시터; 상기 전하 저장용 캐패시터가 형성된 반도체 기판의 전면 상에 형성된 절연막; 및 상기 반도체 기판 페리 지역의 절연막 부분 상에, 상기 전하 저장용 캐패시터의 상부 레이어에 형성된 디커플링 캐패시터;를 포함한다.
상기 디커플링 캐패시터는 적어도 하나 이상의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 유전막 및 제2 도전막의 다층 구조를 갖는다.
상기 디커플링 캐패시터는 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는다.
상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함한다.
본 발명은 반도체 기판의 페리 지역에 상기 반도체 기판의 셀 지역에 형성된 전하 저장용 캐패시터와 동일 레이어 및 그 상부 레이어에 디커플링 캐패시터를 형성함으로써, 상기 반도체 기판의 페리 지역에 디커플링 캐패시터를 종래보다 많이 배치할 수 있다.
따라서, 본 발명은 고집적 반도체 소자의 고주파 동작과 안정적인 전원 공급 및 파워 간 커플링 노이즈를 개선할 수 있으며, 소자 특성을 효과적으로 향상시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(100)의 각 지역 상에 다수개의 게이트(104)가 형성되어 있다. 그리고 상기 셀 지역(C)의 게이트(104)들 사이를 매립하도록 랜딩 플러그(106)가 형성되어 있으며, 상기 셀 지역(C)의 랜딩 플러그(106)상에 스토리지 노드 콘택 플러그(110)가 형성되어 있다.
상기 셀 지역(C)에는 상기 스토리지 노드 콘택 플러그(110)와 콘택하는 전하 저장용 캐패시터(CP1)가 형성되어 있으며, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)는 스토리지 노드(SN)와 유전체막(DL) 및 플레이트 노드(PN)를 포함하는 구조를 갖는다.
상기 페리 지역(P)에는 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)와 동일 레이어에 디커플링 캐패시터(CP2)가 형성되어 있다. 상기 디커플링 캐패시터(CP2)는, 바람직하게, 제1 도전막(112)과 유전막(114) 및 제2 도전막(116)의 다층 구조를 포함한다.
상기 디커플링 캐패시터(CP2)의 상기 제1 도전막(112)과 제2 도전막(116)은 상기 전하 저장용 캐패시터(CP1)의 플레이트 노드(PN)와 동일한 재질로 이루어지며, 이 경우, 상기 제1 및 제2 도전막(112, 116)은, 예컨대, TiN막 및 폴리실리콘막 중 어느 하나의 단일막 또는 그들의 적층막으로 이루어진다.
한편, 상기 디커플링 캐패시터(CP2)의 제1 도전막(112)은 상기 전하 저장용 캐패시터(CP1)의 스토리지 노드(SN)와 동일한 재질로 이루어지고, 상기 디커플링 캐패시터(CP2)의 유전막(114)은 상기 전하 저장용 캐패시터(CP1)의 유전체막(DL)과 동일한 재질로 이루어지며, 상기 디커플링 캐패시터(CP2)의 제2 도전막(116)은 상기 전하 저장용 캐패시터(CP1)의 플레이트 노드(PN)와 동일한 재질로 이루어지는 것도 가능하다. 이 경우, 상기 제1 도전막(112)은, 예컨대, TiN막으로 이루어지며, 상기 제2 도전막(116)은, 예컨대, TiN막 및 폴리실리콘막 중 어느 하나의 단일막 또는 그들의 적층막으로 이루어진다.
또한, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1) 및 상기 페리 지역(P)의 디커플링 캐패시터(CP2)를 덮도록 절연막(130)이 형성되어 있으며, 상기 페리 지역(P)의 절연막(130) 부분 상에는 콘택(134)이 형성되어 있다. 상기 페리 지역(P)의 콘택(134)은 상기 디커플링 캐패시터(CP2)와 콘택한다.
여기서, 도 1의 미설명된 도면부호 102는 소자분리막을, 108은 층간 절연막을, 그리고, 132는 콘택 플러그를 각각 의미한다.
한편, 전술한 본 발명의 일 실시예에서 상기 디커플링 캐패시터는 제1 도전막과 유전막 및 제2 도전막의 다층 구조를 가지고 있으나, 본 발명의 다른 실시예로서, 상기 디커플링 캐패시터가 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는 것도 가능하다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(200)의 각 지역 상에 다수개의 게이트(204)가 형성되어 있다. 그리고 상기 셀 지역(C)의 게이트(204)들 사이를 매립하도록 랜딩 플러그(206)가 형성되어 있으며, 상기 셀 지역(C)의 랜딩 플러그(206)상에 스토리지 노드 콘택 플러그(210)가 형성되어 있다.
상기 셀 지역(C)에는 상기 스토리지 노드 콘택 플러그(210)와 콘택하는 전하 저장용 캐패시터(CP1)가 형성되어 있으며, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)는 스토리지 노드(SN)와 유전체막(DL) 및 플레이트 노드(PN)를 포함하는 구 조를 갖는다.
상기 페리 지역(P)에는 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)와 동일 레이어에 디커플링 캐패시터(CP2)가 형성되어 있다. 상기 디커플링 캐패시터(CP2)는, 바람직하게, 제1 도전막(212), 제1 유전막(214), 제2 도전막(216), 제2 유전막(218), 제3 도전막(220), 제3 유전막(222) 및 제4 도전막(224)의 다층 구조를 포함하며, 상기 제1 내지 제4 도전막(212, 216, 220, 224)은, 예컨대, TiN막과 폴리실리콘막 중 어느 하나의 단일막 또는 그들의 적층막으로 이루어진다.
또한, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1) 및 상기 페리 지역(P)의 디커플링 캐패시터(CP2)를 덮도록 절연막(230)이 형성되어 있으며, 상기 페리 지역(P)의 절연막(230) 부분 상에는 콘택(234)이 형성되어 있다. 상기 페리 지역(P)의 콘택(234)은 상기 디커플링 캐패시터(CP2)와 콘택한다.
여기서, 도 2의 미설명된 도면부호 202는 소자분리막을, 208은 층간 절연막을, 그리고, 232는 콘택 플러그를 각각 의미한다.
한편, 전술한 본 발명의 일 실시예 및 다른 실시예에서는 페리 지역의 디커플링 캐패시터가 셀 지역의 전하 저장용 캐패시터와 동일 레이어에 형성되었으나, 본 발명의 또 다른 실시예로서, 상기 페리 지역의 디커플링 캐패시터가 셀 지역의 전하 저장용 캐패시터의 상부 레이어에 형성되는 것도 가능하다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 지역(C) 및 페리 지역(P)을 갖는 반도체 기판(300)의 각 지역 상에 다수개의 게이트(304)가 형성되어 있다. 그리고 상기 셀 지역(C)의 게이트(304)들 사이를 매립하도록 랜딩 플러그(306)가 형성되어 있으며, 상기 셀 지역(C)의 랜딩 플러그(306)상에 스토리지 노드 콘택 플러그(310)가 형성되어 있다.
상기 셀 지역(C)에는 상기 스토리지 노드 콘택 플러그(310)와 콘택하는 전하 저장용 캐패시터(CP1)가 형성되어 있으며, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)는 스토리지 노드(SN)와 유전체막(DL) 및 플레이트 노드(PN)를 포함하는 구조를 갖는다. 그리고, 상기 전하 저장용 캐패시터(CP1)가 형성된 반도체 기판(300)의 전면 상에 제1 절연막(330)이 형성되어 있다.
상기 페리 지역(P)에 형성된 제1 절연막(330) 부분 상에는 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1)의 상부 레이어에 디커플링 캐패시터(CP2)가 형성되어 있다. 상기 디커플링 캐패시터(CP2)는, 바람직하게, 제1 도전막(312)과 유전막(314) 및 제2 도전막(316)의 다층 구조를 포함한다.
상기 디커플링 캐패시터(CP2)의 상기 제1 도전막(312)과 제2 도전막(316)은, 예컨대, TiN막 및 폴리실리콘막 중 어느 하나의 단일막 또는 그들의 적층막으로 이루어진다. 한편, 도시하지는 않았으나, 상기 디커플링 캐패시터(CP2)는 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 포함하는 것도 가능하다.
또한, 상기 셀 지역(C)의 전하 저장용 캐패시터(CP1) 및 상기 페리 지역(P)의 디커플링 캐패시터(CP2)를 덮도록 제2 절연막(331)이 형성되어 있으며, 상기 페 리 지역9P)의 제2 절연막(331) 부분 상에는 콘택(334)이 형성되어 있다. 상기 페리 지역(P)의 콘택(134)은 상기 디커플링 캐패시터(CP2)와 콘택한다.
여기서, 도 3의 미설명된 도면부호 302는 소자분리막을, 308은 층간 절연막을, 그리고, 332는 콘택 플러그를 각각 의미한다.
전술한 바와 같이, 본 발명은 페리 지역에 순간적인 과전압 잘생 및 급격한 전원 전압 레벨의 변화를 필터링하여 전원 공급을 안정화시키기 위해 디커플링 캐패시터를 삽입하며, 특히, 셀 지역의 전하 저장용 캐패시터와 동일 레이어 및 그 상부층 레이어에 상기 디커플링 캐패시터를 삽입함으로써, 디커플링 캐패시터를 최대한으로 배치할 수 있다.
따라서, 본 발명은 고집적 반도체 소자의 동작시 고주파 동작 및 안정적인 전원 공급이 가능할 뿐 아니라, 파워 간 커플링 노이즈에 의한 영향을 최소화할 수 있다.
게다가, 본 발명은 상기 디커플링 캐패시터가 도전막과 유전막이 반복해서 적층된 다층 구조를 가짐으로써, 상기 디커플링 캐패시터의 총 면적을 증가시킬 수 있으며, 이를 통해, 상기 노이즈에 의한 영향을 더욱 최소화할 수 있다.
한편, 도시하지는 않았으나, 본 발명은 상기 디커플링 캐패시터 대신 리저버 캐패시터를 적용하는 것도 가능하며, 상기 디커플링 캐패시터 및 리저버 캐패시터는 셀 지역의 전하 저장용 캐패시터와 동일 레이어 및 그 상부 레이어 중 적어도 하나 이상에 삽입되는 것도 가능하다. 그러므로, 본 발명은 상기 노이즈에 의한 영향을 효과적으로 최소화할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
C : 셀 지역 P : 페리 지역
100, 200, 300 : 반도체 기판 102, 202, 302 : 소자분리막
104, 204, 304 : 게이트 106, 206, 306 : 랜딩 플러그
108, 208, 308 : 층간 절연막
110, 210, 310 : 스토리지 노드 콘택 플러그
SN : 스토리지 노드 DL : 유전체막
PN : 플레이트 노드 CP1 : 전하 저장용 캐패시터
112, 212, 312 : 제1 도전막 114, 314 : 유전막
214 : 제1 유전막 116, 216, 316 : 제2 도전막
218 : 제2 유전막 220 : 제3 도전막
222 : 제3 유전막 224 : 제4 도전막
CP2 : 디커플링 캐패시터 130, 230 : 절연막
330 : 제1 절연막 331 : 제2 절연막
132, 232, 332 : 콘택 플러그 134, 234, 334 : 콘택

Claims (15)

  1. 셀 지역에 전하 저장용 캐패시터가 형성되고, 페리 지역에 디커플링 캐패시터가 형성된 반도체 소자에 있어서,
    상기 페리 지역의 디커플링 캐패시터는 상기 셀 지역의 전하 저장용 캐패시터와 동일 레이어 및 그 상부 레이어 중 적어도 어느 하나 이상에 형성되며, 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  6. 셀 지역 및 페리 지역을 갖는 반도체 기판;
    상기 반도체 기판의 셀 지역에 형성된 전하 저장용 캐패시터; 및
    상기 반도체 기판의 페리 지역에 상기 셀 지역의 전하 저장용 캐패시터와 동일 레이어에 형성되며, 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는 디커플링 캐패시터;
    를 포함하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제 6 항에 있어서,
    상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 셀 지역 및 페리 지역을 갖는 반도체 기판;
    상기 반도체 기판의 셀 지역에 형성된 전하 저장용 캐패시터;
    상기 전하 저장용 캐패시터가 형성된 반도체 기판의 전면 상에 형성된 절연막; 및
    상기 반도체 기판 페리 지역의 절연막 부분 상에, 상기 전하 저장용 캐패시터의 상부 레이어에 형성된 디커플링 캐패시터;
    를 포함하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 디커플링 캐패시터는 적어도 하나 이상의 다층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 디커플링 캐패시터는 제1 도전막, 유전막 및 제2 도전막의 다층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  14. 제 12 항에 있어서,
    상기 디커플링 캐패시터는 제1 도전막, 제1 유전막, 제2 도전막, 제2 유전막, 제3 도전막, 제3 유전막 및 제4 도전막의 다층 구조를 갖는 것을 특징으로 하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 페리 지역의 디커플링 캐패시터와 콘택하도록 형성된 콘택을 더 포함하는 것을 특징으로 하는 반도체 소자.
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