KR19980035297A - 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법 - Google Patents

셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법에 관한 것으로, 메모리 소자의 주변 회로 지역에 셀 커패시터를 형성하여 전원 전압과 접지 전압 사이에 연결함으로서, 내부 회로의 동작에 의해 발생하는 전원 전압 및 접지 전압의 변동을 제거시키는 효과가 있다. 또한 셀 커패시터 형성시에 동시에 주변 회로 지역에도 셀 커패시터를 형성하여 디커플링 커패시터를 만듬으로써, 커패시터가 차지하는 면적 증가가 없이 충분한 용량의 디커플링 커패시터를 구현시킬 수가 있다.

Description

셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법
본 발명의 온-칩 디커플링 커패시터가 있는 메모리 소자는 전원 전압 및 접지 전압의 변동에 의한 잡음을 제거하여 내부 회로가 안정되게 동작하므로, 셀 커패시터를 형성하는 디램(DRAM), FRAM(Ferroelectric Random Access Memory) 등에 적용 가능하다.
일반적으로, 반도체 메모리의 집적도가 증가함에 따라 동시에 동작하는 회로의 수가 비례해서 증가한다. 메모리의 경우, READ/WRITE 동작 때에 비트라인 센스앰프가 동시에 동작하므로 순간적으로 전원 전압과 접지 전압에 심한 변동(Fluctuation)이 생기게 된다. 또한, 외부 전원 전압(Vext)으로부터 내부 전원 전압(Vint)을 생성하여 내부 회로에 사용하는 경우, 이러한 전원 전압 변동(Power-Supply-Fluctuation) 현상이 더 심해져 내부 회로의 안정된 동작이 어렵게 된다.
이를 해결하기 위해서, 종래의 메모리에서는 내부 전원 전압(Vint) 및 접지 전압(Vss) 사이에 디커플링 커패시터를 연결함으로써 전원 전압 변동 현상을 감소시켰다. 이때 디커플링 커패시터는 모스 트랜지스터의 소오스와 드레인을 묶어 게이트와 소오스/드레인의 노드를 각각 전원 전압과 접지 전압사이에 연결함으로써 구현하였다.
도 1은 종래의 메모리 소자에서 내부 전원 전압(Vint)과 접지 전압(Vss) 사이에 모스 트랜지스터를 이용하여 디커플링 커패시터를 형성하는 예이다. 모스 트랜지스터의 소오스와 드레인을 묶어 게이트 커패시터로 이용하였다.
도 2는 종래의 메모리 소자의 단면도를 도시한 것이다. 그림에서 알 수 있듯이 셀 지역에만 셀 커패시터가 형성되어 있고, 주변 회로 지역에는 셀 커패시터가 없다.
상기 구성과 같이 디커플링 커패시터를 구현하는 경우, 큰 용량의 커패시터를 구현하기 어렵고, 용량을 증가시킬수록 모스 트랜지스터로 구현된 커패시터가 차지하는 면적이 증가하여 충분한 용량의 디커플링 커패시터를 구현하기에는 거의 불가능한 문제점이 있었다.
따라서 본 발명에서는 메모리 소자의 주변 회로 지역에 셀 커패시터를 형성하여 전원 전압과 접지 전압 사이에 연결함으로서, 내부 회로의 동작에 의해 발생하는 전원 전압 및 접지 전압의 변동을 제거시킨 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법을 제공하는데에 그 목적이 있다.
본 발명은 다른 목적은 셀 커패시터 형성시에 동시에 주변 회로 지역에도 셀 커패시터를 형성하여 디커플링 커패시터를 만듬으로써, 커패시터가 차지하는 면적 증가가 없이 충분한 용량의 디커플링 커패시터를 구현시킨 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자에서는 외부 전원 전압과 접지 전압을 내부 회로의 파워로 사용하는 반도체 메모리 소자에 있어서;
셀 지역과 동시에 주변회로 지역에 형성된 셀 커패시터들의 한쪽 플레이트는 외부 전원 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결하여 온-칩 디커플링 커패시터를 구비하였다.
상기 목적을 달성하기 위하여, 본 발명에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자에서는 외부 전원 전압과 접지 전압으로부터 내부 회로의 파워 스플라이로 사용되는 내부 전원 전압을 생성하는 내부 전원 전압 발생기가 있는 반도체 메모리 소자에 있어서;
셀 지역과 동시에 주변회로 지역에 형성된 셀 커패시터들의 한쪽 플레이트는 내부 전원 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결하여 온-칩 디커플링 커패시터를 구비하였다.
상기 목적을 달성하기 위하여, 본 발명에 의한 메모리 소자의 제조 방법은 반도체 기판에 P-웰, N-웰과 소자 분리 영역을 형성시키는 제 1 단계와;
게이트 절연막, 제 1 전도막, 스페이서, P-형 접합층 및 N-형 접합층으로 트랜지스터를 형성시키는 제 2 단계와;
제 1 층간 절연막, 제 2 전도막, 제 2 층간 절연막을 차례대로 형성시키는 제 3 단계와;
제 5 전도막과 제 1 전도막, 제 2 전도막 및 접합층의 콘택 지역을 피하여 주변 회로 지역에 셀 커패시터의 한쪽 플레이트의 역할을 하는 제 3 전도막을 셀 지역과 동시에 형성하여 전원전압원(그라운드 전위)와 연결시키는 제 4 단계와;
커패시터 절연막을 증착한 다음 셀 지역과 동시에 셀 커패시터의 다른쪽 플레이트의 역할을 하는 제 4 전도막을 형성하여 그라운드 전위(전원전압원)과 연결시키는 제 5 단계와;
제 3 층간 절연막, 제 5 전도막, 제 4 층간 절연막, 제 6 전도막, 제 5 층간 절연막을 차례대로 형성시키는 제 6 단계를 구현하였다.
도 1 은 내부 전원 전압(Vint)과 접지 전압(Vss) 사이에 모스 트랜지스터를 이용하여 디커플링 커패시터를 형성시킨 종래의 메모리 소자를 도시한 블럭 다이아그램도.
도 2 는 종래의 메모리 소자의 단면도.
도 3 은 본 발명의 제 1 실시예에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 블럭 다이아그램도.
도 4 는 본 발명의 제 2 실시예에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 블럭 다이아그램도.
도 5 는 본 발명의 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
Cd : 모스 트랜지스터로 구현된 디커플링 커패시터
Ci(1≤i≤N) : 셀 커패시터로 구현된 디커플링 커패시터
1 : 반도체 기판2 : 소자 분리 지역
3 : 게이트 절연막4 : 제 1 전도막
4A : 스패이서
5 : P-타입 접합층 또는 N-타입 접합층
6 : 제 1 층간 절연막7 : 제 2 전도막
8 : 제 2 층간 절연막9 : 제 3 전도막
10 : 커패시터 절연막11 : 제 4 전도막
12 : 제 3 층간 절연막13 : 제 5 전도막
14 : 제 4 층간 절연막15 : 제 6 전도막
16 : 제 5 층간 절연막
상술한 목적과 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 제 1 실시예에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 블럭 다이아그램도로써, 외부 전원 전압(Vext)과 접지 전압(Vss) 사이에 주변회로 지역에 형성된 셀 커패시터(Ci, 1≤i≤N)들로 구현된 온-칩 디커플링 커패시터를 구비한다. 셀 커패시터들에 의해 충분한 용량의 디커플링 커패시터가 구현되므로 내부 회로의 동작에 의한 외부 전원 전압(Vext)과 접지 전압(Vss)의 변동을 막을 수 있다. 또한, 메모리 소자의 내부 회로에서 생성되는 다른 전압의 경우에도 다른 셀 커패시터로서 디커플링 커패시터를 구현하면 전압 변동을 제거할 수 있다.(여기에서 메모리 소자 내부에서 생성되는 다른 전압은 워드 라인을 구동하기 위해 승압된 'Vpp' 등을 의미한다)
도 4는 본 발명의 제 2 실시예에 의한 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 블럭 다이아그램도로써, 내부 전원 전압(Vint)과 접지 전압(Vss) 사이에 주변회로 지역에 형성된 셀 커패시터(Ci, 1≤i≤N)들로 구현된 온-칩 디커플링 커패시터를 구비한다. 내부 전압 발생기로부터 내부 전원 전압(Vint)을 생성하는 경우, 내부 회로의 동작에 의한 전압 변동이 더 심하게 된다. 따라서, 셀 커패시터들에 의해 충분한 용량의 디커플링 커패시터가 구현되므로 내부 회로의 동작에 의한 내부 전원 전압(Vint)과 접지 전압(Vss)의 변동을 막을 수 있다. 도 3과 마찬가지로 메모리 소자 내부에서 생성되는 다른 전압의 경우에도 다른 셀 커패시터로서 디커플링 커패시터를 구현하면 전압 변동을 제거할 수 있다.
도 5는 본 발명의 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자의 단면도이다. 도 2의 종래의 메모리 소자의 단면도와 달리 셀 지역과 주변 회로 지역에 동시에 셀 커패시터를 형성하여 한쪽 플레이트(Plate)는 전원 전압에 연결하고 다른쪽 플레이트는 접지 전압에 연결함으로서, 온-칩 디커플링 커패시터를 구현할 수 잇다. 공정 순서는 종래의 메모리 소자와 동일하며, 커패시터위에 형성되는 전도막과 커패시터 아래의 전도막 및 접합층의 콘택(contact) 지역을 피하여 셀 지역과 주변 회로 지역에 동시에 셀 커패시터를 형성하는 단계만 차이가 있다.
공정 순서를 차례대로 살펴보면 다음과 같다.
반도체 기판(1)에 P-웰, N-웰과 소자 분리 영역(2)을 형성하고, 게이트 절연막(3), 제 1 전도막(4), 스패이서(4A), P-타입 접합층(5) 및 N-타입 접합층(5)으로써 트랜지스터를 형성하며, 제 1 층간 절연막(6), 제 2 전도막(7), 제 2 층간 절연막(8)을 차례대로 형성한 후(여기에서 제 2 전도막은 셀 지역에서 비트 라인으로 사용됨), 제 5 전도막(13)의 콘택 지역을 피하여 주변 회로 지역에 셀 커패시터의 한쪽 플레이트의 역할을 하는 제 3 전도막(9)을 셀 지역과 동시에 형성하여 전원 전압(또는 접지 전압)과 연결하며, 커패시터 절연막(10)을 증착한 다음, 셀 커패시터의 다른쪽 플레이트의 역할을 하는 제 4 전도막(11)을 형성하여 접지 전압(또는 전원 전압)과 연결하고, 제 3 층간 절연막(12), 제 5 전도막(13), 제 4 층간 절연막(14), 제 6 전도막(15), 제 5 층간 절연막(16)을 차례대로 형성한다.
본 발명은 셀 커패시터가 구현되는 모든 메모리 소자에 적용 가능하므로, 각 메모리마다 공정 순서나 방법은 다를 수 있다. 그러나, 본 발명의 구현을 위한 공정에서 중요한 것은, 각각의 메모리 공정 순서나 방법은 그대로 이용하면서 커패시터 위에 형성되는 전도막과 커패시터 아래의 전도막 및 접합층의 콘택 지역을 피하여 셀 지역과 주변 회로 지역에 동시에 셀 커패시터를 형성하는 단계만 차이가 있다.
본 발명은 셀 커패시터 형성시 동시에 주변 회로 지역에도 셀 커패시터를 형성하여 디커플링 커패시터를 만듬으로 본 발명에 의한 효과는 다음과 같다.
첫째로, 기존의 공정을 그대로 이용하여 셀 커패시터로써 디커플링 커패시터를 구현함으로 새롭게 추가되는 공정 스탭(stap)이나, 마스크(Mask)가 없어 메모리의 비용 증가가 전혀 없다.
둘째로, 기존의 모스 트랜지스터의 디커플링 커패시터와 달리 주변 회로 지역위에 셀 커패시터가 형성되므로, 면적 증가가 없다.
세째로, 넓은 면적의 주변 회로 지역에 셀 커패시터를 형성함으로, 층분한 용량의 디커플링 커패시터를 구현할 수 있어, 효과적으로 내부 전원 전압(Vint) 및 접지 전압(GND)의 변동을 억제할 수 있다.
네째로, 셀 커패시터가 주변 회로 지역에 형성되므로, 셀 지역과 주변회로 지역사이에 단차가 줄어들어 후속 공정을 쉽게 할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.
본 발명은 반도체 소자에 관한 것으로, 특히 메모리 소자의 주변 회로 지역에 셀 커패시터(cell capacitor)를 형성하여 전원 전압(Vdd)과 접지 전압(Vss) 사이에 연결함으로서, 내부 회로의 동작에 의해 발생하는 전원 전압 및 접지 전압의 변동을 제거시킨 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법에 관한 것이다.

Claims (8)

  1. 외부 전원 전압과 접지 전압을 내부 회로의 파워로 사용하는 반도체 메모리 소자에 있어서,
    셀 지역과 동시에 주변회로 지역에 형성된 셀 커패시터들의 한쪽 플레이트는 외부 전원 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결하여 온-칩 디커플링 커패시터를 구비한 것을 특징으로 하는 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자.
  2. 제 1 항에 있어서,
    상기 메모리 소자의 내부 회로에서 생성되는 다른 전압이 있는 경우,
    주변회로 지역에 형성된 다른 셀 커패시터들의 한쪽 플레이트는 내부 회로에서 생성된 다른 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결하여 접속된 것을 특징으로 하는 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자.
  3. 외부 전원 전압과 접지 전압으로부터 내부 회로의 파워 스플라이로 사용되는 내부 전원 전압을 생성하는 내부 전원 전압 발생기가 있는 반도체 메모리 소자에 있어서,
    셀 지역과 동시에 주변회로 지역에 형성된 셀 커패시터들의 한쪽 플레이트는 내부 전원 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결하여 온-칩 디커플링 커패시터를 구비한 것을 특징으로 하는 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자.
  4. 제 3 항에 있어서,
    상기 메모리 소자의 내부 회로에서 생성되는 다른 전압이 있는 경우,
    주변 회로 지역에 형성된 다른 셀 커패시터들의 한쪽 플레이트는 내부 회로에서 생성된 다른 전압과 연결하고, 다른쪽 플레이트는 접지 전압과 연결한 것을 특징으로 하는 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자.
  5. 반도체 메모리 소자의 제조 방법에 있어서,
    반도체 기판에 P-웰, N-웰과 소자 분리 영역을 형성시키는 제 1 단계와,
    게이트 절연막, 제 1 전도막, 스페이서, P-형 접합층 및 N-형 접합층으로 트랜시터를 형성하는 제 2 단계와
    제 1 층간 절연막, 제 2 전도막, 제 2 층간 절연막을 차례대로 형성시키는 제 3 단계와,
    제 5 도막의 제 1 전도막, 제 2 전도막 및 접합층의 콘택 지역을 피하여 주변 회로 지역에 실 커페시터의 한쪽 플레이트의 역할을 하는 제 3 전도막을 셀 지역과 동시에 형성하여 내부 전원 전압원(접지 전압)과 연결시키는 제 4 단계와,
    커패시터 절연막을 증착한 다음 셀 지역과 동시에 셀 커패시터의 다른쪽 플레이트의 역할을 하는 제 4 전도막을 형성하여 접지전압(전원전압원)과 연결시키는 제 5 단계와,
    제 3 층간 절연막, 제 5 전도막, 제 4 층간 절연막, 제 6 전도막, 제 5층간 절연막을 차례대로 형성시키는 제 6 단계를 포함하는 것을 특징으로 하는 메모리 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 주변 회로 지역에 형성된 셀 커패시터의 한쪽 플레이트의 역할을 하는 제 3 전도막을 N-웰에 있는 N-형 접합층과 콘택하여,
    N-웰 바이어스 전압인 내부 전원 전압(또는 외부 전원 전압)과 연결하고 다른쪽 플레이트의 역할을 하는 제 4 전도막을 접지 전압과 연결하는 것을 특징으로 하는 메모리 소자 제조 방법.
  7. 제 5 항에 있어서,
    상기 주변 회로 지역에 형성된 셀 커패시터의,
    한쪽 플레이트의 역할을 하는 제 3 전도막을 P-웰에 있는 접합층과 콘택하여,
    P-웰 바이어스 전압인 접지 전압과 연결하고,
    다른쪽 플레이트의 역할을 하는 제 4 전도막을 내부 전원 전압(또는 외부 전원 전압)과 연결하는 것을 특징으로 하는 메모리 소자 제조 방법.
  8. 상기 제 1 전원 전압은 전원 전압 또는 접지 전압인 것을 특징으로 하는 메모리 소자 제조 방법.
KR1019960053616A 1996-11-13 1996-11-13 셀 커패시터로 구현된 온-칩 디커플링 커패시터가 있는 메모리 소자 및 그 제조 방법 KR19980035297A (ko)

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