KR100402521B1

KR100402521B1 - 전원 디커플링 회로의 설계 방법

Info

Publication number: KR100402521B1
Application number: KR10-2000-0063770A
Authority: KR
Inventors: 이리노히또시; 안도노리아끼; 와부까히로시; 도야히로까즈
Original assignee: 닛본 덴끼 가부시끼가이샤
Priority date: 1999-10-28
Filing date: 2000-10-28
Publication date: 2003-10-22
Also published as: JP2001125943A; TW527548B; CN1294365A; EP1096839A3; KR20010060218A; EP1096839A2; US6477694B1

Abstract

본 발명에 따른 설계 지원 시스템(100)은, LSI 라이브러리 준비 유닛(70)에 의해 각종 LSI의 정격 특성이 저장되는 LSI 라이브러리(10); 각종 캐패시터의 정격 특성이 저장되는 디커플링(decoupling) 캐패시터 라이브러리(20); 각종 전원 배선의 단면 구조가 저장되는 PCB 라이브러리(30); 상기 LSI 라이브러리(10) 및 상기 디커플링 캐패시터 라이브러리(20)를 이용하기 위한 디커플링 캐패시터 검색 유닛(40); 상기 디커플링 캐패시터 검색 유닛(40), 상기 LSI 라이브러리(10) 및 상기 PCB 라이브러리(30)에 의해 얻어진 결과들을 이용하기 위한 전원 배선 결정 유닛(50); 및 상기 전원 배선 결정 유닛(50)으로부터 수신된 결과들을 출력하기 위한 설계 결과 출력 유닛(60)을 포함한다. 또한, 상기 3개의 라이브러리 내의 데이터는 갱신될 수 있으며 또는 새로운 데이터가 부가될 수 있다.

Description

전원 디커플링 회로의 설계 방법{METHOD FOR DESIGNING A POWER SUPPLY DECOUPLING CIRCUIT}

본 발명은 인쇄 회로 기판의 전원 배선을 인덕터로서 이용하는 전원 디커플링 회로를 설계하는 방법에 관한 것이다.

일반적으로, 디지털 회로의 신호 배선은 회로 주위에 불요 전자파를 전파하고 전자기 간섭(이하 EMI라 함)을 일으키기 쉽다. 특히 다층 인쇄 회로 기판이 이용될 때, 전원층 및 접지층을 포함하는 전원 시스템은 발진기로서 작용하여 전자파를 생성하기 쉽다. 그러므로, 전원 시스템을 설계할 때, 불요 발진을 방지하기 위한 어떤 대책을 포함시키는 것이 중요하고, 그 중에서도, 디커플링 회로는 EMI를 효과적으로 감소시키기 위해 사용된 전기 회로로서 잘 알려져 있다.

예를 들면, 일본 미심사 특개평10-97560 및 평11-15870의 각각에는 전원 디커플링 캐패시터(이하 디커플링 캐패시터라 함)를 포함함으로써 EMI 대책이 구현되는 설계 지원 시스템이 개시되어 있다. 이들 시스템에 따르면, 인쇄 회로 기판의 배선 레이아웃이 도면에 도시되어 있어서 보는 사람으로 하여금 디커플링 캐패시터를 포함하는 구성의 유효 범위를 시각적으로 이해할 수 있게 하였다. 그러나, 종래기술에 따르면, 인쇄 회로 기판 상의 대규모 집적 회로(이하 LSI라 함)에 대한 적당한 디커플링 캐패시터를 선택하기 위한 방법을 제공하는 것에 대해서는 전혀 고려하고 있지 않다.

전원 디커플링 회로를 디커플링 캐패시터로 구성할 때, LSI를 동작시키는 전원 전류의 고주파 성분의 대부분은 디커플링 캐패시터에 의해 공급되고, 전하의 양은 회로 구조 및 LSI 회로의 사이즈에 따라서 상당히 달라진다. 따라서, 효과적인 절차는 디커플링 캐패시터가 각 LSI마다 선택되도록 하고, 일반적으로는, 인쇄 회로 기판 설계자가 LSI의 회로 구조에 기초하는 디커플링 캐패시터의 설계를 담당하도록 하는 것이다.

그러나, LSI에 대한 회로 정보는 인쇄 회로 기판 설계자에 의해 일반에 공개되지 않는 것이 통상적이고, 현재, 다른 설계자가 LSI 회로 데이터를 입수한다 하더라도, 그 설계자는 디커플링 캐패시터를 설계하기 위한 구체적인 인덱스를 갖고 있지 않다. 더욱이, 하나의 프린트 회로 기판 상에 다수의 LSI가 실장되기 때문에, 각 LSI에 대한 적당한 디커플링 캐패시터의 결정은 매우 힘든 작업이다.

다른 종래의 예로서, 일본 미심사 특개평9-139573에 다층 인쇄 회로 기판이 개시되어 있다. 이 예에서, 일반적으로 평평한 플레이트인 전원층은 전원 배선 네트워크로 구성되고, 고주파를 갖는 직류 전류가 이 네트워크를 통하여 각각의 LSI에 공급된다. 이 예에 따르면, 전원 배선에 대하여 기생적인 전원 디커플링 인덕터(이하 디커플링 인덕터라 함)가 전원 배선 네트워크에 걸쳐 고주파 직류 전류가 흐르는 것을 방지하고, 전원 시스템에 의한 전자파의 생성을 감소시킨다.

그러나, 평평한 플레이트의 전원층을 이용하는 것과 달리, 전원 배선의 길이는 다층 인쇄 회로 기판이 설계될 때 각각의 LSI의 전원 단자에 대해 결정되어야 하고, 상기 종래의 예에는 어떤 배선 길이를 사용할 것인지를 결정하는 방법이 기술되어 있지 않기 때문에, 전원 배선의 설계가 곤란하다.

예를 들어, EMI 대책에 대한 설계자의 관점에서 볼 때, 인쇄 회로 기판 상에서 이용 가능한 영역은 통상 제한되기 때문에, 일반적으로, 최소한의 가능한 배선 길이만이 이용 가능하다. 반면, EMI를 감소시키기 위해 연장된 배선 길이가 요구된다. 그러므로, LSI 및 인쇄 회로 기판을 설계할 때, 최적의 배선 길이가 결정되어야 하고, 이는 전원 배선의 설계를 매우 곤란한 작업으로 만든다.

게다가, 디커플링 캐패시터가 이용될 때와 마찬가지로, 전원 시스템에 걸쳐 흐르는 고주파 직류 전류는 LSI의 회로 구조에 상당히 의존하고, 그러므로, 각 전원선에 대하여 사전에 직류 전류 및 인덕턴스가 결정되어야 한다. 따라서, 인쇄 회로 기판 상에 실장되는 LSI의 수가 끊임없이 해마다 증가하기 때문에, 개개의 배선 레이아웃들이 고도로 복잡하게 되었고 그것들의 설계에는 막대한 노력이 들어가게 된다.

상술한 바와 같이, 이들 종래의 예를 이용하여 전원 디커플링 회로를 설계하는 경우에는, 각 LSI의 전원 단자에 대하여 디커플링 캐패시터의 용량 및 전원 배선의 인덕턴스가 증가하고, 전자기파의 전파가 효과적으로 감소될 수 있다. 그러나, 상기 다양한 문제점이 생기는 것을 피할 수 없고, 이들 문제점을 효과적으로 해결하기 위한 방법을 발견하는 것이 기술적으로 중요하다.

구체적으로, 첫째로는, 디커플링 캐패시터에 필요한 용량이 보다 쉽게 설계될 수 있어야 한다. 이를 위해서는, 인쇄 회로 기판 상에 다수의 LSI가 실장되는 경우에도, 각각의 LSI를 고려하여 마련된, 디커플링 캐패시터의 용량을 결정하기 위한 인덱스가 설계자에게 제공되어야 한다.

둘째로는, 디커플링 인덕터로서 사용되는 전원선의 길이가 쉽게 얻어져야 하고, 전원 배선의 레이아웃이 쉽게 설계되어야 한다. 이를 위해서는, 전원선의 길이를 결정하기 위한 인덱스가 또한 설계자에게 제공되어야 한다.

그러므로, 본 발명의 하나의 목적은 인쇄 회로 기판의 설계가 자동화될 때 불요 전자파 방사를 감소시키는 전원 시스템이 쉽게 설계될 수 있도록 하는 전원 디커플링 회로를 설계하는 방법을 제공하는 데 있다.

이 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 집적 회로의 전원 단자로부터 전원층 또는 주전원선으로 연장되는 전원 배선용의 인쇄 회로 기판 배선 패턴, 전원층 및 주전원선 중 하나에 의해 직류 전류가 공급되는 인쇄 회로 기판, 및 상기 전원 단자와 상기 인쇄 회로 기판의 접지층 또는 접지 배선과의 사이에 배치되는 전원 디커플링 캐패시터를 설계하기 위한 전원 디커플링 회로 설계 방법에 있어서,

상기 반도체 집적 회로의 동작에 응답하여 직류 전원으로부터 상기 전원 단자로 흐르는 전하량, 상기 직류 전원에 대한 직류 전압과 상기 전원 단자에 대한 단자 전압, 상기 전원 디커플링 회로에서의 허용 전압 변화, 및 상기 반도체 집적 회로의 동작에 동반하는 고주파 성분에서의 전류 감소율을 사전에 설정하는 단계;

상기 전하를 상기 단자 전압으로 나누어 상기 반도체 집적 회로에 대한 부하 용량을 획득하는 단계;

상기 직류 전압에 상기 부하 용량을 곱하고 그 곱을 상기 허용 전압 변화로 나누는 단계;

상기 나눗셈의 결과를 이용하여 상기 전원 디커플링 캐패시터를 설계하는 단계;

상기 전류 감소율에 상기 전원 디커플링 캐패시터로부터 얻어진 임피던스를 곱하는 단계; 및

상기 곱셈의 결과를 적용하여 얻어진 전원 디커플링 인덕터를 이용하여 상기 인쇄 회로 기판 배선 패턴을 설계하는 단계

를 포함하는 전원 디커플링 회로 설계 방법이 제공된다.

본 발명의 상기 및 다른 목적, 특징 및 이점들은 첨부 도면을 참조한 이하의 발명의 상세한 설명으로부터 보다 명백해질 것이다.

도 1은 본 발명의 일 실시예에 따른 전원 디커플링(decoupling) 회로의 설계 지원 시스템에 대한 예시적인 구성을 도시하는 블록도.

도 2는 LSI에 대한 예시적인 배선 영역을 도시하는 상세도.

도 3은 디커플링 캐패시터에 대한 등가 회로 모델을 도시하는 도면.

도 4a 및 4b는 인쇄 회로 기판의 단면도.

도 5는 도 1에 도시된 디커플링 캐패시터 검색 유닛에 의해 수행되는 처리를 도시하는 흐름도.

도 6은 도 1에 도시된 전원 배선 결정 유닛에 의해 수행되는 처리를 도시하는 흐름도.

도 7은 도 1에 도시된 LSI 라이브러리 준비 유닛에 의해 수행되는 처리를 도시하는 흐름도.

도 8은 전원 디커플링 회로 및 LSI를 도시하는 상세도.

도 9a 및 9b는 도 8에 도시된 전원 배선 및 디커플링 캐패시터에 의해 제공되는 임피던스의 주파수 특성을 설명하기 위한 그래프.

도 10은 도 8에 도시된 전원 배선에 대한 예시적인 레이아웃을 도시하는 부분 확대도.

도 11a 및 11b는 도 8에 도시된 전원 배선에 대한 다른 예시적인 레이아웃들을 도시하는 부분 확대도.

도 12는 도 7에 도시된 LSI 라이브러리 준비 유닛에 대한 다른 예를 설명하기 위한 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : LSI 라이브러리

20 : 디커플링 캐패시터 라이브러리

30 : PCB 라이브러리

40 : 디커플링 캐패시터 검색 유닛

50 : 전원 배선 결정 유닛

60 : 설계 결과 출력 유닛

70 : LSI 라이브러리 준비 유닛

100 : 전원 디커플링 회로의 설계 지원 시스템

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 설명하겠다.

도 1은 본 발명의 실시예에 따른 전원 디커플링 회로용 설계 지원 시스템(100)에 대한 예시적인 구성을 도시하는 블록도이다.

이 실시예에서, 시스템(100)은, 각종 LSI의 정격 특성이 저장되는 LSI 라이브러리(10); 각종 캐패시터의 정격 특성이 저장되는 디커플링 캐패시터 라이브러리(20); 및 각종 전원 배선의 단면 구조가 저장되는 PCB 라이브러리(30)를 포함한다.

설계 지원 시스템은, LSI 라이브러리(10) 및 디커플링 캐패시터 라이브러리(20)를 이용하기 위한 디커플링 캐패시터 검색 유닛(40); 디커플링 캐패시터 검색 유닛(40), LSI 라이브러리(10) 및 PCB 라이브러리(30)에 의해 얻어진 결과들을 이용하기 위한 전원 배선 결정 유닛(50); 및 전원 배선 결정 유닛(50)으로부터 수신된 결과들을 출력하기 위한 설계 결과 출력 유닛(60)을 또한 포함한다. 3개의 라이브러리 내의 데이터는 갱신될 수 있으며 또는 새로운 데이터가 부가될 수 있다.

LSI 라이브러리 준비 유닛(70)은 LSI 라이브러리(10)에 제공되고, 인쇄 회로 기판 상에 탑재된 각 LSI마다, LSI 라이브러리 준비 유닛(70)이 부품명, 전원 단자명, 전원 전압 VDD, LSI 부하 용량 Ce, 및 평균 소비 전류 Iave를 사전에 등록한다. 부품명 및 전원 단자명은 그들의 번호를 포함하며, 하나의 LSI가 다수의 전원 단자들을 포함하는 경우 각각의 단자들마다 정보가 준비된다.

부하 용량 Ce는 LSI의 각 게이트 회로에 대한 내부 부하 용량 Ci, 또는 LSI 출력 단자에 인가되는 외부 부하 용량 Co 중 어느 하나로서, 또는 이들 부하 용량들의 합으로서 규정된다. 예를 들면, CMOS로 구성된 LSI에 대해서는 게이트 회로에 초점을 두는 것이 중요하다.

도 2는 LSI의 배선 영역의 일례를 나타낸 모식도로서, 도 1에 도시된 LSI 라이브러리(10) 내에 저장된 정보를 설명하는 데 사용된다.

인쇄 회로 기판 상의 각 LSI(80)에 대하여, 내부 게이트 회로용 게이트 전극 영역(81), 및 내부 배선 영역(82)이 LSI 레이아웃 정보에 지정될 수 있다. 따라서, 게이트 전극 영역(81), 내부 배선 영역(82) 및 각 단위 면적 당 용량이 LSI 레이아웃 정보에 기초하여 내부 부하 용량 Ci를 구하는 데 사용된다. 각 내부 게이트 회로의 각 전력 단자마다 내부 부하 용량 Ci가 LSI 라이브러리(10) 내에 등록된다.

LSI의 외부 부하 용량 Co는 사전에 LSI 카탈로그로부터 LSI에 외부적으로 인가되는 부하 용량을 판독하여 결정되거나, 또는 준비된 인쇄 회로 기판 상의 LSI의 출력 단자에 인가된 부하 용량을 측정하여 결정된다. 다른 방법으로서, LSI 내부의 각 게이트 회로마다 부하 용량을 제공하는 회로부는 SPICE 네트 리스트와 같은회로 정보로부터 추출될 수 있고, 각 게이트 회로마다의 부하 용량은 회로부마다 구해질 수 있다.

도 3은 디커플링 캐패시터의 등가 회로 모델을 나타낸 도면으로, 도 1에 도시된 디커플링 캐패시터 라이브러리(20) 내에 저장된 정보를 설명하는 데 사용된다.

디커플링 캐패시터(21)의 등가 회로 모델로서, 캐패시터(22; 용량 Cp), 저항기(23; 저항 Rp) 및 인덕터(24; 인던턴스 Lp)가 직렬로 접속된다.

따라서, 이러한 모델에서, 각 디커플링 캐패시터의 부품 번호, 용량 Cp, 저항 Rp 및 인덕턴스 Lp가 지정되고, 각 디커플링 캐패시터마다 디커플링 캐패시터 라이브러리(20) 내에 사전에 등록된다.

도 4a 및 도 4b는 인쇄 회로 기판의 단면도로서, 도 1에 도시된 PCB 라이브러리(30) 내에 저장된 정보를 설명하는 데 사용된다.

인쇄 회로 기판의 단면 구조에서, 전원 배선망용 전원 도전층(31), 접지층용 접지 도전층(32), 및 층들(31 및 32) 사이에 개재된 유전층(33)이 적층된다.

도 4a의 마이크로-스트립 선로 구조에서, 전원 도전층(31)은 개재되는 유전층(33)의 면들 중 한 면 상에 형성되고, 접지 도전층(32)은 다른 면 상에 형성된다. 도 4b의 일반적인 스트립 선로 구조에서, 전원 도전층(31)의 양면이 유전층(33) 사이에 개재되고, 접지 도전층(32)이 유전층(33)의 외부 면들 상에 적층되어 2층 구조를 제공한다.

전원 도전층(31)은 각 LSI의 전원 단자에 접속되어 전원 배선을 형성하고, 디커플링 인덕터로서 기능한다. 따라서, 전원 도전층(31)의 단위 길이 당 인덕턴스는 인쇄 회로 기판의 단면 구조에 따라 산출되고, 구해진 인덕턴스는 전원 배선용 단위 인덕턴스 Lunit로서 규정될 수 있다.

예를 들면, 전원 도전층(31)의 두께 t, 배선 폭 W, 유전층(33)의 두께 h, 상대 유전율 εr, 및 상대 투자율 μr을 이용하여 유한 요소법(finite-element method)을 통해, 또는 단순히 미리 정해신 수식을 이용하여 수행되는 수치 연산을 통해, 단위 인덕턴스를 직접 구할 수 있다. 전원 도전층(31)의 단위 인덕턴스 Lunit는 전원 배선의 각 단면 구조에 대한 전원 배선 정보와 마찬가지로 PCB 라이브러리(30) 내에 미리 등록된다. 준비 프로세스에 대하여 설명하고, 특정 설계에서 사용되는 개개의 유닛들에 대하여 설명한다.

도 5는 도 1에 도시된 디커플링 캐패시터 검색 유닛(40)에 의해 수행되는 프로세싱을 나타낸 플로우차트이다.

디커플링 캐패시터 검색 유닛(40)은 전원 전압 변화값 판독 프로세스(41); LSI 라이브러리(10) 및 전원 전압 변화값 판독 프로세스(41)에서 구해진 결과를 이용하기 위한 디커플링 캐패시터 용량 연산 프로세스(42); 및 디커플링 캐패시터 라이브러리(20) 및 디커플링 캐패시터 용량 연산 프로세스(42)에 의해 구해진 결과를 이용하기 위한 디커플링 캐패시터 라이브러리 검색 프로세스(43)를 수행한다.

또한, 디커플링 캐패시터 검색 유닛(40)은 디커플링 캐패시터 라이브러리 검색 프로세스(43)에서 구해진 결과를 이용하기 위한 디커플링 캐패시터 라이브러리 검사 프로세스(44); 및 디커플링 캐패시터 라이브러리 검사 프로세스(44)에서 얻어진 결과를 이용하기 위한 경고 표시 프로세스(45)도 수행한다. 디커플링 캐패시터 용량 연산 프로세스(42)는 디커플링 캐패시터 라이브러리 검사 프로세스(44)의 결과로서 표시되는 경고의 내용에 따라 반복되고, 디커플링 캐패시터 라이브러리 검사 프로세스(44)에서 구해진 결과가 디커플링 캐패시터 정보(49)로서 사용된다.

도 6은 도 1의 전원 배선 결정 유닛(50)에 의해 수행되는 프로세싱을 나타낸 플로우차트이다.

전원 배선 결정 유닛(50)은 디커플링 캐패시터 검색 프로세스(40) 다음의 전류 감소율 판독 프로세스(51); 전류 감소율 판독 프로세스(51)에서 구해진 전류 감소율을 이용하기 위한 디커플링 인덕턴스 연산 프로세스(52); 및 LSI 라이브러리(10)를 이용하기 위한 배선 폭 결정 프로세스(53)를 수행한다.

전원 배선 결정 유닛(50)은 PCB 라이브러리(30) 및 디커플링 인덕턴스 연산 프로세스(52)에서 구해진 결과를 이용하기 위한 배선 길이 결정 프로세스(54); 배선 길이 결정 프로세스(54)에서 구해진 배선 길이를 이용하기 위한 배선 길이 검사 프로세스(55); 및 배선 길이 검사 프로세스(55)에서 구해진 결과를 이용하기 위한 경고 표시 프로세스(56)도 포함한다. 배선 길이 검사 프로세스(55)에서 구해진 결과에 따라, 배선 길이 결정 프로세스(54)에서 구해진 배선 길이 및 경고 표시 프로세스(45)에서 표시된 경고의 내용이 디커플링 인덕턴스 정보로서 이용된다.

도 7은 도 1의 LSI 라이브러리 준비 유닛(70)에 의해 수행되는 프로세싱을 나타낸 플로우차트이다.

LSI 라이브러리 준비 유닛(70)은 LSI의 CAD 데이터(72)를 이용하기 위한 LSI 등가 용량 연산 프로세스(71)를 수행한다. LSI 등가 용량 연산 프로세스(71)에서 구해진 결과는 LSI의 내부 부하 용량 Ci로서 규정되고, 각 LSI마다의 용량 Ci가 LSI의 외부 부하 용량 데이터(73)를 이용하여 구해진 외부 부하 용량 Co와 함께 LSI 내에 등록된다.

본 실시예에서 수행되는 동작에 대하여 설명한다.

상술한 바와 같이, 전원 디커플링 회로 설계 지원 시스템은 라이브러리들의 등록이라는 가정 하에 활성화된다. 우선, 디커플링 캐패시터 검색 유닛(40)이 각각의 프로세스들을 개시하고(도 7 참조), 다음에 디커플링 캐패시터 검색 유닛(40)은 사용자가 디커플링 캐패시터 라이브러리(20)로부터 하나의 디커플링 캐패시터(21)를 선택하도록 한다.

우선, 전원 전압 변화값 판독 프로세스(41)가 수행된다. 이 프로세스(41) 중에, 사용자는 각 LSI(80)의 전원 단자에서 직류 전압 Vh의 허용 변화값 ΔV를 입력한다. 사용자는 허용 변화값 ΔV를 입력하기 위해 각 LSI(80)마다 기능 사양을 언급하기만 하면 된다. 이 후, 디커플링 캐패시터 용량 연산 프로세스(42)가 수행되어 디커플링 캐패시터(21)를 설계한다.

도 8은 디커플링 캐패시터 용량 연산 프로세스를 설명하는데 사용되는 전원 디커플링 회로 및 LSI를 나타낸 모식도이다.

전원 디커플링 회로(90)는 인쇄 회로 기판 상의 전원 배선에 의해 제공된 디커플링 인덕터(91), 및 전원 배선에 접속되는 디커플링 캐패시터(21)를 포함하는 등가 회로이다.

전원 디커플링 회로(90)에서, 인쇄 회로 기판 상의 직류 전원(92)으로부터의 소정 충전 전류(93)는 전원 배선(22)을 통해 디커플링 캐패시터(21)에 공급된다. 또한, 디커플링 캐패시터(21)로부터의 방전 전류(94)는 LSI(80)으로 출력된다. 따라서, 전원 배선(22)은 디커플링 인덕턴스를 이용하여 설계될 수 있고, 등가 캐패시터가 디커플링 캐패시터(21)로부터 설계될 수 있다.

LSI(80)는 내부 게이트 회로(83); 게이트 회로(83)에 기생하는 기생 캐패시터(84); 및 LSI(80)의 출력 단자에 접속되는 출력 캐패시터(85)를 포함한다. 내부 부하 용량 Ci는 기생 캐패시터(84)에 의해 규정된 소정 값이고, 외부 부하 용량 Co는 출력 캐패시터(85)에 의해 규정된 소정 값이다.

LSI(80)에 따르면, 게이트 회로(83)의 스위칭 시에, 각 기생 캐패시터(84) 및 출력 캐패시터(85)에 소정 전하가 공급된다. 이들 전하로서, 디커플링 캐패시터(84)에 의해 방전된 전류(94)가 사용되고, 전원 배선(22)으로 인한 EMI가 감소될 수 있다.

따라서, 다음의 식 1로 얻는 총 전하량 Q는, 디커플링 캐패시터(21)에 의해, 각 LSI(80)의 부하 캐패시터 Ce로 공급되어야 한다.

Q = C × ΔV ≥ ∑Ce × Vh ... 식 1

즉, 디커플링 캐패시터(21)의 등가 용량 C는, 모든 부하 캐패시터 Ce가 충전되도록 하는 값으로 설정되어야 하며, 전하량 Q는 모든 LSI(80)가 작동될 수 있도록 공급되어야 한다.

따라서, 식 1에서, 디커플링 캐패시터(21)에 의한 전하 출력은, 총 전하량 Q와 등가로 설정되며, 또한 부등호의 좌측 값은, 모든 부하 캐패시터(Ce)에 대한 총 전하량을 의미하는 우측 값 이상으로 설정된다. 배선(22)에 대한 디커플링 인덕턴스 C는 LSI(80)용 내부 배선의 인덕턴스에 비해 충분히 크다는 점을 주지할 필요가 있다.

부하 용량 Ce는 LSI(80)의, 외부 부하 용량 Co 및 내부 부하 용량 Ci의 합이기 때문에, 식 1은 식 2로 바뀔 수 있고, 또한, 식 3을 얻을 수 있다.

C × ΔV ≥ (∑Co + ∑Ci) × Vh ... 식 2

C ≥ (∑Co + ∑Ci) × Vh /ΔV ... 식 3

따라서, 식 3의 우측은 디커플링 캐패시터 용량 연산 프로세스(42)를 사용하여 연산되며, 등가 용량 C의 하한값을 얻게 된다. 이후에, 이 연산 결과를 사용함으로써 디커플링 캐패시터 라이브러리 검색 프로세스(43)가 수행되며, 식 3을 만족하는 등가 용량 C를 갖는 디커플링 캐패시터(21)에 대해, 디커플링 캐패시터 라이브러리(20)의 검색이 수행된다.

이후에, 디커플링 캐패시터 라이브러리 검사 프로세스(44)가 수행된다. 이 프로세스(44) 수행 중에, 디커플링 캐패시터 라이브러리(20) 내에 식 3을 만족하는 디커플링 캐패시터(21)가 존재하는지의 여부를 결정하기 위한 체크가 수행된다. 적합한 디커플링 캐패시터(21)가 발견되면(OK), 소정의 번호를 포함하는 디커플링 캐패시터 정보(49)는 편집되고 전원 공급 배선 결정 유닛(50)에 전송된다.

디커플링 캐패시터 라이브러리(20) 내에 식 3을 만족하는 디커플링 캐패시터(21)가 발견되지 않으면(NG), 사용자에 대해 경고 표시 프로세스(45)가 수행된다. 표시 장치(도시 생략) 상에 소정의 경고 메시지가 나타나고, 디커플링 캐패시터 용량 연산 프로세스(42)가 반복되어, 사용자가 식 3과 거의 동일한 값을 갖는 다른 디커플링 캐패시터(21)를 선택하도록 한다. 이러한 방식으로, 디커플링 캐패시터 검색 유닛(40)에 의해 디커플링 캐패시터(21)가 설계될 수 있다.

전원 배선 결정 유닛(50)이 설명될 것이다.

도 6의 전원 배선 결정 유닛(50)은, 디커플링 캐패시터 검색 유닛(40)에 의해 결정되는 디커플링 캐패시터 정보(49)를 채택하여, 전원 디커플링 회로용 전원 배선(22)을 설계한다.

이 경우에, 디커플링 캐패시터(21)에 유입되는 충전 전류(93)의 값 Ic에 비하여, LSI(80)에 유출되는 방전 전류(94)에 설정되는 값 Ips가 상당히 작은 것이 중요하다. 따라서, 유입값 Ic에 대한 유출값 Ips의 전류 감소율 N이 정의된다.

우선, 전류 감소율 판독 프로세스(51)가 수행되어 전류 감소율 N을 얻는다. 이 프로세스(51) 중에, 사용자에 의해 입력되는 전류 감소율 N을 판독하고 후속하는 디커플링 인덕턴스 연산 프로세스(52)로 전달한다.

디커플링 인덕턴스 연산 프로세스(52) 중에, 디커플링 캐패시터(21)의 등가 용량 C는 디커플링 캐패시터 정보(49)로부터 추출되고, 디커플링 캐패시터(21)의 유입값 Ic의 스펙트럼 Ic(f)가 연산된다.

이 결과는 식 4를 이용하여 전류 감소율 N에 의해 나누어져, 유출값 Ips의 스펙트럼 Ips(f)를 얻는다. 다음에, 하한 주파수 fdw로부터 상한 주파수 fup까지 설계 타겟으로서 커버하는 주파수 대역 B가 검사되어 식 4가 성립하는지를 결정한다.

Ic(f) ≥ N × Ips(f) ... 식 4

또한, 식 4에 따르면, 이 관계식은, 전원 배선(22)의 임피던스 Zl과 디커플링 캐패시터(21)의 임피던스 Zc 사이에서 타겟 주파수 대역 B 내의 식 5로 표현된 관계식과 등가이다.

Zl ≥ N × Zc ... 식 5

도 9a 및 9b는, 도 8의 전원 배선 및 디커플링 캐패시터에 의해 제공된 임피던스의 주파수 특성을 설명하기 위한 그래프이다.

주파수 특성(27; 실선)에 대해, 디커플링 캐패시터(21)의 임피던스 Zc의 절대값이 표시된다. 상기한 바와 같이, 디커플링 캐패시터(21)에 대한 등가 회로 모델로서(도 3 참조), 직렬 회로 구조(용량 Cp, 저항 Rp 및 인덕턴스 Lp)가 채택된다.

따라서, 주파수 특성(27; 실선)은, 디커플링 캐패시터(21)의 자기 공진(self-resonent) 주파수 f0를 경계로 하여, 하나의 주파수 영역(fdec ≥ f0) 내에서 유도성(inductive)이고, 나머지 주파수 영역(fdec ≤ f0) 내에서 용량성이다. 따라서, 식 5의 성립 조건은 전원 배선(22)의 디커플링 인덕턴스 L에 대한 식 6 및 7 의 관계에 있다.

L ≥ N × Lp : (fdec ≥ f0) ... 식 6

L ≥ N / {(2πfdec)2×Cp}:(fdec ≤ f0) ... 식 7

하한 주파수 fdw는 전원 디커플링 회로를 사용하는 EMI 감소에 대한 타겟 주파수 대역 B의 하한값이다. 하한 주파수 fdw는 다음의 방식으로 결정될 수 있다. 우선, 하한 주파수 fdw는, EMI 법규 제한에 대한 타겟 대역 내의 하한값보다 작은 한은 제한되지 않기 때문에, 하한 주파수 fdec에 대해 이 하한값 보다 큰 값이 채택되어야만 한다.

또한, 스펙트럼이 검사되는 한은, 전자기파에 의해 야기되는 EMI는, 실질적으로 LSI(80)의 동작 주파수에 수반하는 고주파 성분을 포함한다. 따라서, 동작 주파수 보다 작은 대역의 EMI는 무시될 수 있고, 제한 대역의 하한값 또는 LSI(80)의 동작 주파수 중 보다 높은 값을, 타겟 주파수 대역 B에 대한 하한 주파수 fdw로서 채택한다.

예를 들어, 현재 일본에서의 EMI 제한 대역은 30 MHz 내지 1 GHz이며, LSI(80)의 동작 주파수가 25 MHz일때, 전원 디커플링 회로의 타겟 주파수 대역 B로서 30 MHz 내지 1 GHz 대역이 정의된다. 이는, 30 MHz가 하한 주파수 fdw이기 때문이다. 그러나, LSI(80)의 동작 주파수가 50 MHz일 때, 이것이 하한 주파수 50 MHz로서 사용되고, 50 MHz 내지 1 GHz 대역이 타겟 주파수 대역 B로서 사용될 수 있다.

디커플링 인덕턴스 연산 프로세스(52)와 병행하여, 배선 폭 결정 프로세스(53)가 수행된다. 배선 폭 결정 프로세스(53) 중에, LSI 라이브러리(10)로부터, 등록된 LSI(80)에 대한 평균 소비 전력 Iave를 얻고, 식 8을 만족하는 전원 배선(22)의 배선 폭을 결정한다.

W ≥ K × Iave ... 식 8

여기서 K는, 평균 소비 전류 Iave의 단위 전류에 대해 허용되는 배선 폭 W의 최소값을 나타낸다.

순차적으로, 배선 폭 결정 프로세스(53) 및 디커플링 인덕턴스 연산 프로세스(52) 중에 각각 얻어지는 배선 폭 W 및 디커플링 인덕턴스 L을 사용함으로써, 배선 길이 결정 프로세스(54)가 수행된다. 배선 길이 결정 프로세스(54)에서, 이 배선 폭 W를 사용하여 PCB 라이브러리(30)이 검사되고, 해당된 프린트 회로 기판의 배선 구조에 따라 단위 인덕턴스 Lunit을 얻는다. 다음, 식 9를 사용하여, 디커플링 인덕턴스 L을 단위 인덕턴스 Lunit으로 나누어 전원 배선(22)의 배선 길이 lp를 얻는다.

lp = L / Lunit ... 식 9

다음, 배선 길이 결정 프로세스를 수행하여 얻어진 배선 길이 lp를 사용하여 배선 길이 검사 프로세스(55)가 수행된다. 배선 검사 프로세스에서, 배선 길이 상한값 Lmax이 먼저 설정되고, 배선 길이 lp가 상한값 Lmax 보다 긴지의 여부가 결정된다. 배선 길이 lp가 더 길지 않으면(OK), 배선 폭 W 및 배선 길이 lp가 디커플링 인덕턴스 정보(59)로서 파일링된다. 배선 길이 lp가 너무 길면(NG), 경고 표시 프로세스(45)가 수행되어 설계자에게 소정의 경고를 제공하고, 배선 폭 W 및 배선 길이 lp가 또한 파일링된다.

배선 레이아웃이 결정되면, 배선 길이 상한값 Lmax가 자동적으로 인쇄 회로 기판의 배선 설계에 대한 한계값으로서 제공된다. 다음 식 10을 사용하여 타겟 주파수 밴드 B에서 상한 주파수 fmax의 파장 λ에 배선 길이 상한 계수 α를 곱하여 배선 길이 상한값 Lmax를 얻는다.

Lmax = α × λ ... 식 10

이 때, 설계자는 과거 경험에 따라 임의의 값 α를 설정할 수 있다.

따라서, 인쇄 회로 기판 상의 전원 배선(22)에 대한 디커플링 인덕터 정보(59)가 결정되어, 전원 디커플링 회로를 설계하는데 필요한 다른 정보와 함께 회로 설계 결과 출력 유닛(60)으로 전송된다(도 1 참조). 회로 설계 결과 출력 유닛(60)은 LSI(80)의 각각의 전원 단자에 대한 양호한 설계 결과 정보를 표시 장치 또는 저장 장치, 또는 (이들 중 어느것도 아닌) 또 다른 저장 장치로 출력한다.

설계 결과 정보는 디커플링 캐패시터 정보(부품 번호를 포함하는 부품명, 용량, 저항 및 인덕턴스) 및 디커플링 인덕터 정보(전원 배선의 배선 구조, 배선 길이, 및 배선 폭)를 포함한다. 따라서, 설계 결과가 자동 배선 레이아웃 장치(도시되지는 않으나, 소위 CAD)에 의해 판독될 때, 인쇄 회로 기판 상의 모든 LSI에 대한 전원 배선(22)이 자동적으로 레이아웃될 수 있다.

도 10은 도 8에 도시된 전원 배선에 대한 배선 레이아웃의 부분 확대도이다.

이 배선 레이아웃에는 직류 전원(92)에 접속된 트렁크 라인(96), 트렁크 라인(96)으로부터 분기된 2개의 분기 라인(97), 및 분기 라인(97)에 접속된 디커플링 캐패시터(21)가 도시되어 있다.

설계자는 먼저 모든 LSI(80) 및 트렁크 라인(96)에 대한 배선 레이아웃을 결정하고, 회로 설계 결과를 이용하여 분기 라인(97) 및 디커플링 캐패시터(21)를 설계한다. 이러한 배선 레이아웃에서, 분기 라인(97)은 레이아웃 영역의 사이즈를 감소시키도록 지그재그 디자인을 이용하여 레이아웃된다.

도 11a 및 도 11b는 도 10에서 배선 레이아웃에 사용되는 다른 설계 일례를 도시하는 부분 확대도이다. 소용돌이형 분기 라인이 도 11a이 도시되고 나선형 분기 라인이 도 11b에 도시된다.

이러한 배선 레이아웃에서, 분기 라인(98 또는 99)가 상이한 높이로 형성되어 2개의 배선 패턴으로 구성되는 2층 구조를 제공한다.

도 11a에 도시된 분기 라인(98)은 기판층의 일면 상의 배선 패턴(98A)이 중심으로부터 주변으로 소용돌이 형태로 형성되어 스루홀(61)을 통해 다른면 상의 배선 패턴(98B)에 접속되도록 설계된다. 도 11b에 도시된 분기 라인(9)은 배선 패턴(99A)이 스루홀(98C)을 통해 다른 배선 패턴(99B)에 접속되어 모두 나선형을 갖는 라인을 형성하도록 설계된다.

상술된 바와 같이 부하 용량 Ce는 LSI(80)의 각 게이트 회로의 내부 부하 용량 Ci 및 LSI(80)의 외부 부하 용량 Co의 합으로서 얻어진다. 그러나, 실질적으로 모든 게이트 회로와 동시에 동작하지는 않는다. 반면에, 외부 입력 신호 및 내부 클럭 신호가 결합되어, 각각의 부하 캐패시터를 충전 또는 방전시키기 위해 상이한 동작 타이밍에서 각각의 게이트 회로가 순차적으로 동작하는 것이 일반적이다. 따라서, 정규 동작시의 값이 부하 용량 Ce로서 사용되는 것이 바람직하다.

도 12는 도 7에서의 LSI 라이브러리 준비 유닛의 다른 일례를 도시하는 다이어그램이다.

LSI 라이브러리 준비 유닛은 동작 게이트 회로(게이트 1, 2, …, n)의 조합이 각각의 동작 타이밍(86)에 따라 배열된 테이블(87)을 갖는다. 테이블(87)이 다른 LSI 등가 용량 연산 프로세스의 수행시 검사되는 동안, 각 동작 타이밍(86)에 대한 부하 용량 Ce를 얻게 된다.

얻어진 부하 용량 Ce중에서, 최대값(88) 및 평균값(89)이 선택될 수 있다. 따라서, 상술된 LSI 등가 용량 연산 프로세스를 사용하여 얻어진 것에 비해 보다 실제적인 등가 용량 Ce를 구하고, 필요 이항의 개략적인 추정값은 사용되지 않는다.

디커플링 캐패시터를 이용한 등가 회로 모델의 다른 일례가 이하 설명된다.

본 모델에서, 인쇄 회로 기판의 배선 중 하나로서 디커플링 캐패시터(21)를 접속하는 접속 패드의 인덕턴스를 먼저 구한다. 다음, 다음 식 11을 사용하여 접속 패드의 인덕턴스를 인덕터(24)의 인덕턴스 Lp에 합한다.

Lpp = Lp + Lpad ... 식 11

등가 회로 모델에 따르면, 합에 의해 얻어진 결과인 새로운 인덕턴스 Lpp가 디커플링 캐패시터 정보(49)로서 정의될 수 있고, 디커플링 캐패시터 라이브러리(20)에 기억될 수 있다. 따라서, 인쇄 회로 기판 상의 접속 패드의 효과가 설계시 고려될 수 있으므로, 그 결과, 전원 배선의 배선 길이 lp는 실제값과 거의 동일한 작은값일 수 있다.

본 발명은 구체적인 실시예를 참조하여 설명하였으나, 이로 인해 본 발명의 어플리케이션의 제한하기 위한 의도로서 설명된 것은 아니다. 또한, 첨부된 도면을 참조하여 본 발명의 설명을 판독하는 동안, 당업자에 의해 다양한 실시예의 변형이 가능하므로, 청구된 청구 범위는 본 발명의 사상 내에서 어떠한 변형 및 실시예도 커버할 수 있다.

상세히 설명한 바와 같이 본 발명의 전원 디커플링 회로의 설계 방법에 따르면, 최적의 디커플링 캐패시터가 LSI의 게이트 회로의 부하 용량에 기초하여 자동적으로 선택될 수 있다. 또한, 전원 배선의 디커플링 인덕터의 임피던스가 디커플링 캐패시터의 임피던스에 비해 높게 설정될 수 있고, 각각의 LSI에 대한 최적 배선 길이가 선택될 수 있으므로, 전원 디커플링 회로에 대한 실제적인 설계가 구현될 수 있다.

Claims

반도체 집적 회로의 전원 단자로부터 전원층 또는 주전원선으로 연장되는 전원 배선용의 인쇄 회로 기판 배선 패턴, 상기 전원층 및 상기 주전원선 중 하나에 의해 직류 전류가 공급되는 인쇄 회로 기판, 및 상기 전원 단자와 상기 인쇄 회로 기판의 접지층 또는 접지 배선과의 사이에 배치되는 전원 디커플링(decoupling) 캐패시터를 설계하기 위한 전원 디커플링 회로 설계 방법에 있어서,

상기 반도체 집적 회로의 동작에 응답하여 직류 전원으로부터 상기 전원 단자로 흐르는 전하량, 상기 직류 전원에 대한 직류 전압과 상기 전원 단자에 대한 단자 전압, 상기 전원 디커플링 회로에서의 허용 전압 변화, 및 상기 반도체 집적 회로의 동작에 수반하는 고주파 성분에서의 전류 감소율을 사전에 설정하는 단계;

상기 전하량을 상기 단자 전압으로 나누어 상기 반도체 집적 회로에 대한 부하 용량을 획득하는 단계;

상기 직류 전압에 상기 부하 용량을 곱하고 그 곱을 상기 허용 전압 변화로 나누는 단계;

상기 나눗셈의 결과를 이용하여 상기 전원 디커플링 캐패시터를 설계하는 단계;

상기 전류 감소율에 상기 전원 디커플링 캐패시터로부터 얻어진 임피던스를 곱하는 단계; 및

상기 곱셈의 결과를 적용함으로써 얻어진 전원 디커플링 인덕터를 이용하여 상기 인쇄 회로 기판 배선 패턴을 설계하는 단계

를 포함하는 전원 디커플링 회로 설계 방법.
제1항에 있어서,

상기 부하 용량은 상기 반도체 집적 회로의 출력 단자에 인가되는 외부 부하 용량과, 상기 반도체 집적 회로를 구성하는 상기 게이트 회로들 각각의 내부 부하 용량의 합인 전원 디커플링 회로 설계 방법.
제2항에 있어서,

상기 부하 용량은, 상기 반도체 집적 회로에 대한 다수의 동작 타이밍에서 충전이 수행되는, 상기 내부 부하 용량과 상기 외부 부하 용량의 합의 최대값인 전원 디커플링 회로 설계 방법.
제2항에 있어서,

상기 부하 용량은, 상기 반도체 집적 회로에 대한 다수의 동작 타이밍에서 충전이 수행되는, 상기 내부 부하 용량과 상기 외부 부하 용량의 합의 평균값인 전원 디커플링 회로 설계 방법.
제1항에 있어서,

설계하고자 하는 타겟 주파수 대역의 하한 주파수가 상기 전원 디커플링 캐패시터의 자기 공진 주파수와 같거나 그보다 낮게 설정될 경우, 상기 전원 디커플링 인덕터는 상기 전원 디커플링 캐패시터의 임피던스인 용량성 임피던스를 이용하여 결정되는 전원 디커플링 회로 설계 방법.
제1항에 있어서,

설계하고자 하는 타겟 주파수 대역의 하한 주파수가 상기 전원 디커플링 캐패시터의 자기 공진 주파수와 같거나 그보다 높게 설정될 경우, 상기 전원 디커플링 인덕터는 상기 전원 디커플링 캐패시터의 임피던스인 유도성 임피던스를 이용하여 결정되는 전원 디커플링 회로 설계 방법.
제6항에 있어서,

상기 전원 디커플링 인덕터는 상기 전원 디커플링 캐패시터의 일련의 인덕턴스 성분들과 상기 전원 디커플링 캐패시터의 접속에 이용되는 접속 패드의 인덕턴스의 합인 임피던스에 의해 결정되는 전원 디커플링 회로 설계 방법.
제1항에 있어서,

상기 인쇄 회로 기판 배선 패턴의 배선 길이가 상기 인쇄 회로 기판 배선 패턴의 도체의 두께, 배선 폭, 및 유전체 부재의 두께 및 상기 유전체 부재의 투자율(permeability)로부터 얻어지는 인덕턴스에 의해 결정되는 전원 디커플링 회로 설계 방법.