KR100253938B1 - 반도체장치및그제조방법 - Google Patents
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Abstract
메모리셀부와 주변회로부에서 동시에 형성되는 콘택홀의 깊이의 차이에 기인하는 오버에칭에 의한 좋지 않은 상태의 발생 및 콘택홀의 애스펙트비가 대단히 크게 되고마는 것에 기인하는 좋지 않은 상태의 발생을 방지한 반도체 장치 및 그 제조방법을 제공한다.
주변회로부의 층간절연막 20상의 알루미 배선 22와 반도체 확산영역, 즉 N+형 소스·드레인 영역91 및 92(제 1의 반도체 영역), P+형 소스·드레인 영역81 및 82(제 2의 반도체 영역)과의 전기적인 접속을 층간절연막11를 관통하여 형성되며 내부에 매립층25를 가지는 비트선 콘택홀12와 층간절연막14 및 층간절연막20을 관통해서 형성되어 내부에 매립층27을 가지는 알루미 배선 콘택홀21B로서 행한다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한것으로 특히 스택 커패시터셀을 가진 메모리셀부와 로직회로등의 주변회로부가 1개의 기판상에 혼재하는 반도체 장치 및 그 제조방법에 관한것이다.
반도체 장치, 특히 다이내믹 RAM (DRAM)에서는 고집적화, 대용량화가 진보됨에 따라 소프트에러내성의 유지 및 커패시터용량확보의 목적으로 메모리셀의 삼차원화가 4M (메가) DRAM 세대 이후 도모되어 왔다.
이 메모리셀의 삼차원화를 위한 구조는 DRAM 세대가 진보함에 따라 도태되어 스택 커패시터셀과 트렌치커패시터셀로 집약되어 가고 있다.
실리콘 기판내에 홈을 형성하고 그 깊이에 의해 커패시터용량을 확보하고자 하는 트렌치커패시터셀과는 반대로 스택 커패시터셀은 커패시터를 실리콘 기판상에 쌓아 올리도록 형성하여 그 높이에 의해 커패시터용량을 확보하고자 하는 것이다.
그 대표예로서는 16MD RAM 세대로부터 사용되기 시작한 두꺼운막 스택 커패시터셀 64MD RAM 세대에서 사용되기 시작한 원통 커패시터셀과 핀커패시터셀등이 있다.
이들의 스택 커패시터셀중 원통 커패시터셀의 구성 및 제조공정에 관해서 도 39(a),(b)도 41(a),(b)를 사용하여 설명한다.
도 39(a)는 DRAM의 메모리셀부(데이터 유지부)를 표시하는 부분 단면도이고 도 39(b)는 DRAM의 메모리셀부의 주변에 형성된 로직회로 센스앰프, 디코더등의 주변회로부를 표시하는 부분단면도이다.
우선, 도 39(a)을 사용하여 알루미늄 배선이 형성되기 전의 메모리셀부의 구성에 관해서 설명한다.
도 39(a)에 있어서 P형 실리콘 기판1상에 P형 웰영역3이 형성되어 있다.
그리고 P형 웰영역3의 표면내에는 선택적으로 N형 소스·드레인 영역71,72,73이 형성되어 있다.
이들 N형 소스·드레인영역71,72,73과 다른 반도체 영역을 전기적으로 분리하기 위해서, 필드산화막2가 선택적으로 형성되어 있다.
그리고 N형 소스·드레인영역71,72,73상에는 게이트 산화막5가 형성되어 있다.
N형 소스·드레인영역71과72의 끝 테두리상부 및 N형 소스·드레인영역72과73의 끝테두리상부에 걸쳐서 게이트 산화막5를 통해 게이트 전극6이 형성되어 또 필드산화막2의 상부에는 게이트 전극6과 동일한 공정에서 형성된 워드선61이 배치되어 있다.
그리고, P형 웰영역3의 상부에는 게이트 전극6 및 워드선 61과 그 밖의 구성을 덮도록 층간 절연막11이 형성되어 있다.
층간 절연막11의 상부에는 비트선13이 선택적으로 형성되고 또 비트선 13과 N형 소스·드레인영역72과의 사이에는 양자를 전기적으로 접속하도록 층간 절연막11 및 게이트 산화막5를 관통하여 형성되며 내부에 매립층25를 가지는 비트선 콘택홀12가 설치된다.
층간 절연막11의 상부에는 층간 절연막14가 형성되어 있다.
층간 절연막14의 상부에는 원통 커패시터를 구성하는 스토리지 노드 SN이 선택적으로 형성되어 있다.
스토리지 노드 SN는 저부가되는 저면막16과 저면막16의 주위에 형성되어 측벽부가되는 측면막17로 구성되어 있다.
그리고, 2개의 스토리지 노드 SN의 저면막16과 N형 소스·드레인영역71 및 73과의 사이에는 층간 절연막14, 층간 절연막11, 게이트 산화막5를 관통하여 형성되며 내부에 매립층28를 가지는 스토리지 노드콘택홀15가 설치된다.
스토리지 노드 SN의 표면은 커패시터 게이트 절연막18로 덮어지고 또 그 외측을 덮도록 셀 플레이트 전극19가 형성되어 있다.
또, 셀 플레이트 전극19는 스토리지 노드 SN의 윤곽형상에 합쳐서 스토리지 노드 SN을 덮도록 형성되어 있다.
또 층간 절연막14의 상부에는 셀 플레이트 전극19를 덮도록 층간 절연막20이 형성되어 있다.
다음에, 도 39(b)를 사용하여 알루미늄 배선이 형성되기 전의 주변회로부의 구성에 관해서 설명한다.
도 39(b)에 있어서 P형 실리콘 기판1상에 P형 웰영역3 및 N형 웰영역4가 형성되어 있다.
그리고, P형 웰영역3의 표면내에는 선택적으로 N형 소스·드레인영역74 및 75가 형성되고 그 N형 소스·드레인 영역74 및 75의 표면내에는 선택적으로 N+형 소스·드레인영역91 및 92가 형성되어 있다.
또, N형 웰영역4의 표면내에는 선택적으로 P+형 소스·드레인영역81 및 82가 형성되어 있다.
그리고 N형 웰영역4의 표면내에는 필드산화막2가 선택적으로 형성되어 있다.
또, N형 소스·드레인영역 74 및 75, N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역81 및 82의 상부에는 게이트 산화막5가 형성되어 있다.
N+형 소스·드레인영역 91과92의 끝 테두리 상부 및 P형 소스·드레인 영역81과 82의 끝 테두리 상부에 걸쳐서 게이트 산화막5를 통해서 게이트 전극6이 형성되고 게이트 전극6의 양단에는 측벽산화막10이 형성되어 있다.
그리고, P형 웰영역3 및 N형 웰영역4의 상부에는 게이트 전극6 및 그 밖의 구성을 덮도록 층간 절연막11이 형성되고 층간 절연막11의 상부에는 층간 절연막14 및 층간 절연막20이 차례로 형성되어 있다.
일반적으로 고집적화, 대용량화된 DRAM에서는 사진제판에 있어서 고해상도가 요구되기 때문에 그 트레이드오프로서 포커스 마진이 저하하고 만다.
따라서, 고집적화, 대용량화에 따라 패턴 단차부에서의 고저차가 커져 그 크기가 포커스 마진을 넘으면 사진제판에 의한 배선 형성이 매우 곤란하게된다.
특히, 커패시터를 실리콘 기판 위에 쌓아 올려서 형성하는 스택 커패시터셀로서는 패턴단차부에서의 고저차가 현저하다.
또, 패턴단차부에서의 고저차가 커지면 배선의 단선이 발생하기 쉽게 되기 때문에, 되도록이면 고저차를 감소하는 것이 필요 불가결하게된다.
그 때문에, 도 39(a),(b)를 사용하여 설명한 DRAM에서는 층간 절연막11, 층간 절연막14, 층간 절연막20을 평탄화하고 있다.
그렇지만 층간 절연막의 평탄화는 DRAM의 구조 및 제조과정에서 새로운 문제를 생기게하고 있다.
이 문제점에 관해서 알루미늄 배선의 형성공정을 도시한 도 40(a),(b) 및 도 41도(a),(b)를 사용하여 설명한다.
도 40(a),(b)는 도 39(a),(b)를 사용하여 설명한 메모리셀부의 셀 플레이트 전극19, 주변회로부의 N+형 소스·드레인영역91, 92 및 P+형 소스·드레인영역81,82를 알루미늄 배선에 접속하기 위한 콘택홀21A 및 21X를 형성하는 공정을 표시하고 있다.
또, 도 41(a),(b)는 층간 절연막20의 상부에 알루미늄 배선22를 형성하는 동시에 콘택홀21A 및 21X내에도 알루미늄 배선22를 매립층27으로서 매립하는 공정을 표시하고 있다.
또, 매립층27에 매립하는 것은 알루미늄 배선22에 한하지 않고 금속등 도체층이면 무엇이나 좋다.
도 40(a)에 있어서는 층간 절연막20을 관통하여 셀 플레이트 전극19에 도달하도록 콘택홀21A가 형성되며 도 40(b)에 있어서는 층간 절연막20, 층간 절연막14, 층간 절연막11을 관통하여 N+형 소스·드레인영역91, 92 및 P+형 소스·드레인영역81,82에 도달하도록 콘택홀21X가 형성되어 있다.
도 40(a),(b)에서 분명한 바와 같이 메모리셀부의 높이는 주변회로부의 높이 보다도 높아지고 있다.
이것은 메모리셀부가 스택 커패시터셀을 가지고 있는 것에 기인하고 있다.
제 1의 문제점은 이 고저차에 기인하며 메모리셀부의 콘택홀21A보다도 주변회로부의 콘택홀21X의 편을 깊게 형성하지않으면 아니되며 콘택홀의 깊이의 차이에 의해 오버에칭에 의한 좋지 않은 상태가 발생하는 것이다.
콘택홀21A 및 21X의 형성은 동시에 동일한 에칭공정에서 행해지기 때문에, 얇은편 (콘택홀21A)의 에칭이 종료해도 깊은 편(콘택홀21X)의 에칭은 종료하지 않는다는 사태가 발생하여 에칭이 속행하는 것으로 된다.
이 결과 콘택트홀21A의 에칭은 셀플레이트 전극19에 있어서 오버에칭으로 되고말며
셀 플레이트 전극19의 콘택부의 두께가 감소하든지 최악의 경우에는 셀 플레이트 전극19가 뚫어지고 만다.
제 2의 문제점은 콘택홀21X의 애스펙트비가 대단히 커지고마는 것에 기인하는 좋지 않은 상태의 발생이다.
일반적으로 콘택홀내에의 도체층의 매립에 앞서 콘택홀의 내벽면에 배리어메탈층을 형성하기 때문에 도체층은 콘택홀의 내경치수로부터 배리어메탈층의 두께를 빼서 얻어진 내경치수를 가진 홀내에 매립하게 된다.
이것들을 고려하여 현상으로서는 애스펙트비가 5를 넘으면 매립이 곤란하게 되어 있다.
따라서, 콘택홀21X의 내경이 배리어메탈층의 두께를 무시할 수 있을 정도로 큰 경우, 또는 콘택홀21X의 깊이가 앝은 경우에는 콘택홀21X내에 알루미늄 배선22를 매립하는것은 곤란하지않지만, 현실적으로는 애스펙트비가 대단히 커져 도체층을 프로세스적으로 안정하여 매립할 수가 없고 알루미늄 배선 과 확산층을 전기적으로 안정되여 접속할 수 없다고 하는 문제가 생긴다.
본 발명은 상기한 바와같은 문제점을 해소하기 위해서 이루어진 것으로 메모리셀부와 주변회로부로 동시에 형성되는 콘택홀의 깊이의 차이에 기인하는 오버에칭에 의한 좋지 않은 발생 및 콘택홀의 애스펙트비가 대단히 커지고 마는 것에 기인하는 좋지않은 상태의 발생을 방지한 반도체 장치 및 그 제조방법을 제공한다.
본 발명에 관한 청구항1기재의 반도체 장치는 전하를 축적하는 용량소자로서 스택 커패시터를 가지며 그 스택 커패시터에 전하를 축적함으로써 데이터를 유지하는 데이터 유지부와 그 데이터 유지부에 연동하여 동작하는 주변회로부를 동일한 반도체 기판상에 구비하는 반도체 장치에 있어서,
상기 데이터 유지부는 상기 반도체 기판상에 형성된 제 1의 층간 절연막의 제 1의 부분과 상기 제 1의 층간 절연막의 제 1의 부분상에 형성된 비트선과 상기 반도체 기판을 전기적으로 접속하도록 상기 제 1의 층간 절연막의 제 1의 부분을 관통하여 형성되어 내부에 상기 비트선과 같은 재질의 제 1의 비트선 매립층을 가지는 제 1의 비트선 콘택홀과 상기 비트선을 덮도록 상기 제 1의 층간 절연막의 제 1의 부분상에 형성된 제 2의 층간 절연막의 제 1의 부분과 제 2의 층간 절연막의 제 1의 부분상에 형성되어 상기 스택 커패시터를 구성하는 스토리지 노드와 상기 스토리지 노드의 표면을 덮도록 형성된 커패시터 게이트 절연막과 적어도 상기 스토리지 노드 및 상기 커패시터 게이트 절연막을 덮도록 형성된 플레이트 전극과 상기 스토리지 노드와 상기 반도체 기판을 전기적으로 접속하는 제 1의 접속수단과 상기 플레이트 전극을 덮도록 상기 제 2의 층간 절연막의 제 1의 부분상에 형성된 제 3의 층간 절연막의 제 1의 부분과 상기 제 3의 층간 절연막의 제 1의 부분상에 형성된 제 1의 금속배선층과 상기 플레이트 전극을 전기적으로 접속하도록 상기 제 3의 층간 절연막의 제 1의 부분을 관통하여 형성되어 내부에 제 1의 금속매립층을 가지는 제 1의 금속배선 콘택홀을 구비하고 상기 주변회로부는 상기 반도체 기판내에 선택적으로 형성된 제 1도전형의 제 1의 반도체 영역 및 제 2도전형의 제 2의 반도체 영역과 상기 제 1∼제 3의 층간 절연막의 제 2의 부분과 적어도 상기 제 3의 층간 절연막의 제 2의 부분을 관통하여 형성되어 내부에 제 2의 금속매립층을 가지며 상기 제 2의 금속 배선층에 접속되는 제 2의 금속배선 콘택홀과, 상기 제 2의 금속배선 콘택홀내의 상기제 2의 금속매립층과 상기 제 1 및 제 2의 반도체 영역을 전기적으로 접속하는 제 2의 접속수단을 구비하고 상기 제 2의 금속배선 콘택홀은 상기 제 1의 금속배선 콘택홀과 같은 공정으로 형성되어 상기 제 1의 금속배선 콘택홀과 거의 같은 깊이를 가지고 있다.
본 발명에 관한 청구항 2기재의 반도체 장치는 상기 제 1의 접속수단이 상기 제 1 및 제 2의 층간 절연막의 제 1의 부분을 관통하여 상기 반도체 기판에 도달하도록 형성된 제 1의 스토리지 노드콘택홀과 그 내부에 형성된 상기 스토리지 노드와 같은 재질의 제 1의 스토리지 노드매립층을 가지며 상기 제 2의 접속수단은 상기 제 1의 층간 절연막의 제 2의 부분을 관통하여 상기 제 1의 비트선 콘택홀과 같은 공정에서 형성된 제 2의 비트선 콘택홀과 그 내부에 형성된 상기 비트선과 같은 재질의 제 2의 비트선매립층을 가지고 있다.
본 발명에 관한 청구항3기재의 반도체 장치의 제조방법은 전하를 축적하는 용량소자로서 스택 커패시터를 가지며 그 스택 커패시터에 전하를 축적함으로써 데이터를 유지하는 데이터 유지부와 그 데이터 유지부에 연동하여 동작하는 주변회로부를 동일한 반도체 기판상에 구비하는 반도체 장치의 제조방법으로서 상기 반도체 기판상의 상기 데이터 유지부 및 상기 주변회로부에 제 1의 층간 절연막의 제 1의 부분 및 제 2의 부분을 형성하는 공정(a)과, 상기 데이터 유지부에서 상기 제 1의 층간 절연막의 제 1의 부분을 관통하고 상기 반도체 기판상에 도달하는 제 1의 비트선 콘택홀을 형성한 후 상기 제 1의 층간 절연막의 제 1의 부분상에 비트선을 형성하는 동시에 상기 제 1의 비트선 콘택홀내에 상기 비트선과 같은 재질의 제 1의 비트선 매립층을 형성하여, 상기 비트선 과 상기 반도체 기판을 전기적으로 접속하는 공정(b)과, 상기 제 1의 층간 절연막의 제 1의 부분상에 제 2의 층간 절연막의 제 1의 부분을 형성하여 제 2의 층간 절연막의 제 1의 부분상에 상기스택 커패시터를 구성하는 스토리지 노드를 형성함과 동시에 상기 스토리지 노드와 상기 반도체 기판을 전기적으로 접속하는 제 1의 접속수단을 형성하는 공정(c)과, 상기 스토리지 노드의 표면을 덮도록 커패시터 게이트 절연막을 형성한 후 적어도 상기 스토리지 노드 및 상기 커패시터 게이트 절연막을 덮도록 플레이트 전극을 형성하는 공정(d)과, 상기 플레이트 전극을 덮도록 상기 제 2의 층간 절연막의 제 1의 부분상에 제 3의 층간 절연막의 제 1의 부분을 형성하여 그제 3의 층간 절연막의 제 1의 부분을 관통하여 상기 플레이트 전극에 도달하는 제 1의 금속배선 콘택홀을 형성한 후 상기 제 3의 층간 절연막의 제 1의 부분상에 제 1의 금속배선을 형성함과 동시에, 상기 제 1의 금속배선 콘택홀내에 제 1의 금속매립층을 형성하여 상기 금속배선과 상기 플레이트 전극을 전기적으로 접속하는 공정(e)과, 상기 주변회로부에서 제 2의 층간 절연막의 제 2의 부분 및 제 3의 층간 절연막의 제 2의 부분을 형성하는 공정(f)과, 상기 주변회로부에서 상기 반도체 기판내에 선택적으로 형성된 제 1도전형의 제 1의 반도체 영역 및 제 2도전형의 제 2의 반도체 영역에 접속되는 제 2의 접속수단을 형성하는 공정(g)과, 적어도 상기 제 3의 층간 절연막의 제 2의 부분을 관통하여 상기 제 2의 접속수단에 도달하는 제 2의 금속배선 콘택홀을 형성하여 상기 제 3의 층간 절연막의 제 2의 부분상에 제 2의 금속배선층을 형성함과 동시에 상기 제 2의 금속배선 콘택홀내에 제 2의 금속매립층을 형성하여 상기 제 2의 접속수단에 접속함으로써 상기 제 2의 금속배선층과 상기 제 1 및 제 2의 반도체 영역을 전기적으로 접속하는 공정(h)을 구비하고 상기 제 2의 금속배선 콘택홀은 상기 제 1의 금속배선 콘택홀과 거의 같은 깊이를 가지도록 상기 제 1의 금속배선 콘택홀과 같은 공정으로 형성된다.
도 1은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 2는 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 3은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 4는 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 5는 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 6은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 7은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 8은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 9는 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 10은 본 발명에 관한 실시의 형태 1의 제조공정을 설명하는 단면도.
도 11은 본 발명에 관한 실시의 형태 1의 구성을 설명하는 부분평면도.
도 12는 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 13은 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 14는 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 15는 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 16은 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 17은 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 18은 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 19는 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 20은 본 발명에 관한 실시의 형태 2의 제조공정을 설명하는 단면도.
도 21은 본 발명에 관한 실시의 형태 3의 제조공정을 설명하는 단면도.
도 22는 본 발명에 관한 실시의 형태 3의 제조공정을 설명하는 단면도.
도 23은 본 발명에 관한 실시의 형태 3의 제조공정을 설명하는 단면도.
도 24는 본 발명에 관한 실시의 형태 3의 제조공정을 설명하는 단면도.
도 25는 본 발명에 관한 실시의 형태 3의 제조공정을 설명하는 단면도.
도 26은 본 발명에 관한 실시의 형태 4의 제조공정을 설명하는 단면도.
도 27은 본 발명에 관한 실시의 형태 4의 제조공정을 설명하는 단면도.
도 28은 본 발명에 관한 실시의 형태 4의 제조공정을 설명하는 단면도.
도 29는 본 발명에 관한 실시의 형태 4의 제조공정을 설명하는 단면도.
도 30은 본 발명에 관한 실시의 형태 4의 제조공정을 설명하는 단면도.
도 31은 본 발명에 관한 실시의 형태 5의 제조공정을 설명하는 단면도.
도 32는 본 발명에 관한 실시의 형태 5의 제조공정을 설명하는 단면도.
도 33은 본 발명에 관한 실시의 형태 5의 제조공정을 설명하는 단면도.
도 34는 본 발명에 관한 실시의 형태 5의 제조공정을 설명하는 단면도.
도 35는 본 발명에 관한 실시의 형태 5의 제조공정을 설명하는 단면도.
도 36은 본 발명에 관한 실시의 형태 1의 변형예의 구성을 설명하는 단면도.
도 37은 본 발명에 관한 실시의 형태 3의 변형예의 구성을 설명하는 단면도.
도 38은 본 발명에 관한 실시의 형태 4 및 5의 변형예의 구성을 설명하는 단면도.
도 39는 종래의 반도체 장치의 제조공정을 설명하는 단면도.
도 40은 종래의 반도체 장치의 제조공정을 설명하는 단면도.
도 41은 종래의 반도체 장치의 제조공정을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
11,14,20 : 층간 절연막12 : 비트선 콘택홀
15,151 : 스토리지 노드홀21A,21B : 알루미늄 배선 콘택홀
23 : 고융점 금속막24 : 고융점 금속실리사이드막
25,27,28 : 매립층
＜발명의실시의형태＞
＜A.실시의형태 1＞
＜A-1.제조공정＞
본 발명에 관한 실시의 형태 1로서 도 1(a),(b)∼도 10(a),(b)를 사용하여 원통 커패시터셀을 가지는 반도체 장치의 제조방법을 차례로 설명하여 최종공정을 도시한 도 10(a),(b)를 사용하여 특징적 작용효과에 관해서 설명한다.
여기서, 도 1의(a)는 DRAM의 메모리셀부(데이터 유지부)를 표시하는 부분단면도이고 도 1의(b)는 DRAM의 메모리셀부의 주변에 형성된 센스앰프든지 디코더등의 주변회로부를 표시하는 부분단면도이다.
우선, 도 1(a) 및 도 1(b)에 표시하는 공정에서, P형 실리콘 반도체 기판1내에 필드산화막2을 선택적으로 형성한다.
그리고, 도시하지않은 레지스트를 마스크로서 P형 불순물 이온 및 N형 불순물 이온을 각각 선택적으로 주입함으로써 P형 실리콘 반도체 기판1내에 메모리셀부에서는 P형 웰영역3을 주변회로부에서는 P형 웰영역3과 N형 웰영역4를 형성한다.
다음에, 필드산화막2가 형성되어 있지 않은 P형 웰영역3상 및 N형 웰영역4상에 게이트 산화막5를 형성하여 그 게이트 산화막5상에 선택적으로 게이트 전극6을 형성한다. 이 때, 필드산화막2의 상부에는 게이트 전극6과 동일한 공정에서 워드선61이 형성된다.
그리고, 메모리셀부의 게이트 산화막5의 바로 아래의 P형 웰영역3내에 게이트 전극6을 마스크로서 저도우즈량(1 Sl013∼1 Sl014cm-2)의 N형 불순물(As또는P)의 이온을 주입함으로써 선택적으로 N형 소스·드레인영역71,72,73을 형성하여 또 같은 공정으로 주변회로부 게이트 산화막5의 바로 아래 P형 웰영역3내에 선택적으로 N형 소스·드레인영역74,75을 형성한다.
다음에, 도 2(a) 및 도 2(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막 OX1을 형성한 후, 주변회로부의 P형 웰영역3의 상부 이외로 레지스트 R1를 형성하여 이 레지스트 R1를 마스크로서 산화막 OX1을 에치백함으로, 주변회로부의 P형 웰영역3상의 게이트 전극6의 양단에 측벽산화막10을 형성한다.
그리고, 주변회로부의 P형 웰영역3상의 게이트 전극6 및 측벽산화막10과 레지스트 R1를 마스크로서 N형 소스·드레인영역74 및 75내에 고도우즈량(1 S1015∼4 Sl015cm-2)의 N형 불순물 이온을 주입함으로써, N+형 소스·드레인영역91 및 92을 형성한다.
다음에, 레지스트 R1를 제거한 후, 도 3(a) 및 도 3(b)에 표시하는 공정에서 주변회로부의 N형 웰영역4의 상부이외로 레지스트 R2를 형성하여 이 레지스트 R2를 마스크로서 산화막 OX1을 에치백함으로서 주변회로부의 N형 웰영역4상의 게이트 전극6의 양단에 측벽산화막10을 형성한다.
그리고, 주변회로부의 N형 웰영역4상의 게이트 전극6 및 측벽산화막10과 레지스트 R2를 마스크로서 N형 웰영역4내에 고도우즈량(1 Sl015cm-2∼4×1015)의 P형 불순물(B 또는 BF2)의 이온을 주입함으로써, P+형 소스·드레인영역81 및 82를 형성한다.
다음에, 레지스트 R2를 제거한 후, 도 4(a) 및 도 4(b)에 표시하는 공정에서 전체면에 걸쳐 W(텅스텐), Ti(티타늄), Co(코발트), Ni(니켈)등으로 고융점 금속막23을 형성하여 램프가열로 반도체 기판을 고온으로 열처리하는 RTA(RAPID THERMAL ANNEALlNG)법 등에 의해 선택적으로 실리사이드화 한다.
여기서, 실리사이드화 하는 것은 주변회로부의 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82가 노출하고 있는 부분이고 그 부분에 고융점 금속실리사이드막24(예컨데WSi2, TiSi2,CoSi2, NiSi2)가 형성된다.
여기서, 게이트 전극6의 구조는 구체적으로는 나타나 있지 않지만, 게이트 전극6이 도전막(예컨데, 도체불순물을 도입한 폴리실리콘)과 그 위에 형성된 절연막(산화막또는 질화막)으로 구성되어 있는 경우에는 주변회로부의 게이트 전극6의 상부는 실리사이드화 되지 않지만 게이트 전극6이 실리콘계 도전막(예컨데, 반도체불순물을 도입한 폴리실리콘)만으로 형성되어 있는 경우에는 주변회로부의 게이트 전극6상은 실리사이드화 된다.
다음에, 도 5(a) 및 도 5(b)에 표시하는 공정에서 주변회로부의 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막24가 남도록 고융점 금속막23을 제거한다.
다음에, 도 6(a) 및 도 6(b)에 표시하는 공정에서 전체면에 걸쳐 산화막을 형성하여 평탄화함으로 층간 절연막11(제 1의 층간 절연막)을 형성한다.
또, 층간 절연막11은 다른 층간 절연막과 구별하기 위해서 비트선 하층의 층간 절연막이라고 칭하게 된다.
또, 층간 절연막11 및 후에 표시하는 층간 절연막 14 및 20은 메모리셀부 및 주변회로부에 동시에 형성된 같은 재질의 절연막이지만, 메모리셀부와 주변회로부로 구별하기 위해서 메모리셀부상에서 형성되는 것을 제 1의 부분, 주변회로부상에서 형성되는것을 제 2의 부분이라고 칭한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역72에 도달하도록 주변회로부에서는 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막24에 도달하도록 층간 절연막11를 관통하는 비트선 콘택홀12(제 1 및 제 2의 비트선 콘택홀)를 형성한다.
다음에, 층간 절연막11의 전체면에 걸쳐 비트선형성용 도체층을 형성하는 데 따라 비트선 콘택홀12내에도 비트선형성용 도체층, 예컨데 N형 불순물을 고농도로 도입한 N+폴리실리콘을 매립, 매립층25(제 1 및 제 2의 비트선매립층)을 형성한다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 적어도 메모리셀부에서는 비트선13을 형성하고 주변회로부에서는 비트선 콘택홀12내에 매립층25가 남도록 비트선 형성용 도체층을 제거한다.
또한, 주변회로부에서의 비트선 콘택홀12는 반드시 비트선에 접속하기 위한 것이 아니지만 메모리셀부에서의 비트선 콘택홀12와 같은 공정에서 형성하기 때문에 이와 같이 호칭한다.
다음에, 도 7(a) 및 도 7(b)에 표시하는 공정에서 층간 절연막11의 전체면에 걸쳐서 산화막을 형성하며 평탄화함으로 층간 절연막14(제 2의 층간 절연막)을 형성한다.
또, 층간 절연막14는 다른 층간 절연막과 구별하기 위해서 스토리지 노드하층의 층간 절연막이라 호칭된다.
다음에, 적어도 메모리셀부에서 N형 소스·드레인영역71 및 73에 도달하도록 층간 절연막11 및 14를 관통하는 스토리지 노드 콘택홀15(제 1의 스토리지 노드콘택홀)를 형성한다.
다음에, 층간 절연막14의 전체면에 걸쳐서 스토리지 노드형성용 도체층을 예컨데 N형 불순물을 고농도로 도입한 N+폴리실리콘으로 형성하는 데 따라 스토리지 노드 콘택홀15내에도 스토리지 노드형성용 도체층을 매립, 매립층28(제 1의 스토리지 노드매립층)을 형성한다.
그리고, 전체면에 걸쳐 절연막을 두껍게 형성하여 사진제판 및 에칭의 공정을 지나서, 스토리지 노드 SN의 저부를 구성하는 저면막16과 저면막16상의 절연막만이 남도록 스토리지 노드형성용 도체층 및 두꺼운 절연막을 제거한다.
여기서, 저면막16상의 절연막은 원통 커패시터 형성용 절연막26이라 칭하게된다.
다음에, 도 8(a) 및 도 8(b)에 표시하는 공정에서 전체면에 걸쳐서 스토리지 노드형성용 도체층을 재차 형성하고 저면막16 및 원통 커패시터 형성용 절연막26의 주위에만 스토리지 노드형성용 도체층이 남도록 에치백에 의해 스토리지 노드형성용 도체층을 선택적으로 제거한다.
여기서, 남겨진 스토리지 노드형성용 도체층은 스토리지 노드 SN의 측벽부를 구성하는 측면막17이 된다.
또, 저면막16과 측면막17로 스토리지 노드 SN을 구성한다.
다음에, 원통 커패시터 형성용 절연막26만을 제거한 후, 도 9(a) 및 도 9(b)에 표시하는 공정에서 저면막16 및 측면막17의 표면에 커패시터 게이트 절연막18를 형성한다.
그리고, 전체면에 걸쳐서 셀 플레이트 형성용 도전막을 형성하고 사진제판 및 에칭의 공정을 지나서 메모리셀부에만 셀 플레이트 형성용 도전막을 남긴다.
여기서, 남겨진 셀 플레이트 형성용 도전막은 셀플레이트 전극19가 된다.
다음에, 도 10(a) 및 도 10(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하며 평탄화함으로 층간 절연막20 (제 3의 층간 절연막)을 형성한다.
또한, 층간 절연막20은 다른 층간 절연막과 구별하기 위해서 알루미늄 배선 하층의 층간 절연막이라고 호칭된다.
다음에, 메모리셀부에서는 셀 플레이트 전극19에 도달하도록 알루미늄 배선 콘택홀21A(제 1의 금속배선 콘택홀)를 주변회로부에서는 비트선 콘택홀12내의 매립층25에 도달하도록 층간 절연막20을 관통하는 알루미늄 배선 콘택홀21B(제 2의금속배선 콘택트홀)를 형성한다.
다음에, 층간 절연막20의 전체면에 걸쳐서 알루미늄 배선 형성용 도체층을 형성하는 데 따라 알루미늄 배선 콘택홀21A 및 21B내에도 알루미늄 배선 형성용 도체층을 매립한다.
이 때, 알루미늄 배선 콘택홀21A 및 21B내에는 매립층27(제 1 및 제 2의 금속매립층)이 형성되는 것으로 된다.
또한, 여기서는 알루미늄 배선 콘택홀21A 및 21B내에 알루미늄 배선 형성용 도체층을 매립하는 예를 표시하였지만 이것은 알루미늄에 한정되지 않고 금속등 도체층이면 된다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 메모리셀부 및 주변회로부의 층간 절연막20상에 알루미늄 배선(제 1 및 제 2의 금속배선층)22를 형성함으로써 원통 커패시터셀을 가지는 반도체 장치를 얻을 수 있다.
여기서, 도 10(a)에 표시하는 AA 선에서의 화살 표시 평면도를 도 11에 표시한다. 또한, 도 11에 있어서는 층간 절연막에 덮어저서 보이지 않은 배선에 관해서도 실선으로 표시하고 있다.
도 11에 있어서, 비트선13은 BL(비트라인)배선13L와 일체로 형성되어 비트선 콘택홀12를 덮도록 배치되어 있다.
또, 게이트 전극6은 TG(트렌스퍼게이트)배선6L과 일체로 형성되어 있다.
또, 도 11에 표시하는 BOOB 선에서의 단면도가 도 10(a)에 표시하는 AA 선 이하를 표시하고 있다.
여기서, 도 1(b)∼도 10(b)에는 표시하고 있지 않지 만, 주변회로부에서는 워드선61(즉 게이트 전극6)과 동일 제조 프로세스로 형성되는 TG 배선등도 형성되어 있고 그 형성위치는 게이트 전극6과 거의 같은 층에 형성되어 있다.
따라서, 비트선 콘택홀12와 알루미늄 배선 콘택홀21B를 사용하여 TG 배선과 알루미늄 배선22를 전기적으로 접속해도 된다.
즉, 도 6(b)에 표시하는 공정에서 비트선 콘택홀12를 형성할 때에 층간 절연막11를 관통하여 TG 배선에 도달하는 비트선 콘택홀(비트선 콘택홀12와 거의 같음)를 동시에 형성하여 비트선 콘택홀12내에 비트선형성용 도체층을 매립할 때에 동시에 TG 배선에 도달하는 비트선 콘택홀내에도 비트선형성용 도체층을 매립한다.
그리고, 도 10(b)에 표시하는 공정에서 층간 절연막20을 관통하여 TG 배선에 도달하는 비트선 콘택홀내의 도체층에 도달하는 알루미늄 배선 콘택홀21B를 형성한다.
또, 도 1(b)∼도 10(b)에는 표시안했지만 주변회로부에서는 비트선13과 동일 제조프로세스로 형성되는 BL 배선등도 형성되어 있고 그 형성위치는 비트선13과 거의 같은 층에 형성되어 있다.
＜A-2. 특징적작용효과＞
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 1에 의하면 도 10(b)에 도시한 바와 같이, 주변회로부의 층간 절연막20상의 알루미늄 배선22와 반도체 확산영역 즉 N+형 소스·드레인영역91 및 92(제 1의 반도체 영역), P+형 소스·드레인영역81 및 82(제 2의 반도체 영역)과의 전기적인 접속을 층간 절연막11를 관통하여 형성되며 내부에 매립층25를 가지는 비트선 콘택홀12와 층간 절연막14 및 층간 절연막 20을 관통하여 형성되며 내부에 매립층27를 가지는 알루미늄 배선 콘택홀21B로 행한다.
따라서, 주변회로부에서의 알루미늄 배선 콘택홀21B의 깊이가 메모리셀부에서의 알루미늄 배선 콘택홀21A의 깊이 보다도 대폭으로 깊게 되는 것이 방지되며 깊이의 차이에 기인하여 셀 플레이트 전극19가 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 이 효과는 비트선 콘택홀12알루미늄 배선 콘택홀21B를 사용하여 TG 배선과 알루미늄 배선22을 접속하는 경우에 있어서도 마찬가지이다.
또, 주변회로부에서의 알루미늄 배선 콘택홀21B의 에스펙트비를 작게 할 수 있어 도체층을 프로세스적으로 안정하여 매립할 수 있어 알루미늄 배선과 반도체 확산영역을 전기적으로 안정되어 접속할 수 있다.
또, 비트선 콘택홀12내의 매립층25와 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82과의 사이에 고융점 금속실리사이드막24를 개재 삽입함으로써 콘택저항을 감소하여 고속동작이 가능해진다.
한편, 메모리셀부의 N형 소스·드레인영역71,72,73에는 고융점 금속실리사이드막24를 형성하지 않고 있다.
이것은, 고융점 금속실리사이드막24를 삽입함으로써 접합부에서의 리이크 전류가 증가하는 원인이되는 축적전하의 방전량의 증가를 방지하기 위한것이다.
＜B.실시의형태 2＞
＜B-1. 제조공정＞
본 발명에 관한 실시의 형태 2로서 도 12(a),(b)∼도 20(a),(b)를 사용하여 원통 커패시터셀을 가지는 반도체 장치의 제조방법을 차례로 설명하여 최종공정을 도시한 도면20 (a),(b)을 사용하여 특징적 작용효과에 관해서 설명한다.
여기서, 도 12(a)는 DRAM의 메모리셀부를 표시하는 부분 단면도이고 도 12(b)는 DRAM의 메모리셀부의 주변에 형성된 센스앰와 디코더등의 주변회로부를 표시하는 부분단면도이다.
우선, 도 12(a) 및 도 12(b)에 표시하는 공정에서 필드산화막2, P형 웰영역3, N형 웰영역4, 게이트 전극6, 워드선61, N형 소스·드레인영역71∼75을 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 1(a),(b)를 사용하여 설명한 공정과 동일하며, 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에, 도 13(a) 및 도 13(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막 OX1을 형성한 후 주변회로부의 N형 웰영역4의 상부 이외에 레지스트 R1를 형성하여 이 레지스트 R1를 마스크로서 산화막 OX1을 에치백함으로 주변회로부의 N형 웰영역4상의 게이트 전극6의 양단에 측벽산화막10을 형성한다.
그리고, 주변회로부의 N형 웰영역4상의 게이트 전극6 및 측벽산화막10과 레지스트 R1를 마스크로서, N형 웰영역4내에 고도우즈량(1×1015cm-2∼4xl015cm-2)의 P형 불순물(B 또는BF2)의 이온을 주입함으로써 P+형 소스·드레인영역81 및 82을 형성한다.
다음에, 레지스트 R1를 제거한 후 도 14(a) 및 도 14(b)에 표시하는 공정에서 전체면에 걸쳐서 W, Ti, Co, Ni 등으로 고융점 금속막23을 형성하여 RTA 법등에 의해 선택적으로 실리사이드화한다.
여기서 실리사이드화하는 것은 주변회로부의 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82가 노출하고 있는 부분이고 그 부분에 고융점 금속실리사이드막24(예컨데WSi2, TiSi2, CoSi2, NiSi2)가 형성된다.
다음에, 도 15(a) 및 도 15(b)에 표시하는 공정에서 주변회로부의 P+형 소스·드레인영역81 및 82의 상부의 고융점 금속 실리사이드막24가 남도록 고융점 금속막23을 제거한다.
다음에, 도 16(a) 및 도 16(b)에 표시하는 공정에서 주변회로부의 P형 웰영역3의 상부이외에 레지스트 R2를 형성하여 이 레지스트 R2를 마스크로서 산화막 OX1을 에치백함으로 주변회로부의 P형 웰영역3상의 게이트 전극6의 양단에 측벽산화막10을 형성한다.
그리고, 주변회로부의 P형 웰영역3상의 게이트 전극6 및 측벽산화막10과 레지스트 R2를 마스크로서 N형 소스·드레인영역74 및 75내에 고도우즈량(1×1015cm-2∼4×1015cm-2)의 N형 불순물이온을 주입함으로써 N+형 소스·드레인영역91 및 92을 형성한다.
다음에, 레지스트 R2를 제거한 후 도 17(a) 및 도 17(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막11를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역72에 도달하도록 주변회로부에서는 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막24에 도달하도록 층간 절연막11를 관통하는 비트선 콘택홀12를 형성한다.
다음에, 층간 절연막11의 전체면에 걸쳐서 비트선형성용 도체층을 형성하는데 따라 비트선 콘택홀12내에도 비트선형성용 도체층 예컨데 N형 불순물을 고농도로 도입한 N+폴리실리콘을 매립한다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 적어도 메모리셀부에서는 비트선13을 형성하고 주변회로부에서는 비트선 콘택홀12내에 매립층25을 남기도록 비트선형성용 도체층을 제거한다.
다음에, 도 18(a) 및 도 18(b)에 표시하는 공정에서 층간 절연막14를 형성하는 공정, 스토리지 노드콘택홀15를 형성하는 공정, 스토리지 노드 SN의 저부를 구성하는 저면막16 및 원통 커패시터 형성용 절연막26을 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서, 도 7(a),(b)를 사용하여 설명한 공정과 동일하며, 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에 도 19(a) 및 도 19(b)에 표시하는 공정에서 스토리지 노드 SN의 측벽부를 구성하는 측면막17를 형성하는 공정, 커패시터 게이트 절연막18를 형성하는 공정, 셀 플레이트 전극19를 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 8(a),(b) 및 도 9(a),(b)을 사용하여 설명한 공정과 동일하며 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에, 도 20(a) 및 도 20(b)에 표시하는 공정에서 층간 절연막20을 형성하는 공정, 알루미늄 배선 콘택홀21A 및 21B를 형성하는 공정, 알루미늄 배선 콘택홀21A 및 21B내에 매립층27를 형성하는 공정, 알루미늄 배선22를 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 10(a),(b)를 사용하여 설명한 공정과 동일하며 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
＜B-2. 특징적작용효과＞
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 2에 의하면 도 20(b)에 도시한 바와 같이 주변회로부의 P+형 소스·드레인영역 81 및 82의 상부에만 고융점 금속실리사이드막24를 형성하고 N+형 소스·드레인영역74 및 75의 상부에는 고융점 금속실리사이드막24를 형성하지 않고 있다.
이것은, 비트선 콘택홀12내에 매립되는 비트선형성용 도체층이 N형 불순물을 고농도로 도입한 N+폴리실리콘인 경우, P+형 소스·드레인영역 81 및 82에 N+폴리실리콘을 접촉시키면, 양자의 계면이 PN 접합으로되어 버리기 때문에 전류를 흘릴 수 없지만, 고융점 금속실리사이드막24를 삽입함으로써 통전가능해진다.
한편, 고융점 금속실리사이드막24를 삽입하면 접합부에서의 리이크전류가 증가하는 등의 문제가 생기기 때문에, 접합부에서의 리이크를 허용하지않은 부분 또는 고융점 금속실리사이드막24를 삽입할 필요가 없는 부분 예컨데 N+형 소스·드레인영역74 및 75와 N+폴리실리콘의 접속부분에는 고융점 금속실리사이드막24를 형성하지않은 것으로 리이크전류의 증가를 감소할 수 있다.
＜C. 실시의형태 3＞
＜C c1.제조공정＞
본 발명에 관한 실시의 형태 3로서 도 21(a),(b)∼도 25(a),(b)를 사용하여 원통 커패시터셀을 가지는 반도체 장치의 제조방법을 차례로 설명하여 최종공정을 도시한 도 25(a),(b)을 사용하여 특징적 작용효과에 관해서 설명한다.
여기서, 도 21(a)는 DRAM의 메모리셀부를 표시하는 부분 단면도이고 도 21(b)는 DRAM의 메모리셀부의 주변에 형성된 센스앰프와 디코더등의 주변회로부를 표시하는 부분단면도이다.
여기서, 도 21(a) 및 도 21(b)에 표시하는 공정에 도달하기까지의 공정은 본 발명에 관한 실시의 형태 1에 있어서, 도 1(a),(b)∼도 4(a),(b)를 사용하여 설명한 공정과 동일하며 도시 및 설명은 생략한다.
도 21(a) 및 도 21(b)에 표시되는 공정에서 주변회로부의 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막 24가 남도록 고융점 금속막23을 제거한다.
다음에, 도 22(a) 및 도 22(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막11를 형성한다.
다음에, 메모리셀부에서 N형 소스·드레인영역72에 도달하도록 층간 절연막11를 관통하는 비트선 콘택홀12를 형성한다.
다음에, 층간 절연막11의 전체면에 걸쳐서 비트선형성용 도체층을 형성하는데 따라 비트선 콘택홀12내에도 비트선형성용 도체층을 매립한다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 적어도 메모리셀부에서 비트선13을 형성한다.
다음에, 도 23(a) 및 도 23(b)에 표시하는 공정에서, 층간 절연막11의 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막14를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인 영역71 및 73에 도달하도록 주변회로부에서는 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막24에 도달하도록, 층간 절연막11 및 14를 관통하는 스토리지 노드콘택홀15(제 5의 스토리지 노드콘택홀)을 형성한다.
다음에, 층간 절연막14의 전체면에 걸쳐서 스토리지 노드형성용 도체층을, 예컨데 N형 불순물을 고농도로 도입한 N+폴리실리콘으로 형성하는 데 따라 스토리지 노드콘택홀15내에도 스토리지 노드형성용 도체층을 매립한다.
그리고, 전체면에 걸쳐서 절연막을 두껍게 형성하여 사진제판 및 에칭의 공정을 거쳐서 스토리지 노드 SN의 저부를 구성하는 저면막16과 저면막16상의 절연막만이 남도록 스토리지 노드형성용 도체층 및 두꺼운 절연막을 제거한다.
또한, 주변회로부에서는 스토리지 노드콘택홀15내에 스토리지 노드형성용 도체층이 매립층28(제 5의 스토리지 노드매립층)으로서 남도록 스토리지 노드형성용 도체층을 제거한다.
다음에, 도 24(a) 및 도 24(b)에 표시하는 공정에서 스토리지 노드 SN의 측벽부를 구성하는 측면막17를 형성하는 공정, 커패시터 게이트 절연막18를 형성하는 공정, 셀 플레이트 전극19를 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 8(a),(b) 및 도 9(a),(b)을 사용하여 설명한 공정과 동일하고 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에, 도 25(a) 및 도 25(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로층간 절연막20을 형성한다.
다음에, 메모리셀부에서는 셀 플레이트 전극19에 도달하도록 알루미늄 배선 콘택홀21A를 주변회로부에서는 스토리지 노드콘택홀15내의 매립층28에 도달하도록 층간 절연막20을 관통하는 알루미늄 배선 콘택홀21B를 형성한다.
다음에, 층간 절연막20의 전체면에 걸쳐서 알루미늄 배선 형성용 도체층을 형성하는 데 따라 알루미늄 배선 콘택홀21A 및 21B내에도 알루미늄 배선 형성용 도체층을 매립한다.
이 때, 알루미늄 배선 콘택홀21A 및 21B내에는 매립층27이 형성되는 것으로 된다.
또, 여기서는 알루미늄 배선 콘택홀21A 및 21B내에 알루미늄 배선 형성용 도체층을 매립하는 예를 표시하였지만, 이것은 알루미늄에 한정되지 않고 금속등 도체층이면 된다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 메모리셀부 및 주변회로부의 층간 절연막20상에 알루미늄 배선22를 형성함으로써 원통 커패시터셀을 가지는 반도체 장치를 얻을 수 있다.
여기서, 도 21(b)∼도 25(b)에는 표시안했지만, 주변회로부에서는 워드선61(즉 게이트 전극6)과 동일 제조프로세스로 형성되는 TG 배선등도 형성되어 있고 그 형성위치는 게이트 전극6과 거의 같은 층에 형성되어 있다.
따라서, 스토리지 노드콘택홀15와 알루미늄 배선 콘택홀21B를 사용하여 TG 배선과 알루미늄 배선22를 전기적으로 접속해도 된다.
즉, 도 23(b)에 표시하는 공정에서 스토리지 노드콘택홀15를 형성할 때에 층간 절연막11 및 14를 관통하여 TG 배선에 도달하는 비트선 콘택홀(스토리지 노드콘택홀15와 거의 같은)을 동시에 형성하여 스토리지 노드콘택홀15내에 스토리지 노드형성용 도체층을 매립할 때에 동시에TG 배선에 도달하는 비트선 콘택홀내에도 스토리지 노드형성용 도체층을 매립한다.
그리고, 도 25(b)에 표시하는 공정에서 층간 절연막20을 관통하여 TG 배선에 도달하는 비트선 콘택홀내의 도체층에 달하는 알루미늄 배선 콘택홀21B를 형성한다.
＜C-2. 특징적작용효과＞
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 3에 의하면 도 25(b)에 표시한 바와 같이 주변회로부의 층간 절연막20상의 알루미늄 배선22와, 반도체 확산영역, 즉 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82와의 전기적인 접속을 층간 절연막11 및 14를 관통하여 형성되며 내부에 매립층28을 가지는 스토리지 노드콘택홀15와, 층간 절연막20을 관통하여 형성되며 내부에 매립층27을 가지는 알루미늄 배선 콘택홀21B로서 행한다.
따라서, 주변회로부에서의 알루미늄 배선 콘택홀21B의 깊이가 메모리셀부에서의 알루미늄 배선 콘택홀21A의 깊이 보다도 대폭으로 깊게 되는 것이 방지되며, 깊이의 차이로 셀 플레이트 전극19가 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 주변회로부에서의 알루미늄 배선 콘택홀21B의 애스펙트비를 작게 할 수 있고 도체층을 프로세스적으로 안정하여 매립할 수 있어 알루미늄 배선과 반도체 확산영역을 전기적으로 안정되어 접속할 수 있다.
＜D. 실시의형태 4＞
＜D-1.제조공정＞
본 발명에 관한 실시의 형태 4로서, 도 26(a),(b)∼도 30(a),(b)를 사용하여 원통 커패시터셀을 가지는 반도체 장치의 제조방법을 차례로 설명하여 최종공정을 도시한 도면 30(a),(b)을 사용하여 특징적 작용효과에 관해서 설명한다.
여기서, 도 26(a)는 DRAM의 메모리셀부를 표시하는 부분단면도이고 도 26(b)는 DRAM의 메모리셀부의 주변에 형성된 센스앰프든지 디코더등의 주변회로부를 표시하는 부분단면도이다.
여기서, 도 26(a) 및 도 26(b)에 표시하는 공정에 도달하기까지의 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 1(a),(b)∼도 4(a),(b)를 사용하여 설명한 공정과 동일하여 도시 및 설명은 생략한다.
도 26(a) 및 도 26(b)에 표시하는 공정에서 주변회로부의 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역 81 및 82의 상부의 고융점 금속실리사이드막24가 남도록 고융점 금속막23을 제거한다.
다음에, 도 27(a) 및 도 27(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하며 평탄화함으로 층간 절연막11를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역72에 도달하도록 주변회로부에서는 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역 81 및 82의 상부의 고융점 금속실리사이드막24에 도달하도록 층간 절연막11를 관통하는 비트선 콘택홀12를 형성한다.
다음에, 층간 절연막11의 전체면에 걸쳐서 비트선형성용 도체층을 형성하는 데 따라 비트선 콘택홀12내에도 비트선형성용 도체층을 매립한다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 적어도 메모리셀부에서는 비트선13을 형성하고 주변회로부에서는 비트선 콘택홀12내에 매립층25가 남도록 비트선형성용 도체를 제거한다.
다음에, 도 28(a) 및 도 28(b)에 표시하는 공정에서 층간 절연막11의 전체면에)걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막14를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역71 및 73에 도달하도록 층간 절연막11 및 14를 관통하는 스토리지 노드콘택홀15를 형성하고 주변회로부에서는 비트선 콘택홀12내의 매립층25에 도달하도록 층간 절연막14를 관통하는 스토리지 노드콘택홀151(제 2의 스토리지 노드콘택홀)를 형성한다.
다음에, 층간 절연막14의 전체면에 걸쳐서 스토리지 노드형성용 도체층을, 예컨데 N형 불순물을 고농도로 도입한 N+폴리실리콘으로 형성하는 데 따라 스토리지 노드콘택홀15 및 151내에도 스토리지 노드형성용 도체층을 매립한다.
그리고, 전체면에 걸쳐서 절연막을 두껍게 형성하고 사진제판 및 에칭의 공정을 거쳐서 스토리지 노드 SN의 저부를 구성하는 저면막16과 저면막16상의 절연막만이 남도록 스토리지 노드형성용 도체층 및 두꺼운 절연막을 제거한다.
또한, 주변회로부에서는 스토리지 노드콘택홀151내에 스토리지 노드형성용 도체층이 매립층28(제 5의 스토리지 노드매립층)으로서 남게 된다.
다음에, 도 29(a) 및 도 29(b)에 표시되는 공정에서 스토리지 노드 SN의 측벽부를 구성하는 측면막17를 형성하는 공정 커패시터 게이트 절연막18를 형성하는 공정, 셀 플레이트 전극19를 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 8(a),(b) 및 도 9(a),(b)를 사용하여 설명한 공정과 동일하며 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에, 도 30(a) 및 도 30(b)에 표시하는 공정에서 층간 절연막20을 형성하는 공정, 알루미늄 배선 콘택홀21A 및 21B를 형성하는 공정, 층간 절연막20상에 알루미늄 배선22를 형성함으로써 원통 커패시터셀을 가지는 반도체 장치를 수득하는 공정은 본 발명에 관한 실시의 형태 3에 있어서 도 25(a),(b)를 사용하여 설명한 공정과 동일하며, 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
여기서, 도 26(b)∼도 30(b)에는 표시안했지만 주변회로부에서는 워드선61 (즉 게이트 전극6)과 동일 제조프로세스로 형성되는 TG 배선등도 형성되어 있고, 그 형성위치는 게이트 전극6과 거의 같은 층에 형성되어 있다.
따라서, 비트선 콘택홀12, 스토리지 노드콘택홀151, 알루미늄 배선 콘택홀21B를 사용하여 TG 배선과 알루미늄 배선22를 전기적으로 접속해도 된다.
즉, 도 27(b)에 표사하는 공정에서 비트선 콘택홀12를 형성할 때에 층간 절연막11를 관통하여 TG 배선에 도달하는 비트선 콘택홀(비트선 콘택홀12와 거의 같음)를 동시에 형성하여 비트선 콘택홀12내에 비트선형성용 도체층을 매립할 때에, 동시에TG 배선에 도달하는 비트선 콘택홀내에도 비트선형성용 도체층을 매립한다.
그리고, 도 28(b)에 표시하는 공정에서 층간 절연막14를 관통하여 TG 배선에 도달하는 비트선 콘택홀내의 도체층에 도달하는 스토리지 노드콘택홀151를 형성한다.
그리고, 도 30(b)에 표시하는 공정에서 층간 절연막20을 관통하여 스토리지 노드콘택홀151내의 도체층에 도달하는 알루미늄 배선 콘택홀21B를 형성한다.
또, 도 26(b)∼도 30(b)에는 표시안했지만 주변회로부에서는 비트선13과 동일 제조프로세스로 형성되는 BL 배선등도 형성되어 있고 그 형성위치는 비트선13과 거의 같은 층에 형성되어 있다.
따라서, 스토리지 노드콘택홀151과 알루미늄 배선 콘택홀21B를 사용하여 BL 배선과 알루미늄 배선22를 전기적으로 접속해도 된다.
＜D-2. 특징적작용효과＞
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 4에 의하면 도 30(b)에 도시한 바와 같이 주변회로부의 층간 절연막20상의 알루미늄 배선22와 반도체 확산영역, 즉 N+형 소스·드레인영역91 및 92, P+형 소스·드레인영역81 및 82와의 전기적인 접속을 층간 절연막11를 관통하여 형성되며 내부에 매립층25를 가지는 비트선 콘택홀12와 층간 절연막14를 관통하여 형성되고 내부에 매립층28를 가지는 스토리지 노드콘택홀151과, 층간 절연막20을 관통하여 형성되어 내부에 매립층27를 가지는 알루미늄 배선 콘택홀21B로 행한다.
따라서, 주변회로부에서의 알루미늄 배선 콘택홀21B의 깊이가 메모리셀부에서의 알루미늄 배선 콘택홀21A의 깊이 보다도 대폭으로 깊게 되는 것이 방지되어 깊이의 차이에 기인하여, 셀 플레이트 전극19가 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 이 효과는 비트선 콘택홀12, 스토리지 노드콘택홀151, 알루미늄 배선 콘택홀21B를 사용하여 TG 배선과 알루미늄 배선을 접속하는 경우에 있어서도 마찬가지이다.
또, 주변회로부에서의 알루미늄 배선 콘택홀21B의 애스펙트비를 작게 할 수 있어 도체층을 프로세스적으로 안정하여 매립할 수 있어 알루미늄 배선과 반도체 확산영역을 전기적으로 안정되여 접속할 수 있다.
＜E. 실시의형태 5＞
＜E-1. 제조공정＞
본 발명에 관한 실시의 형태 5로서 도 31(a),(b)∼도 35(a),(b)를 사용하여 원통 커패시터셀을 가지는 반도체 장치의 제조방법을 차례로 설명하여 최종공정을 도시한 도 35(a),(b)을 사용하여 특징적작용효과에 관해서 설명한다.
여기서, 도 31(a)는 DRAM의 메모리셀부를 표시하는 부분단면도이고 도 31(b)는 DRAM의 메모리셀부의 주변에 형성된 센스앰프든지 디코더등의 주변회로부를 표시하는 부분단면도이다.
여기서, 도 31(a) 및 도 31(b)에 표시하는 공정에 달하기까지의 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 1(a),(b)∼도 4(a),(b)를 사용하여 설명한 공정과 동일하며 도시 및 설명은 생략한다.
도 31(a) 및 도 31(b)에 표시하는 공정에서 주변회로부의 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역81 및 82의 상부의 고융점 금속실리사이드막24가 남도록 고융점 금속막23을 제거한다.
다음에, 도 32(a) 및 도 32(b)에 표시하는 공정에서 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막11를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역71∼73에 도달하도록, 주변회로부에서는 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역 81 및 82의 상부의 고융점 금속실리사이드막24에 도달하도록 층간 절연막11를 관통하는 비트선 콘택홀12를 형성한다.
다음에, 층간 절연막11의 전체면에 걸쳐서 비트선형성용 도체층을 형성하는 데 따라 비트선 콘택홀12내에도 비트선형성용 도체층을 매립한다.
그리고, 사진제판 및 에칭의 공정을 거쳐서 메모리셀부에서는 N형 소스·드레인영역72에 도달하는 콘택홀12(제 1의 비트선 콘택홀)상에 비트선13을 형성하는 동시에 N형 소스·드레인영역71 및 73에 도달하는 콘택홀12(제 3의 비트선 콘택홀)내에 매립층25(제 3의 비트선매립층)를 형성하며 주변회로부에서는 비트선 콘택홀12(제 2의 비트선 콘택홀)내에 매립층25(제 2의 비트선매립층)가 남도록 비트선형성용 도체층을 제거한다.
다음에, 도 33(a) 및 도 33(b)에 표시하는 공정에서 층간 절연막11의 전체면에 걸쳐서 산화막을 형성하여 평탄화함으로 층간 절연막14를 형성한다.
다음에, 메모리셀부에서는 N형 소스·드레인영역 71 및 73에 도달하는 콘택홀12내의 매립층25에 도달하도록 층간 절연막14을 관통하는 스토리지 노드콘택홀152(제 3의 스토리지 노드콘택홀)를 형성하고 주변회로부에서는 비트선 콘택홀12내의 매립층25에 달하도록 층간 절연막14를 관통하는 스토리지 노드콘택홀152(제 4의 스토리지 노드콘택홀)를 형성한다.
다음에, 층간 절연막14의 전체면에 걸쳐서 스토리지 노드형성용 도체층을 형성하는 데 따라 메모리셀부 및 주변회로부의 스토리지 노드콘택홀152내에도 스토리지 노드형성용 도체층을 매립한다.
그리고, 전체면에 걸쳐서 절연막을 두껍게 형성하고 사진제판 및 에칭의 공정을 거쳐서 스토리지 노드 SN의 저부를 구성하는 저면막16과, 저면막16상의 절연막만이 남도록 스토리지 노드형성용 도체층 및 두꺼운 절연막을 제거한다.
또, 메모리셀부 및 주변회로부에서는 스토리지 노드콘택홀152내에 스토리지 노드형성용 도체층이 매립층28 (제 3 및 제 4의 스토리지 노드매립층)으로서 남는 것으로 된다.
다음에, 도 34(a) 및 도 34(b)에 표시하는 공정에서 스토리지 노드 SN의 측벽부를 구성하는 측면막17를 형성하는 공정, 커패시터 게이트 절연막18를 형성하는 공정, 셀 플레이트 전극19를 형성하는 공정은 본 발명에 관한 실시의 형태 1에 있어서 도 8(a),(b) 및 도 9(a),(b)을 사용하여 설명한 공정과 동일하고 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
다음에, 도 35(a) 및 도 35(b)에 표시하는 공정에서 층간 절연막20을 형성하는 공정, 알루미늄 배선 콘택홀21A 및 21B를 형성하는 공정, 층간 절연막20상에 알루미늄 배선22를 형성하는 것으로 원통 커패시터셀을 가지는 반도체 장치를 얻는 공정은 본 발명에 관한 실시의 형태 3에 있어서 도 25(a),(b)를 사용하여 설명한 공정과 동일하며 동일한 구성에는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
<E-2. 특징적작용효과＞
이상 설명한 바와 같이 본 발명에 관한 실시의 형태 5에 의하면 도 35(b)에 도시한 바와 같이 메모리셀부에서는 층간 절연막14상의 스토리지 노드 SN과 반도체 확산영역 즉 N형 소스·드레인영역71 및 73과의 전기적인 접속을 층간 절연막11를 관통하여 형성되며 내부에 매립층25를 가지는 비트선 콘택홀12과 층간 절연막14를 관통하여 형성되여 내부에 매립층28를 가지는 스토리지 노드콘택홀152로 행한다.
또, 주변회로부의 층간 절연막20상의 알루미늄 배선22와 반도체 확산영역 즉 N+형 소스·드레인영역 91 및 92, P+형 소스·드레인영역 81 및 82와의 전기적인 접속을 층간 절연막11를 관통하여 형성되고 내부에 매립층25를 가지는 비트선 콘택홀12와 층간 절연막14를 관통하여 형성되어 내부에 매립층28를 가지는 스토리지 노드콘택홀152와 층간 절연막20을 관통하여 형성되어 내부에 매립층27을 가지는 알루미늄 배선 콘택홀21B로 행한다.
따라서, 메모리셀부에서의 스토리지 노드콘택홀152와 주변회로부에 있어서의 스토리지 노드콘택홀152와는 같은 깊이이고, 그깊이의 차이에 따라서 비트선 콘택홀12내의 매립층25가 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 주변회로부에서의 알루미늄 배선 콘택홀21B의 깊이가 메모리셀부에서의 알루미늄 배선 콘택홀21A의 깊이 보다도 대폭으로 깊게 되는 것이 방지되며 깊이의 차이에 기따라서 셀 플레이트 전극19가 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 주변회로부에서의 알루미늄 배선 콘택홀21B의 애스펙트비를 작게 할 수 있고 도체층을 프로세스적으로 안정하게 매립할 수 있게 되어 알루미늄 배선과 반도체 확산영역을 전기적으로 안정되여 접속할 수 있다.
＜F. 실시의형태의변형예＞
이상 설명한 본 발명에 관한 실시의 형태 1∼5에 있어서는 알루미늄 배선 콘택홀내의 알루미늄 배선과 비트선 콘택홀내의 매립층과의 접속, 알루미늄 배선 콘택홀내의 알루미늄 배선과 스토리지 노드콘택홀내의 매립층과의 접속, 스토리지 노드콘택홀내의 매립층과 비트선 콘택홀내의 매립층과의 접속은 매립층끼리를 직접 접속하는 소위 보더레스(border less)구조에 관해서 설명하였지만 이들의 접속은 보더레스 구조에 한정되지 않는다.
즉, 하층에 위치하는 매립층의 상부에 패드층을 형성하고 그 패드와 상층에 위치하는 매립층을 접속하는 패드구조로 해도 된다.
이하, 도 36∼도 38를 사용하여 패드구조에 관해서 설명한다.
도 36은 실시의 형태 1의 최종공정을 나타낸 도 10(b)에 대응하는 도면이고 도 10(b)와 동일한 구성에 관해서는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 36에 있어서 층간 절연막11를 관통하여 형성된 비트선 콘택홀12내에는 매립층25을 가지며 그 매립층25의 상부에는 층간 절연막11상에 연장하는 패드층25P가 형성되고 그 패드층25P에 알루미늄 배선 콘택홀21B내의 매립층27이 접속되는 구성으로 되어있다.
또한, 매립층25와 패드층25P는 일체로 형성되어 있다.
패드층25P는 매립층27 보다도 폭 넓게 형성되어 있기 때문에 비트선 콘택홀12 및 알루미늄 배선 콘택홀21의 상대위치가 다소어긋나는 일이 있어도 매립층27이 패드층25P상에서 완전히 어긋난 위치에 접속되는 것을 방지할 수 있다.
도 37은 실시의 형태 3의 최종공정을 나타낸 도 25(b)에 대응하는 도면이고 도 25(b)와 동일한 구성에 관해서는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 37에 있어서, 층간 절연막11 및 14를 관통하여 형성된 스토리지 노드콘택홀15내에는 매립층28를 가지며 그 매립층28의 상부에는 층간 절연막14상에 연장하는 패드층28P이 형성되고 그 패드층28P에 알루미늄 배선 콘택홀21내의 매립층27이 접속되는 구성으로 되어있다.
또한, 매립층28과 패드층28P는 일체로 형성되어 있다.
패드층28P는 매립층27 보다도 폭 넓게 형성되어 있기 때문에 스토리지 노드콘택홀15 및 알루미늄 배선 콘택홀21의 상대위치가 다소어긋나는 일이 있어도 매립층27이 패드층28P상에서 완전히 어긋난 위치에 접속되는 것을 방지할 수 있다.
도 38은 실시의 형태 4의 최종공정을 나타낸 도 30(b)에 대응하는 도면이고 도 30(b)와 동일한 구성에 관해서는 동일한 부호를 부착하여 중복되는 설명은 생략한다.
도 38에 있어서 층간 절연막11를 관통하여 형성된 비트선 콘택홀12내에는 매립층25를 가지며 그 매립층25의 상부에는 층간 절연막11상에 연장하는 패드층25P가 형성되어 패드층25P에 스토리지 노드콘택홀151내의 매립층28이 접속되는 구성으로 되어있다.
또, 층간 절연막14를 관통하여 형성된 스토리지 노드콘택홀15내에는 매립층28를 가지며 그 매립층28의 상부에는 층간 절연막14상에 연장하는 패드층28P이 형성되고 그 패드층28P에 알루미늄 배선 콘택홀21내의 매립층27이 접속되는 구성으로 되어있다.
패드층25P는 매립층28 보다도 폭 넓게 형성되어 있기 때문에 비트선 콘택홀12 및 스토리지 노드콘택홀151의 상대위치가 다소 어긋나는 일이 있다해도 매립층28이 패드층25P상에서 완전히 어긋난 위치에 접속되는 것을 방지할 수 있고 또, 패드층28P는 매립층27 보다도 폭 넓게 형성되어 있기 때문에 스토리지 노드콘택홀15 및 알루미늄 배선 콘택홀21의 상대위치가 다소 어긋나는 일이 있다해도 매립층27이 패드층28P상에서 완전히 어긋난 위치에 접속되는 것을 방지할 수 있다.
또, 이상 설명한 본 발명에 관한 실시의 형태 1∼5에 있어서는 비트선12비트선 콘택홀내의 매립층25, 스토리지 노드 SN, 스토리지 노드콘택홀내의 매립층28를, N형 불순물을 고농도로 도입한 N+폴리실리콘으로 형성하는 구성에 관해서 설명하였지만 이들은 도체로 형성되어 있으면 좋고, 금속층이라도 좋으며, P형 불순물을 고농도로 도입한 P+폴리실리콘으로 형성해도 좋다.
본 발명에 관한 청구항1기재의 반도체 장치에 의하면 제 1 및 제 2의 반도체 영역 과 금속배선층과의 전기적인 접속을 제 2의 금속배선 콘택홀과 제 2의 접속수단에으해 행하는 것으로 제 2의 금속배선 콘택홀를 제 1의 금속배선 콘택홀과 거의 같은 깊이로 할 수 있고 깊이의 차이에 기인하는 좋지 않은 상태, 예컨데 제 2의 금속배선 콘택홀이 제 1의 금속배선 콘택홀 보다 깊은 경우에 플레이트 전극이 오버에칭된다고 하는 사태를 방지할 수 있다.
또, 제 2의 금속배선 콘택홀의 애스펙트비가 작아지기 때문에 금속배선층을 프로세스적으로 안정하게 매립할 수 있고 금속배선층과 제 1 및 제 2의 반도체 영역을 전기적으로 안정되게 접속할 수 있다.
본 발명에 관한 청구항2기재의 반도체 장치에 의하면 제 2의 접속수단을 제 2의 비트선 콘택홀과 그 내부에 형성된 제 2의 비트선매립층으로 구성함으로써 데이터 유지부에서 제 1의 비트선 콘택홀을 형성할 때에 제 2의 접속수단을 동시에 형성하는 것이 가능해진다.
본 발명에 관한 청구항3기재의 반도체 장치의 제조방법에 의하면 제 2의 금속배선 콘택홀를 제 1의 금속배선 콘택홀과 거의 같은 깊이로 할 수 있고 깊이의 차이에 기인하는 좋지 않은 상태 예컨데, 제 2의 금속배선 콘택홀이 제 1의 금속배선 콘택홀 보다 깊은 경우에 플레이트 전극이 오버에칭된다고 하는 사태를 방지한 반도체 장치의 구체적인 제조방법을 얻을 수 있다.
Claims (3)
- 전하를 축적하는 용량소자로서 스택 커패시터를 가지며, 그 스택 커패시터에 전하를 축적함으로써 데이터를 유지하는 데이터 유지부와 그 데이터 유지부에 연동하여 동작하는 주변회로부를 동일한 반도체 기판상에 구비하는 반도체 장치에 있어서,상기 데이터 유지부는 상기 반도체 기판상에 형성된 제 1의 층간 절연막의 제 1의 부분과, 상기 제 1의 층간 절연막의 제 1의 부분상에 형성된 비트선과 상기 반도체 기판을 전기적으로 접속하도록 상기 제 1의 층간 절연막의 제 1의 부분을 관통하여 형성되어 내부에 상기 비트선과 똑 같은 재질의 제 1의 비트선매립층이 있는 제 1의 비트선 콘택홀과, 상기 비트선을 덮도록 상기 제 1의 층간 절연막의 제 1의 부분상에 형성된 제 2의 층간 절연막의 제 1의 부분과,제 2의 층간 절연막의 제 1의 부분상에 형성되며 상기 스택 커패시터를 구성하는 스토리지 노드와,상기 스토리지 노드의 표면을 덮도록 형성된 커패시터 게이트 절연막과,적어도 상기 스토리지 노드 및 상기 커패시터 게이트 절연막을 덮도록 형성된 플레이트 전극과, 상기 스토리지 노드와 상기 반도체 기판을 전기적으로 접속하는 제 1의 접속수단과,상기 플레이트 전극을 덮도록 상기 제 2의 층간 절연막의 제 1의 부분상에 형성된 제 3의 층간 절연막의 제 1의 부분과,상기 제 3의 층간 절연막의 제 1의 부분상에 형성된 제 1의 금속배선층과 상기 플레이트 전극을 전기적으로 접속하도록 상기 제 3의 층간 절연막의 제 1의 부분을 관통하여 형성되며 내부에 제 1의 금속매립층이 있는 제 1의 금속배선 콘택홀을 구비하며,상기 주변회로부는 상기 반도체 기판내에 선택적으로 형성된 제 1도전형의 제 1의 반도체 영역 및 제 2도전형의 제 2의 반도체 영역과,상기 제 1∼제 3의 층간 절연막의 제 2의 부분과,적어도 상기 제 3의 층간 절연막의 제 2의 부분을 관통하여 형성되며 내부에 제 2의 금속매립층이 있으며 상기 제 2의 금속배선층에 접속되는 제 2의 금속배선 콘택홀과, 상기 제 2의 금속배선 콘택홀내의 상기 제 2의 금속매립층과,상기 제 1 및 제 2의 반도체 영역을 전기적으로 접속하는 제 2의 접속수단을 구비하고, 상기 제 2의 금속배선 콘택홀은 상기 제 1의 금속배선 콘택홀과 똑 같은 공정에서 형성되어 상기 제 1의 금속배선 콘택홀과 거의 똑 같은 깊이를 가지는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1의 접속수단은 상기 제 1 및 제 2의 층간 절연막의 제 1의 부분을 관통하여 상기 반도체 기판에 도달하도록 형성된 제 1의 스토리지 노드콘택홀과,그 내부에 형성된 상기 스토리지 노드와 똑 같은 재질의 제 1의 스토리지 노드 매립층을 가지며 상기 제 2의 접속수단은 상기 제 1의 층간 절연막의 제 2의 부분을 관통하여 상기 제 1의 비트선 콘택홀과 똑 같은 공정에서 형성된 제 2의 비트선 콘택홀과,그 내부에 형성된 상기 비트선과 똑 같은 재질의 제 2의 비트선매립층을 가지는 것을 특징으로하는 반도체 장치.
- 전하를 축적하는 용량소자로서 스택 커패시터를 가지며 그 스택 커패시터에 전하를 축적함으로써 데이터를 유지하는 데이터 유지부와, 그 데이터 유지부에 연동하여 동작하는 주변회로부를 동일한 반도체 기판상에 구비하는 반도체 장치의 제조방법에 있어서,(a)상기 반도체 기판상의 상기 데이터 유지부 및 상기 주변회로부에 제 1의 층간 절연막의 제 1의 부분 및 제 2의 부분을 형성하는 공정과,(b)상기 데이터 유지부에서 상기 제 1의 층간 절연막의 제 1의 부분을 관통하여 상기 반도체 기판상에 도달하는 제 1의 비트선 콘택홀을 형성한 후 상기 제 1의 층간 절연막의 제 1의 부분상에 비트선을 형성하는 동시에 상기 제 1의 비트선 콘택홀내에 상기 비트선과 똑 같은 재질의 제 1의 비트선매립층을 형성하고 상기 비트선과 상기 반도체 기판을 전기적으로 접속하는 공정과,(c)상기 제 1의 층간 절연막의 제 1의 부분상에 제 2의 층간 절연막의 제 1의 부분을 형성하며 제 2의 층간 절연막의 제 1의 부분상에 상기 스택 커패시터를 구성하는 스토리지 노드를 형성하는 동시에 상기 스토리지 노드와 상기 반도체 기판을 전기적으로 접속하는 제 1의 접속수단을 형성하는 공정과,(d)상기 스토리지 노드의 표면을 덮도록 커패시터 게이트 절연막을 형성한 후 적어도 상기 스토리지 노드 및 상기 커패시터 게이트 절연막을 덮도록 플레이트 전극을 형성하는 공정과,(e)상기 플레이트 전극을 덮도록 상기 제 2의 층간 절연막의 제 1의 부분상에 제 3의 층간 절연막의 제 1의 부분을 형성하고 그 제 3의 층간 절연막의 제 1의 부분을 관통하여 상기 플레이트 전극에 도달하는 제 1의 금속배선 콘택홀을 형성한 후 상기 제 3의 층간 절연막의 제 1의 부분상에 제 1의 금속배선을 형성하는 동시에 상기 제 1의 금속배선 콘택홀내에 제 1의 금속매립층을 형성하고 상기 금속배선과 상기 플레이트 전극을 전기적으로 접속하는 공정과,(f)상기 주변회로부에서 제 2의 층간 절연막의 제 2의 부분 및 제 3의 층간 절연막의 제 2의 부분을 형성하는 공정과,(g)상기 주변회로부에서 상기 반도체 기판내에 선택적으로 형성된 제 1도전형의 제 1의 반도체 영역 및 제 2도전형의 제 2의 반도체 영역에 접속되는 제 2의 접속수단을 형성하는 공정과,(h)적어도 상기 제 3의 층간 절연막의 제 2의 부분을 관통하고 상기 제 2의 접속수단에 달하는 제 2의 금속배선 콘택홀을 형성하여 상기 제 3의 층간 절연막의 제 2의 부분상에 제 2의 금속배선층을 형성하는 동시에 상기 제 2의 금속배선 콘택홀내에 제 2의 금속매립층을 형성하고 상기 제 2의 접속수단에 접속함으로써 상기 제 2의 금속배선층과 상기 제 1 및 제 2의 반도체 영역을 전기적으로 접속하는 공정을 구비하고,상기 제 2의 금속배선 콘택홀은 상기 제 1의 금속배선 콘택홀과 대략 같은 깊이를 가지도록 상기 제 1의 금속배선 콘택홀과 똑 같은 공정에서 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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