CN1581504B - 用于双极集成电路的单元结构及其方法 - Google Patents

用于双极集成电路的单元结构及其方法 Download PDF

Info

Publication number
CN1581504B
CN1581504B CN2004100558387A CN200410055838A CN1581504B CN 1581504 B CN1581504 B CN 1581504B CN 2004100558387 A CN2004100558387 A CN 2004100558387A CN 200410055838 A CN200410055838 A CN 200410055838A CN 1581504 B CN1581504 B CN 1581504B
Authority
CN
China
Prior art keywords
array
bipolar
transistor
cell
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2004100558387A
Other languages
English (en)
Other versions
CN1581504A (zh
Inventor
飞利浦·艾伦·杰弗瑞
凯文·乔瑟夫·朱瑞克
迈克尔·S.·雷
提莫兹·E·赛尼弗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Publication of CN1581504A publication Critical patent/CN1581504A/zh
Application granted granted Critical
Publication of CN1581504B publication Critical patent/CN1581504B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11801—Masterslice integrated circuits using bipolar technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Abstract

在一个实施例中，双极单元(31)包括限定了单元有源区(33)的单元边界(31)，双极晶体管第一阵列(41)形成于所述单元有源区(33)内，且用于第一功能。所述第一阵列(41)内的双极晶体管(42)互相平行。所述双极单元(31)还包括形成于所述单元有源区(33)内且用于不同于所述第一功能的第二功能的双极晶体管第二阵列(61)。所述第二阵列(61)内的双极晶体管(62)互相平行，且沿不同于第一阵列(41)中的晶体管(42)的方向定向。

Description

用于双极集成电路的单元结构及其方法
技术领域
本发明涉及半导体集成电路，尤其涉及双极集成电路(IC)的单元或阵列结构和方法。
背景技术
集成电路技术在过去的四十年里已经作出了显著的进步。现在，集成电路以更低的成本、更低的能耗、更高的速度、和更小的尺寸进行制造。在单个芯片上制造的器件数目超过了十九世纪七十年代中期通常接受的大规模集成的定义(即，每个芯片超过十万个器件)。到1986年，这一数目已经增长到超过每个芯片一百万个器件，到2000年，已经超过了每个芯片十亿个器件。
新集成电路的生产开始于设计阶段，在此阶段初步确定所需的功能和必需的操作规范。IC设计人员通过首先识别大的功能模块而从上向下创设器件。接着，定义子模块，最后，选择实现所述子模块所必需的逻辑门。每个逻辑门通过适当地连接半导体晶片上制造时最终确定的器件而进行设计。
然后，设计人员设计电路，该电路包含对应于器件区或互连结构的多组图案。随后这些图案转印到晶片上，作为晶片制造工序的一部分(例如，使用光刻技术)。
作为芯片设计工艺的一部分，设计人员必须选择生产形成电路的器件结构的工艺技术。这种工艺技术包括CMOS、双极、或双CMOS工艺技术。芯片设计人员通常根据特定的应用需求选择工艺技术，包括成本、封装限制、散热、开关速度、能量消耗和抗扰性。
虽然在半导体工业中，基于双极工艺技术的逻辑系列是最成熟的技术之一，但双极工艺技术仍在不断改进，以满足持续增长的速度、低功率延迟产品和更高集成度的挑战。这种改进促使双极集成电路设计人员努力以及时和成本效率高的方式生产下一代半导体芯片。
在布局阶段，设计人员经常使用标准单元库，该库包含例如可重构的晶体管和电阻器阵列，从而创设或产生具体的电路设计。在现有技术中双极单元和可重构阵列的一个问题是它们经常有浪费空间，这影响密度、芯片总尺寸和成本。另外，典型的现有技术双极单元具有用于将器件连接在一起的复杂和不对称的布线，这可能导致互连电阻和电容问题。此外，现有技术的双极单元没有在性能和工艺的多样性匹配上进行优化。
因此，需要对密度、使用便利性、布线便利性、最大性能、工艺变化的多面性和灵敏性进行优化的可重构双极单元或阵列。
附图说明
图1示出了现有技术的双极单元的放大顶视图。
图2示出了本发明的双极单元的放大顶视图。
图3示出了本发明另一实施例的双极单元的放大顶视图。
图4示出了沿图2的参考线2-2所作的双极晶体管的放大剖面图。
图5示出了用于形成ECL锁存器的图2的双极单元结构的放大顶视图。
图6示出了用于提供具有射极跟随器输出驱动器的ECL与/与非门功能的图2的双极单元结构的放大顶视图。
具体实施方式
总的来说，本发明涉及双极集成电路阵列，具体而言，涉及改进的双极晶体管阵列或单元。本发明的双极单元包括限定单元有源区的单元边界，在所述单元有源区内形成且用于第一电路功能的双极晶体管的第一阵列。所述第一阵列内的双极晶体管互相平行。所述双极单元还包括在所述单元有源区内形成，且用于不同于所述第一功能的第二电路功能的双极晶体管的第二阵列。所述第二阵列内的所述双极晶体管互相平行，且沿与所述第一阵列不同的方向定向。在优选实施例中，第二阵列的晶体管基本上垂直于第一阵列的晶体管。本发明的构造适用于npn或pnp结构或其组合。本发明的双极单元提供了更容易的互连布线、更高的器件密度和更好的集成电路性能。
在现有技术的双极单元中，为了在器件之间实现更好的电匹配，执行不同电路功能的器件(例如，开关晶体管和电流源晶体管)在所述单元中具有相同的取向，位于同一阵列内，尺寸相同，且经常结构相同(例如，集电极/发射极/基极)。图1示出了典型的现有技术双极单元11的放大顶视图，其中为易于理解，互连层和通孔未示出。双极单元11包括晶体管13的第一列12，晶体管16的第二列14，单晶体管17和电阻器阵列18。根据具体的电路应用，例如，选择晶体管13，16和17，作为开关晶体管或电流源晶体管。
晶体管13和16取向相同，而不考虑其功能如何，以便在器件之间提供更好的电匹配。尽管这一现有技术方案提供了更好的电匹配，但它不能为不同的晶体管类型优化互连布线或优化尺寸和/或结构。此外，现有技术的双极单元，比如图1示出的经常没有充分利用(即，某些器件没有使用)，这浪费空间。而且，它们不能够简化电流和电压比量，影响整个器件的性能。另外，现有技术的双极单元对于给定的密度缺乏柔性，不能为不同的电路应用提供足够的变化。
现在转向本发明，图2示出了本发明的双极单元、阵列、结构或可重构的晶体管阵列31的放大顶视图。为便于理解，互连层和通孔未示出。阵列31包括有源区、可重复的单元区或器件有源区33。有源区33限定了当设计和随后形成集成电路器件时重复的区域。
根据本发明，单元有源区33包括双极晶体管第一阵列41，其中第一阵列41的每个双极晶体管42互相平行，如图2所示，并用于相同的功能。例如，晶体管42设计为或用于提供开关功能。可取的是，为易于使用和柔性，晶体管42尺寸相同，且它们的基极/发射极/集电极区以相同的方式排列。
在优选实施例中，当晶体管42用作开关器件时，接近单元31一侧38的阵列41的晶体管包含集电极46、空间47、发射极48、基极49(即集电极/空间/发射极/基极从右至左)的结构。类似地，接近侧37的阵列41中的晶体管包含集电极56、空间57、发射极58、基极59(即集电极/空间/发射极/基极从左至右)的结构，其中基极区49和59在阵列41中互相相对。术语空间是指第一金属布线通道，或器件的一部分，在该部分中排布互连层或金属层，而不接触所述器件的有源部分。
单元31还包括在单元有源区33内的双极晶体管的第二阵列61，其中，第二阵列61的每个双极晶体管62互相平行，并不同于第一阵列41的晶体管42定向。可取的是，晶体管62基本上与第一阵列41的晶体管42正交、垂直，或旋转90度，如图2所示。另外，晶体管61用于不同于晶体管42的功能的相同功能。例如，如果晶体管42用于开关功能，那么晶体管61用作例如电流源器件。
通过根据本发明组合晶体管42和62，半导体工艺的变化在不同器件上的影响最小化，因为在半导体衬底上形成时，具有相同功能的器件组合在一起。另外，本发明的结构和方位简化了布线(例如，减少了多金属层的使用)，提高了器件性能(例如，减轻了布线的寄生效应)，且可以提高器件的密度。
单元31还包括邻近阵列41的第一电阻器阵列69和邻近阵列61的第二电阻器阵列71。可取的是，阵列69的电阻器互相平行，阵列71的电阻器互相平行。可取的是，阵列69和71的电阻器具有为电流和信号电压摆动提供多种选择的尺寸和比例。
在优选实施例中，当晶体管62用作电流源器件时，晶体管62包含集电极63、基极66、发射极67(即集电极/基极/发射极)结构，如图2所示。这一结构可以更容易地从晶体管42的发射极48向晶体管62的集电极63，以及从晶体管62的发射极67向电阻器阵列71中的电阻器布线。
可取的是，阵列41和61分别包含至少两个电阻器42和62。可取的是，阵列41包含2×M的阵列，阵列61包含1×N的阵列，从而提供具有改善的布线、密度和性能的双极单元。可取的是，M小于或等于4，N大于或等于2，小于或等于5，从而提供更优的设计柔性。
图3示出了本发明的双极单元、阵列、结构和可重构晶体管阵列81的另一实施例的放大顶视图。双极单元81包括有源区，单元区或器件有源区83。单元有源区83包括双极晶体管的第一阵列91，其中第一阵列91的每个双极晶体管92互相平行。
在单元81中，晶体管92设计为例如提供电流源和/或开关功能。即，在阵列91内，部分晶体管92可以提供一种功能，而另一部分晶体管92可以提供不同的功能。可取的是，为易于使用和柔性，晶体管92具有相同的尺寸，它们的基极、发射极和集电极区以相同的方式排列。在优选实施例中，阵列92的晶体管包含集电极92、发射极94、基极96(即，集电极/发射极/基极)结构。
单元81还包括在单元有源区82内的双极晶体管的第二阵列101，其中第二阵列101的每个双极晶体管102互相平行，并相对于晶体管92不同地或沿不同的方向确定方位。可取的是，晶体管101基本上与阵列91内的晶体管92正交、垂直、或旋转90度。另外，晶体管101用于相同的功能。例如，晶体管102用作开关器件。
单元81还包括邻近阵列101的第一电阻器阵列109和邻近阵列91的第二电阻器阵列111。可取的是，阵列109的电阻器互相平行，阵列111的电阻器互相平行，如图3所示。可取的是，阵列109和111的电阻器具有为电流和信号电压摆动提供多种选择的尺寸和比例。
根据本发明，至少一个晶体管102包含双重器件或共用集电极结构。即，至少一个晶体管102包含基极116、发射极117、集电极118、发射极117、基极116(即，基极/发射极/集电极/发射极/基极)结构，这样形成一种更适于锁存器和触发器应用的结构。在一个实施例中，阵列101中每个晶体管102都包含共用集电极结构。
图4示出了沿图2的参考线2-2作出的双极晶体管或器件121的放大剖面图。本发明的单元结构并不仅限于特定的双极工艺技术，且图4仅作为与本发明兼容的双极器件的非限制性示例示出。
器件121包括具有主表面或第一表面123的半导体衬底122，和限定了器件有源区127的钝化区126。发射极区128在基极区129形成，基极区129在外延层131形成。层131形成集电极区，且埋层132使层131连接于分离的集电极接触区133。金属或电阻触点136为所述的特定器件区提供接触。钝化层137为器件121的不同区域提供附加的钝化和隔离。
根据本发明，双极单元31和81形成于半导体衬底上(例如，半导体衬底121)。在这里使用的术语“上”指的是形成双极单元31和81的所述区域(例如，区域129，129，131，132和133)在半导体衬底内和/或表面以下形成，而形成双极单元31和81的其他区域(例如，区域133和137)在半导体衬底上和/或表面上方形成。双极单元31和81提供了具有改善的性能和更高密度的双极集成电路。
图5是具有分别为第一种图案的第一和第二金属层100和200的实施例的双极单元31的顶视图。尤其是金属层100和200的图案可以使双极单元31用于提供发射极耦合的逻辑锁存器功能。
第一金属层100包括用于在双极单元31内本地排布偏压和逻辑信号的多条迹线101和102。应指出的是，晶体管42和62的不同方位使第一金属层100的迹线102在双极单元31中垂直地排布，如图所示，从而降低了使用第二金属层200上的迹线提供本地逻辑信号连接的必要性，并增强互连能力，且没有增加单元尺寸。
第二金属层200包括用于接收参考电源电压VCC的迹线201和用于接收电源电压VEE的迹线202。第二金属层200的迹线203，204和205通常接收用于设定双极单元31和/或在同一半导体片上形成的其他双极单元内的节点的电压和电流电平的偏压。例如，迹线203接收在比电源电压VEE高约正1.2伏下工作的电流源偏压VCS，用于设置电流电平。在这一结构中，迹线205保持不连接，但可用于在双极单元31两侧的双极单元之间排布电源或偏置电压或逻辑信号。
电阻器阵列71的电阻器71A和71C与偏压VCS一起用于设定所使用的那些晶体管62和42的电流电平。差分数据输入信号在第二金属层200的端口209上接收，而差分锁存输出信号在输出端口207产生。端口219和220是用于缓冲输出端口207的信号的发射极跟随器互补输出端。端口221-222是差分锁存器使能输入端口。端口是通过经用于接近第二金属层200的节点或迹线的通孔发送第一金属层100上的信号而实施的。这一配置有利于主要在第二金属层200上实现单元间的互连布线，有利于复杂的布线方案，且不会增加芯片总尺寸。
图6是分别具有以第二种图案形成的第一和第二金属层100和200的双极单元31实施例的顶视图，该图案用于使双极单元31提供具有发射极跟随器输出驱动器的ECL与/与非门功能。互补差分数据输入信号在称为数据输入端口209的端口对上接收。差分输出信号在端口207上产生。发射极跟随输出信号在端口219-220上提供。
上述实施例示出了双极单元31布局的多样性，这在较小的芯片面积内提供了高度的功能性。通过修改图5和图6示出的金属层100和200的图案，还可以产生多种附加功能。比如逻辑门的简单功能可以用单个双极单元实现，而更复杂的功能，比如移位寄存器和多路复用器可以使用两个或多个双极单元实现。例如，与门型“D”触发器可以使用三个相邻的双极单元实现。
因此，显然本发明提供了一种可重构的双极晶体管单元，包括互相平行的双极晶体管第一阵列，具有不同于第一阵列的晶体管取向的互相平行的双极晶体管第二阵列。根据本发明的这种配置，提供了电路密度，使用便利性，最大性能和工艺变化灵敏性方面得到优化的双极单元结构。
尽管已经参照本发明的具体实施例描述并示出了本发明，但本发明并不仅限于所述的实施例。本领域的技术人员将认识到可以进行作出修改和变化，而不背离本发明的主旨。因此，认为本发明包含落入所附权利要求范围内的所有此类变化和修改。

Claims (10)

1.一种双极单元，包含：
单元有源区；
在所述单元有源区内并被配置成用于第一功能的双极晶体管第一阵列，其中所述第一阵列内的双极晶体管互相平行；
在所述单元有源区内并被配置成用于不同于第一功能的第二功能的双极晶体管第二阵列，其中所述第二阵列内的双极晶体管互相平行，并且沿不同于所述第一阵列中的双极晶体管的方向定向。
2.如权利要求1所述的双极单元，其特征在于所述第一阵列包含2×M的阵列。
3.如权利要求1所述的双极单元，其特征在于所述第二阵列包含1×N的阵列，其中N大于或等于2。
4.如权利要求1所述的双极单元，其特征在于所述第二阵列中的双极晶体管垂直于所述第一阵列中的双极晶体管。
5.如权利要求1所述的双极单元，其特征在于还包含电阻器阵列。
6.如权利要求1所述的双极单元，其特征在于所述双极晶体管第一阵列包含开关晶体管。
7.如权利要求1所述的双极单元，其特征在于所述双极晶体管第二阵列包含电流源晶体管。
8.一种形成集成电路的方法，包含步骤：
提供具有第一主表面的半导体衬底；
在所述第一主表面上形成双极器件阵列，其中所述双极器件阵列包括器件有源区，在所述器件有源区内的由至少两个双极晶体管形成的第一阵列，和在所述器件有源区内的由至少两个双极晶体管形成的第二阵列，其中所述第一阵列中的双极晶体管互相平行，且所述第二阵列中的双极晶体管互相平行，并垂直于第一阵列中的双极晶体管。
9.如权利要求8所述的方法，其特征在于所述形成双极器件阵列的步骤包括形成一个其中第一阵列包含由开关晶体管构成的阵列、且第二阵列包含由电流源晶体管构成的阵列的双极器件阵列。
10.如权利要求8所述的方法，其特征在于所述形成双极器件阵列的步骤包括形成一个其中在所述第一和第二阵列之一中的至少一个器件包含基极/发射极/集电极/发射极/基极结构的双极器件阵列。
CN2004100558387A 2003-08-08 2004-08-04 用于双极集成电路的单元结构及其方法 Expired - Fee Related CN1581504B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/637,405 2003-08-08
US10/637,405 US6841810B1 (en) 2003-08-08 2003-08-08 Cell structure for bipolar integrated circuits and method

Publications (2)

Publication Number Publication Date
CN1581504A CN1581504A (zh) 2005-02-16
CN1581504B true CN1581504B (zh) 2010-10-27

Family

ID=33552972

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2004100558387A Expired - Fee Related CN1581504B (zh) 2003-08-08 2004-08-04 用于双极集成电路的单元结构及其方法

Country Status (5)

Country Link
US (1) US6841810B1 (zh)
JP (1) JP2005064478A (zh)
CN (1) CN1581504B (zh)
HK (1) HK1073724A1 (zh)
TW (2) TWI365532B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640605B2 (en) * 2015-03-30 2017-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, layout design and method for manufacturing a semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543640A (en) * 1994-03-15 1996-08-06 National Semiconductor Corporation Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
US5663662A (en) * 1994-12-27 1997-09-02 Nec Corporation Library group and semiconductor integrated circuit structured thereof
US5977830A (en) * 1996-12-03 1999-11-02 Lucent Technologies Inc. Low noise transistor module and amplifier
US6417530B1 (en) * 2001-05-10 2002-07-09 Hynix Semiconductor Inc. Sense amplifier layout method, and semiconductor memory device using the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074455A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd マスタスライス集積回路
JPS63293941A (ja) * 1987-05-27 1988-11-30 Hitachi Ltd 半導体集積回路装置
JPH0246021A (ja) * 1988-08-07 1990-02-15 Nec Corp マスタースライス方式集積回路装置
JPH0324763A (ja) * 1989-06-22 1991-02-01 Nec Corp マスタスライス方式集積回路装置の形成方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543640A (en) * 1994-03-15 1996-08-06 National Semiconductor Corporation Logical three dimensional interconnections between integrated circuit chips using a two dimensional multi-chip module
US5663662A (en) * 1994-12-27 1997-09-02 Nec Corporation Library group and semiconductor integrated circuit structured thereof
US5977830A (en) * 1996-12-03 1999-11-02 Lucent Technologies Inc. Low noise transistor module and amplifier
US6417530B1 (en) * 2001-05-10 2002-07-09 Hynix Semiconductor Inc. Sense amplifier layout method, and semiconductor memory device using the same

Also Published As

Publication number Publication date
TW201203452A (en) 2012-01-16
CN1581504A (zh) 2005-02-16
TW200514238A (en) 2005-04-16
HK1073724A1 (en) 2005-10-14
US6841810B1 (en) 2005-01-11
TWI365532B (en) 2012-06-01
TWI366263B (en) 2012-06-11
JP2005064478A (ja) 2005-03-10

Similar Documents

Publication Publication Date Title
JP4036688B2 (ja) 自動配置配線用スタンダードセルライブラリ及び半導体集積装置
US6938226B2 (en) 7-tracks standard cell library
US6765245B2 (en) Gate array core cell for VLSI ASIC devices
US5898194A (en) Integrated circuit cell architecture and routing scheme
US6166560A (en) Basic cell structure having a plurality of transistors for master slice type semiconductor integrated circuit device
US4884118A (en) Double metal HCMOS compacted array
US8856704B2 (en) Layout library of flip-flop circuit
WO1992022924A1 (en) Basic cell architecture for mask programmable gate array
JPH08181216A (ja) ライブラリ群及びそれを用いた半導体集積回路
KR20140084017A (ko) 다수의 프로그래머블 영역을 갖는 게이트 어레이 아키텍처
JPH0851353A (ja) ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル
US4701777A (en) Gate array type semiconductor integrated circuit device
US4748488A (en) Master-slice-type semiconductor integrated circuit device
US5378941A (en) Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device
US8178904B2 (en) Gate array
US6369412B1 (en) Semiconductor integrated device comprising a plurality of basic cells
CN1581504B (zh) 用于双极集成电路的单元结构及其方法
US5066996A (en) Channelless gate array with a shared bipolar transistor
US4725745A (en) Bi-MOS PLA
US6903389B1 (en) Variable layout design for multiple voltage applications
US5401988A (en) Standard cell layout arrangement for an LSI circuit
Kokado et al. A 54000-gate ECL array with substrate power supply
US20030049891A1 (en) Utilization of MACRO power routing area for buffer insertion
JP2002319665A (ja) Ｃｍｏｓ型基本セル及びこれを使用した半導体集積回路の製造方法
US7185307B2 (en) Method of fabricating and integrated circuit through utilizing metal layers to program randomly positioned basic units

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1073724

Country of ref document: HK

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1073724

Country of ref document: HK

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20101027

Termination date: 20210804