CN100555631C - 半导体集成电路器件及固定其阱势的设计方法 - Google Patents
半导体集成电路器件及固定其阱势的设计方法 Download PDFInfo
- Publication number
- CN100555631C CN100555631C CNB2005101216447A CN200510121644A CN100555631C CN 100555631 C CN100555631 C CN 100555631C CN B2005101216447 A CNB2005101216447 A CN B2005101216447A CN 200510121644 A CN200510121644 A CN 200510121644A CN 100555631 C CN100555631 C CN 100555631C
- Authority
- CN
- China
- Prior art keywords
- unit
- standard cell
- terminal
- cell
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 60
- 238000000034 method Methods 0.000 title claims description 25
- 239000000945 filler Substances 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims description 21
- 230000001105 regulatory effect Effects 0.000 claims description 7
- 230000000694 effects Effects 0.000 claims description 5
- 238000003860 storage Methods 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000009877 rendering Methods 0.000 description 4
- 241001269238 Data Species 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/909—Macrocell arrays, e.g. gate arrays with variable size or configuration of cells
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
从库中读取标准单元，并执行自动配置布线，从而配置电路。然后，在所配置的电路中搜索每一单元列以找出空区域。在搜索的单元列内的空区域中设置间隔单元或者填充单元。此时，利用间隔单元或者填充单元，固定单元列内标准单元的阱势。
Description
相关申请的交叉引用
本申请基于2004年12月17日提出的在先日本专利申请No.2004-366438，且要求享受其优先权，该在先申请的全部内容在这里引用作为参考。
技术领域
本发明涉及半导体集成电路器件及其设计方法，尤其涉及固定在利用标准单元通过自动配置布线形成的半导体集成电路中的阱势。
背景技术
已知在半导体集成电路器件比如IC或者LSI中形成的晶体管的元件特性受阱势波动影响。为了消除这种影响，并维持晶体管的元件特性，有必要稳定(固定)阱势。
在利用标准单元通过自动配置布线形成的半导体集成电路器件中，每一个标准单元都配置有电源电压端子和地电势端子。为了固定阱势，在p-阱区和n-阱区分别形成被称作P-子区和N-子区的有源区。p-阱区经P-子区连接到地电势端子，从而将p-阱区固定在地电势GND。n-阱区经N-子区连接到电源电压端子，从而将n-阱区固定在电源电压VDD。
在标准单元中，将用于电源电压VDD的互连和用于地电势GND的互连在配置单元的方向上彼此相对而配置在两侧。在采用这种互连的半导体衬底中，形成p-阱区和n-阱区。在这些阱区中，形成包括晶体管在内的半导体元件，从而配置各种电路。在p-阱区和n-阱区中，形成阱势固定P-子区和N-子区。用于电源电压的互连经接触孔电连接到N-子区，且用于地电势的互连经接触孔电连接到P-子区，从而固定阱势。
为了确实地利用MOS晶体管的衬底偏置作用，可以采用具有用于电源电压、地电势、P-子区和N-子区的四个端子的标准单元(例如，参见日本专利申请特开平No.2000-332118)。4-端子标准单元经独立的导线应用电源电压VDD、地电势GND、用于固定n-阱区的电势VBN和用于固定p-阱区的电势VBP。在4-端子标准单元中，将应用用于固定p-阱势的电势VBP的导线和应用用于固定n-阱势的电势VBN的导线提供在配置单元的方向相对的两侧。在采用这些导线的半导体衬底中，形成N-子区和P-子区。在p-阱区中用于固定电势的导线经接触孔电连接到P-子区，以及在n-阱区中用于固定电势的导线经接触孔电连接到N-子区。在导线内，配置有用于电源电压VDD的互连和用于地电势GND的互连。在互连之间的半导体衬底内形成n-阱区和p-阱区。在n-阱区和p-阱区内，形成包括晶体管在内的半导体元件，从而配置不同的电路。
然而，对于上述配置，用于固定阱势的P-子区和N-子区以及它们的互连导致单元面积增加。为了避免单元面积增加，必须减少在单元内形成的包括晶体管在内的半导体元件的尺寸，这导致驱动能力下降。尤其是在子区和它们的互连以根据设计准则的最小线宽形成时，在阱区内形成的MOS晶体管的最小距离等受限制，或者台阶涂覆特性(step coating property)退化。由这些观点，必须减少单元面积的增加或者晶体管的尺寸。此外，与密集配置的子区相接触需要复杂的制造工艺。如果具有大量这样的图形，这造成制造产量下降。
随着半导体集成电路器件的最小化，电源电压变低从而衬底电流变小。因此，在具有较低电源电压的半导体集成电路器件中，有可能通过最小化由于增加单元面积或者减少晶体管尺寸导致的驱动能力降低而有效固定阱势。这是因为，当电源电压接近1V时，不出现很多流过p-n结的正电流所需要的电势差。因为不仅衬底电流由于降低电源电压而减少，而且晶体管的源极电势通常被固定，当电源电压大约为1V时，通过与漏极耦合引起的阱势波动低于0.5V，为电源电压的一半。因此，几乎没有可能由于闭锁而发生故障。
自然，当衬底电势任意波动时，晶体管的驱动能力和漏电流根据电势波动而波动。因此，为设法消除该波动，必须要固定阱势。
发明内容
根据本发明的一个方面，提供了一种半导体集成电路器件，其包括通过沿第二方向配置单元列形成的电路部分，每一个单元列具有沿第一方向配置的标准单元，第二方向与第一方向相交，所述单元列包括第一标准单元和第二标准单元，其中第一标准单元每个具有被施加电源电压和地电势的第一和第二端子、被施加阱势固定电势的第三和第四端子、以及被第一和第二端子施加电源，第三和第四端子施加反向栅极偏压(back gate bias)的晶体管电路，第二标准单元填充单元列中的空区域，并向第一标准单元的的第三和第四端子提供阱势固定电势。
根据本发明的另一方面，提供了一种设计半导体集成电路器件的方法，包括从库中读取标准单元并通过自动配置布线形成电路，在所形成的电路中搜索每一单元列以找出空区域，在搜索的单元列内的空区域中设置间隔单元或者填充单元，并通过利用间隔单元和填充单元固定单元列内标准单元的阱势。
根据本发明的再一个方面，提供了一种设计半导体集成电路器件的方法，包括从库中读取4-端子标准单元并通过自动配置布线形成临时电路，测量所形成的临时电路的工作定时，判断所测量的工作定时，基于所判断的工作定时计算定时调节的最优值，基于所算出的定时调节的最优值从库中读取2-端子标准单元，并通过用2-端子标准单元选择性替换配置在多个单元列中的4-端子标准单元进行定时调整，通过重新进行自动配置布线形成电路，在所形成的电路中搜索每一单元列以找出空区域，在搜索的单元列内的空区域中设置间隔单元或者填充单元，通过利用2-端子标准单元、间隔单元或填充单元固定单元列内配置的4-端子标准单元的阱势。
附图说明
图1是示出了有助于说明根据本发明的第一实施例的半导体集成电路器件的图形配置的平面图；
图2是用在图1的半导体集成电路器件中的4-端子标准单元的图形的平面图；
图3是用在图1的半导体集成电路器件中的间隔单元或者填充单元的图形的平面图；
图4是有助于说明形成图1的半导体集成电路器件的设计方法的流程图；
图5是有助于说明根据本发明的第二实施例的半导体集成电路器件的设计方法的流程图；
图6是有助于说明根据第一和第二实施例的半导体集成电路器件和其设计方法的应用的图像绘制处理器系统LSI的框图；以及
图7是有助于说明在图6的电路中的图形处理器的具体配置的框图。
具体实施方式
[第一实施例]
图1是示出了有助于说明根据本发明的第一实施例的半导体集成电路器件的图形配置的平面图。通过提取出利用标准单元通过自动配置布线形成的半导体集成电路器件中的一部分电路图形，图1示出了平面布图实例。
在图1的布图实例中，配置了三级单元列SC-1、SC-2和SC-3。相邻的单元列SC-1、SC-2共享互连(电源线)PW1。相邻的单元列SC-2、SC-3共享互连(电源线)PW2。例如，电源线PW2用作电源电压VDD。例如，电源线PW1用作地电势GND。每根电源线PW1、PW2包括延伸进入单元的支路部分，从而与另一个的支路部分相对。这些支路部分经接触孔连接到在每一个单元中形成的半导体元件上，比如MOS晶体管的源极或者漏极上。
第一级单元列SC-1中，配置了4-端子单元4T-11、4T-12、4T-13和2-端子间隔单元(或填充单元)2TS-1。在单元之间的空区域内设置有间隔单元2TS-1，特别是在单元4T-12和单元4T-13之间。间隔单元2TS-1将单元列SC-1内单元4T-11、单元4T-12和单元4T-13的p-阱区和n-阱区相互连接。间隔单元2TS-1的p-阱区和n-阱区经P-子区和N-子区(有源区)被固定在地电势GND和电源电压VDD。结果，间隔单元2TS-1向不具有P-子区和N-子区的单元4T-11、单元4T-12和单元4T-13的p-阱区和n-阱区提供阱势固定偏压，从而将这些p-阱区和n-阱区固定在地电势GND和电源电压VDD。
第二级单元列SC-2中，配置了4-端子单元4T-21、4T-22、4T-23、4T-24、4T-25和2-端子间隔单元2TS-2。在单元4T-21和单元4T-22之间的空区域内设置间隔单元2TS-2。间隔单元2TS-2将单元列SC-2内单元4T-21、单元4T-22、单元4T-23、单元4T-24和单元4T-25的p-阱区和n-阱区相互连接。间隔单元2TS-2向4-端子单元4T-21、4T-22、4T-23、4T-24和4T-25的p-阱区和n-阱区提供电势固定偏压。
第三级单元列SC-3中，配置了4-端子单元4T-31、4T-32、4T-33和2-端子间隔单元2TS-3。在临近单元4T-33的空区域内设置间隔单元2TS-3。间隔单元2TS-3将单元列SC-3内单元4T-31、单元4T-32和单元4T-33的p-阱区和n-阱区相互连接。设置在单元之间的空区域内的间隔单元2TS-3向4-端子单元4T-31、4T-32和4T-33的p-阱区和n-阱区提供电势稳定偏压。
每一个四端子标准单元4T-11到4T-13、4T-21到4T-25、4T-31到和4T-33具有用于电源电压VDD的第一端子、用于地电势(0V)GND的第二端子、用于稳定n-阱势的第三端子和用于稳定p-阱势的第四端子。在单元内形成的每一个MOS晶体管的源极或者漏极有选择地连接到第一和第二端子，其反向栅极有选择地连接到第三和第四端子。采用4-端子标准单元以利用MOS晶体管的衬底偏压作用。
另一方面，在通过自动配置布线配置逻辑单元(或者标准单元)的情况下，当空区域由于互连有所发展时，在间隔内嵌入间隔单元(或填充单元)2TS-1、2TS-2、2TS-3。每个间隔单元具有用于电源电压VDD的第一端子和用于地电势(0V)GND的第二端子。在单元列SC-1、SC-2、SC-3中的空区域内随意设置间隔单元。
图2是用在图1的半导体集成电路器件中的4-端子标准单元的图形的平面图。用CMOS NAND门4T-11作为例子。在标准单元4T-11中，在单元列SC-1延伸的方向上在单元的上部和下部设置用于电源电压VDD的电源线(金属层)PW2和用于地电势GND的电源线(金属层)PW1。在电源线PW2之下的半导体衬底内，形成n-阱区NWELL，反之，在电源线PW1之下的半导体衬底内，形成p-阱区PWELL。在n-阱区NWELL内，形成p-沟道MOS晶体管的源-漏极区PSD。在p-阱区PWELL内，形成n-沟道MOS晶体管的源-漏极区NSD。
电源线PW2、PW1具有支路部分PW2-1、PW2-2、PW2-3、PW1-1、PW1-2，所述支路部分延伸进入单元从而与相应的支路部分相对。这些支路部分PW2-1、PW2-2、PW2-3、PW1-1、PW1-2经过接触孔连接到每个单元内形成的半导体元件上，比如MOS晶体管的源极或者漏极。以和支路部分相同的方向配置这些MOS晶体管的栅极G1到G4。
4-端子标准单元的阱区PWELL、NWELL不具有P-子区和N-子区，且没有被连接到阱势固定导线。也就是，没有将它们连接到单元内的电源电压VDD和地电势GND。4-端子标准单元中，由于阱区NWELL、PWELL本身被用作和邻近单元阱区的连接，所以不必在单元列之间的边界处设置N-子区。此外，N-子区内不需要用于施加阱势固定电势的导线，也不需要接触孔。结果，图形所占用的面积小于4-端子标准单元内的面积。
图3是用在图1的半导体集成电路器件中采用的间隔单元(或者填充单元)2TS-1的图形的平面图。如图3所示，间隔单元2TS-1中，在单元列SC-1延伸的方向上在单元的上部和下部设置用于电源电压VDD的电源线(金属层)PW2和用于地电势GND的电源线(金属层)PW1。在从电源线PW2之下扩展进入单元的半导体衬底内，形成n-阱区NWELL，反之，在从电源线PW1之下延伸进入单元的半导体衬底内，形成p-阱区PWELL。在阱区NWELL、PWELL内，设置N-子区和P-子区。
电源线PW2、PW1具有支路部分PW2-4、PW2-5、PW1-3、PW1-4，所述支路部分延伸进入单元从而与相应的支路部分相对。这些支路部分PW2-4、PW2-5、PW1-3、PW1-4经过接触孔连接到N-子区NS和P-子区PS。
特别地，间隔单元2TS-1中，电源线PW2经N-子区NS连接到n-阱区NWELL，且电源线PW1经P-子区PS连接到p-阱区PWELL。间隔单元2TS-1的电源线PW2相同地连接到邻近的标准单元4T-12、4T-13的电源线PW2。间隔单元2TS-1的电源线PW1相同地连接到邻近的标准单元4T-12、4T-13的电源线PW1。此外，间隔单元2TS-1的n-阱区NWELL相同地连接到标准单元4T-12、4T-13的n-阱区。间隔单元2TS-1的p-阱区PWELL相同地连接到邻近的标准单元4T-12、4T-13的p-阱区。间隔单元2TS-1向邻近的标准单元4T-12、4T-13(也向4T-11)提供阱势稳定偏压。
如上所述，第一实施例中，方便起见采用术语间隔单元或者填充单元。它们和通常的间隔单元或者填充单元不同，区别在于它们具有向4-端子标准单元施加阱势稳定偏压的功能。
尽管图3所示的间隔单元或者填充单元没有配置半导体元件，例如MOS晶体管，但是其是可以配置半导体元件的，比如虚拟MOS晶体管，不组成逻辑电路。
图4是有助于说明形成图1的半导体集成电路器件的设计方法的流程图。
首先，从库中读取4-端子标准单元并通过自动配置布线形成电路(步骤1)。
接下来，在所形成的电路中搜索每一单元列以找出空区域(步骤2)。
然后，在搜索的每一单元列内的空区域中设置间隔或填充(步骤3)。步骤3中，利用间隔单元或者填充单元稳定单元列内2-端子标准单元的阱势。
采用如上所述配置的半导体集成电路器件及其设计方法，能够不必形成在组成电路的主要标准单元内的P-子区和N-子区、用于向这些区施加阱势固定电势的互连、触点等，而从空区域内设置的间隔或填充来施加阱势稳定偏压。如上所述，几乎没有可能由于在具有较低电源电压的半导体集成电路器件中的闭锁而发生故障。衬底电势只需防止受随机波动影响，这就使得在空区域内配置的间隔单元或者填充单元有效固定了阱区内的电势。
因此，可以抑止衬底电压的波动。配置间隔单元或者填充单元，使其嵌入在单元列中随意形成的空区域内，并将P-子区和N-子区设置在单元内部，而不是在单元列之间的边界上，这就避免了图形占用面积的增加。此外，不必在相邻单元列之间的边界上配置N-子区和P-子区。因此，不必形成用于子区的互连并试图和它们相连。因此，可将单元列的宽度制造得更窄，从而能够减少图形占用面积。
当然，不必减少标准单元内所形成的半导体元件，这就避免了驱动能力下降。
因此，在具有较低电源供给电压的半导体集成电路器件中，有可能有效稳定阱势，同时抑止图形占用面积的增加和在其内部形成的半导体元件的驱动能力的下降。
图2和3中，利用在半导体衬底中形成了n-阱区和p-阱区以及在每一阱区内形成p-沟道MOS晶体管、n-沟道MOS晶体管、N-子区和P-子区的情况进行了说明。然而，本发明也可以应用到其中在p-型半导体衬底中形成n-阱区，在半导体衬底内形成n-沟道MOS晶体管和P-子区以及在n-阱区中形成p-沟道MOS晶体管和N-子区的配置中。
[第二实施例]
图5是有助于说明根据本发明的第二实施例的半导体集成电路器件的设计方法的流程图。该第二实施例通过用2-端子单元代替了一部分由4-端子单元组成的电路使得电路的工作定时最优化，并且产生了和第一实施例同样的效果。
首先，从库中读取4-端子标准单元并通过自动配置布线临时电路(采用临时配置)仅仅由4-端子标准单元构成(步骤1)。
接下来，测量所形成的临时电路的工作定时(步骤2)。
随后，判断所测量的工作定时(步骤3)。
之后，基于所判断的工作定时计算定时调节的最优值(步骤4)。
然后，基于所算出的定时调节的最优值，从库中读取2-端子标准单元。通过用2-端子标准单元选择性替换多个单元列中的4-端子标准单元进行定时调整(步骤5)。
随后，通过再次实施自动配置布线形成电路(步骤6)。
接下来，在所形成的电路中搜索每一单元列以找出空区域(步骤7)。
然后，在每一单元列内的空区域中设置间隔单元或者填充单元。
(步骤8)
在第二实施例的设计方法中，利用2-端子标准单元和间隔单元或填充单元向单元列中的4-端子标准单元提供阱势固定电势。
2-端子单元内，因为设计准则可将晶体管尺寸限制为较小值。然而，在分析了第二实施例中的工作定时之后，允许低速工作的4-端子单元被定位且随后被其中MOS晶体管具有更小(或相同)尺寸的2-端子单元取代，这就使其有可能并不削弱芯片性能(速度和面积)而固定阱势。
上述设计方法不仅仅产生了和第一以及第二实施例效果相同的效果，还能够固定阱势而同时最优化电路的工作定时。
当如上所述采用2-端子单元时，2-端子单元能够将阱势固定电势施加给4-端子单元，但是如果优先进行定时调节的话就不能够一直施加足够的电势。为了解决这个问题，不仅采用2-端子单元还采用间隔单元(或者填充单元)用于固定阱势，这就使得阱势更稳定地固定。
[应用]
接下来，将说明作为根据第一和第二实施例的半导体集成电路器件及其设计方法的应用的绘图装置。
图6是图像绘制处理器系统LSI的框图。该图像绘制处理器系统LSI 10包括主机处理器20、I/O处理器30、主存储器40以及图形处理器50。主机处理器20和图形处理器50通过处理器总线BUS以它们能够彼此通信的方式彼此连接。
主机处理器20包括主处理器21、I/O部分22到24以及多个信号处理部分(DSP：数字信号处理器)25。这些电路模块经过本地网络LN1以彼此能够进行通信的方式彼此连接。主处理器21控制主机处理器20内的每一电路模块。I/O部分22经I/O处理器30和主机处理器20外部交换数据。I/O部分23和主存储器40交换数据。I/O部分24经处理器总线BUS和图形处理器50交换数据。信号处理部分25处理基于主存储器40或者外部读出的数据的信号。
例如，I/O处理器30将主机处理器20连接到通用总线，外围装置，也包括HDD和DVD驱动(数字通用光碟)，或者网络。此时，外围装置可以被安装在LSI 10上或者在LSI 10外部。
主存储器40保存主机处理器20工作所必需的程序。例如，从HDD(未示出)等读出程序并将其存储在主存储器40中。
图形处理器50包括控制器51、I/O部分52、53以及计算部分54。控制器51和主机处理器20进行通信并控制计算部分54。I/O部分52对经过处理器总线BUS从主机处理器20输入和输出进行管理。I/O部分53对从不同的通用总线包括PCI、视频和音频设备以及外部存储器等在内输入和输出进行管理。计算部分54执行图形处理计算。
计算部分54包括光栅器(rasterizer)55和多个信号处理部分56-0到56-31。尽管信号处理部分56的数量是32个，但是这只是举例而非限定性的，它也可以是8、16或者64个。
将参考图7说明在图6的电路中的图形处理器50的具体配置。计算部分54包括光栅器55和32个信号处理部分56-0到56-31。光栅器55根据所输入的图形信息生成象素。象素是在绘制特定图形时所运用的最小单元区域。图形用一组象素表示。由图形的形状(图形所占用的位置)决定所生成的象素。也就是，当绘制某一位置时，生成相应于该位置的象素。当绘制另一位置时，生成相应于另一位置的象素。信号处理部分56-0到56-31分别包括象素处理部分PPU0到PPU31以及本地存储器LM0到LM31。一一对应地配置本地存储器LM0到LM31用于象素处理部分PPU0到PPU31。
每一象素处理部分PPU0到PPU31具有四个显像管道(realize pipe)RP。四个显像管道RP构成一个PR簇PRC(显像管道簇)。每一PR簇PRC执行SIMD(单指令多数据)运行，从而同时处理四个象素。相应于各自的图形位置的象素被分配给象素处理部分PPU0到PPU31。根据图形占用的位置，相应的象素处理部分PPU0到PPU31对象素进行处理。
本地存储器LM0到LM31分别存储由象素处理部分PPU0到PPU31生成的象素数据。本地存储器LM0到LM31整体构成了显像存储器。例如，显像存储器包括DRAM。在DRAM中，具有特定数据宽度的单个存储面积和本地存储器LM0到LM31相对应。
在如上所述配置的图像绘制处理器系统LSI中，当将根据第一或者第二实施例的半导体集成电路器件的设计方法应用到模拟电路、SRAM、以及逻辑电路，包括存储器比如主存储器21、控制器51或者光栅器55中时，能够减少这些电路部分的图形占用面积，这实现了更高规模地集成。
如上所述，根据第一和第二实施例，取代了将阱势固定电势施加给所有的标准单元(或每一标准单元)，通过在配置了标准单元之后利用间隔单元或者填充单元填充间隔(间隙)来固定阱势。因此，能够减少标准单元的面积或者可将标准单元内的晶体管尺寸制造得较大，从而并不使得衬底电势变化到削弱晶体管性能的这样的范围内地来增强驱动能力。结果，能够实现半导体集成电路器件的更高规模集成或更高性能。
仅仅在间隔单元或者填充单元内形成稳定有源区(P-子区和N-子区)的阱势，这就使图形占用面积被最小化。此外，在采用4-端子单元设计的电路中选择性采用2-端子单元，这会使得工作定时被最优化。
由图形占用面积或者工作定时哪一个是在设计中优先给出的来决定设计结果。发明人已经通过仿真进行过检验，当给定减少图形占用面积为最优先时，能够期望减少相关电路部分面积的大约10％。
如上所述，实现了具有较低电源供给电压的半导体集成电路器件及其设计方法，其能够有效稳定阱势，同时抑止图形占用面积的增加和内部形成的半导体元件的驱动能力的下降。
本领域的那些技术人员将很容易想到其它的有益效果和变形。因此，在较宽范围内的本发明并没有被限定在这里所示出并描述的特定细节和典型实施例中。因此，不脱离由附加的权利要求书和它们的等效描述所限定的一般性的发明定义的精神和范围，可以做出多种变形。
Claims (6)
1、一种半导体集成电路器件，包括：
通过沿第二方向配置单元列形成的电路部分，每一个单元列具有沿第一方向配置的标准单元，第一方向与第二方向相交，所述单元列包括：
4-端子标准单元，每一个4-端子标准单元具有被施加电源电压和地电势的第一和第二端子、被施加阱势固定电势的第三和第四端子、以及被第一和第二端子施加电源且被第三和第四端子施加反向栅极偏压的晶体管电路，
2-端子标准单元，其根据所述电路部分的工作定时选择性地替换所述4-端子标准单元中的多个4-端子标准单元，以及
间隔单元或填充单元，所述间隔单元或填充单元中的每一个具有配置在彼此相对的两侧并沿第一方向延伸的第一和第二电源线、在第一电源线之下的半导体衬底内形成的第一导电类型的第一阱区、在第二电源线之下的半导体衬底内形成的第二导电类型的第二阱区、在第一阱区内形成的第一导电类型的第一子区、以及在第二阱区内形成的第二导电类型的第二子区，并且不包括逻辑电路，
其中，所述2-端子标准单元和所述间隔单元或填充单元被用于将阱势固定电势分别供给到4-端子标准单元的第三和第四端子。
2、如权利要求1所述的半导体集成电路器件，其中第一电源线具有连接到第一子区且沿第二方向形成的第一支路部分，第二电源线具有连接到第二子区且沿第二方向形成的第二支路部分，并且第一和第二支路部分延伸成彼此相对。
3、如权利要求2所述的半导体集成电路器件，
其中，每一个4-端子标准单元具有配置在彼此相对的两侧并沿第一方向延伸、起到第一和第二端子作用的第三和第四电源线、在第三电源线下面的半导体衬底内形成的第一导电类型的第三阱区、以及在第四电源线下面的半导体衬底内形成的第二导电类型的第四阱区，
其中，单元列中所述间隔单元或填充单元和所述4-端子标准单元内的第一和第三电源线公共连接，单元列中所述间隔单元或填充单元和所述4-端子标准单元内的第二和第四电源线公共连接，单元列中所述间隔单元或填充单元和所述4-端子标准单元内的第一和第三阱区公共连接，单元列中所述间隔单元或填充单元和所述4-端子标准单元内的第二和第四阱区公共连接，将施加给所述间隔单元或填充单元中的第一子区的第一电源线的电势施加给所述4-端子标准单元内的第三阱区，以固定阱势，以及将施加给所述间隔单元或填充单元中的第二子区的第二电源线的电势施加给所述4-端子标准单元内的第四阱区，以固定阱势。
4、如权利要求3所述的半导体集成电路器件，其中单元列内的所述间隔单元或填充单元和所述4-端子标准单元共享第一和第三电源线以及第二和第四电源线。
5、如权利要求4所述的半导体集成电路器件，其中邻近的单元列共享第一和第三电源线，或第二和第四电源线。
6、一种设计半导体集成电路器件的方法，包括：
从库中读取4-端子标准单元并通过自动配置布线形成临时电路；
测量所形成的临时电路的工作定时；
判断所测量的工作定时；
基于所判断的工作定时计算定时调节的最优值；
基于所算出的定时调节的最优值从库中读取2-端子标准单元，并通过用2-端子标准单元选择性替换配置在多个单元列中的4-端子标准单元进行定时调节；
通过重新进行自动配置布线形成电路；
在所形成的电路中搜索每一单元列以找出空区域；以及
在搜索的单元列内的空区域中设置间隔单元或者填充单元，通过利用2-端子标准单元和利用间隔单元或填充单元固定单元列内配置的4-端子标准单元的阱势。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004366438 | 2004-12-17 | ||
| JP2004366438A JP4357409B2 (ja) | 2004-12-17 | 2004-12-17 | 半導体集積回路装置及びその設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1838411A CN1838411A (zh) | 2006-09-27 |
| CN100555631C true CN100555631C (zh) | 2009-10-28 |
Family
ID=36594562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2005101216447A Expired - Fee Related CN100555631C (zh) | 2004-12-17 | 2005-12-16 | 半导体集成电路器件及固定其阱势的设计方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7368767B2 (zh) |
| JP (1) | JP4357409B2 (zh) |
| CN (1) | CN100555631C (zh) |
| TW (1) | TWI301301B (zh) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004221231A (ja) * | 2003-01-14 | 2004-08-05 | Nec Electronics Corp | レイアウトパターン生成のための装置と方法、及びそれを用いた半導体装置の製造方法 |
| JP2009289917A (ja) | 2008-05-28 | 2009-12-10 | Toshiba Microelectronics Corp | 半導体装置 |
| JP2007103607A (ja) * | 2005-10-03 | 2007-04-19 | Matsushita Electric Ind Co Ltd | スタンダードセル、半導体集積回路、半導体集積回路の設計方法、半導体集積回路の設計装置、及びスタンダードセルライブラリ |
| JP2007141971A (ja) * | 2005-11-15 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路の設計方法 |
| US8247846B2 (en) | 2006-03-09 | 2012-08-21 | Tela Innovations, Inc. | Oversized contacts and vias in semiconductor chip defined by linearly constrained topology |
| US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
| US8839175B2 (en) | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
| US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
| US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
| US9009641B2 (en) | 2006-03-09 | 2015-04-14 | Tela Innovations, Inc. | Circuits with linear finfet structures |
| US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
| US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
| US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
| US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
| US7917879B2 (en) | 2007-08-02 | 2011-03-29 | Tela Innovations, Inc. | Semiconductor device with dynamic array section |
| US8245180B2 (en) | 2006-03-09 | 2012-08-14 | Tela Innovations, Inc. | Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same |
| US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
| US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
| US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
| US7888706B2 (en) * | 2006-05-31 | 2011-02-15 | Infineon Technologies Ag | High-efficiency filler cell with switchable, integrated buffer capacitance for high frequency applications |
| WO2008087756A1 (ja) * | 2007-01-16 | 2008-07-24 | Panasonic Corporation | 集積回路装置、集積回路装置の動作制御方法、及び集積回路装置の製造方法 |
| US8286107B2 (en) | 2007-02-20 | 2012-10-09 | Tela Innovations, Inc. | Methods and systems for process compensation technique acceleration |
| US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
| US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
| US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
| US7554133B1 (en) * | 2008-05-13 | 2009-06-30 | Lsi Corporation | Pad current splitting |
| SG192532A1 (en) | 2008-07-16 | 2013-08-30 | Tela Innovations Inc | Methods for cell phasing and placement in dynamic array architecture and implementation of the same |
| US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
| US8566776B2 (en) | 2008-11-13 | 2013-10-22 | Qualcomm Incorporated | Method to automatically add power line in channel between macros |
| KR101532753B1 (ko) | 2009-01-19 | 2015-07-02 | 삼성전자주식회사 | 다이나믹 스탠다드 셀 라이브러리를 포함하는 다이나믹 로직 회로 |
| JP2011049315A (ja) * | 2009-08-26 | 2011-03-10 | Toshiba Corp | 半導体集積回路 |
| US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
| KR101255289B1 (ko) * | 2009-12-31 | 2013-04-15 | 엘지디스플레이 주식회사 | 액정표시장치 |
| US8217464B2 (en) | 2010-08-06 | 2012-07-10 | Altera Corporation | N-well/P-well strap structures |
| US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
| WO2013132841A1 (ja) | 2012-03-08 | 2013-09-12 | パナソニック株式会社 | 半導体集積回路装置 |
| US20140167815A1 (en) * | 2012-12-18 | 2014-06-19 | Broadcom Corporation | Area reconfigurable cells of a standard cell library |
| US8921898B1 (en) * | 2013-06-18 | 2014-12-30 | Globalfoundries Inc. | Device including an array of memory cells and well contact areas, and method for the formation thereof |
| CN104899364B (zh) * | 2015-05-27 | 2018-01-02 | 上海华力微电子有限公司 | 一种用于器件建模的标准单元选择方法 |
| US9865544B2 (en) * | 2015-10-05 | 2018-01-09 | Samsung Electronics Co., Ltd. | Semiconductor device layout having a power rail |
| US9793211B2 (en) * | 2015-10-20 | 2017-10-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Dual power structure with connection pins |
| US9978682B1 (en) * | 2017-04-13 | 2018-05-22 | Qualcomm Incorporated | Complementary metal oxide semiconductor (CMOS) standard cell circuits employing metal lines in a first metal layer used for routing, and related methods |
| US11737253B2 (en) | 2017-06-22 | 2023-08-22 | Intel Corporation | Uniform layouts for SRAM and register file bit cells |
| KR102285790B1 (ko) | 2017-07-04 | 2021-08-04 | 삼성전자 주식회사 | 필러 셀을 포함하는 집적 회로 |
| CN110660792B (zh) * | 2019-09-30 | 2022-03-18 | 上海华力微电子有限公司 | Fdsoi标准单元的填充图形的生成方法以及版图布局方法 |
| US11907627B2 (en) * | 2020-12-15 | 2024-02-20 | Battelle Memorial Institute | Fabricated layout correlation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
| US6380593B1 (en) * | 1998-12-30 | 2002-04-30 | Texas Instruments Incorporated | Automated well-tie and substrate contact insertion methodology |
| CN1469465A (zh) * | 2002-06-18 | 2004-01-21 | ���µ�����ҵ��ʽ���� | 用于多电源的标准单元及其相关技术 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000332118A (ja) | 1999-05-24 | 2000-11-30 | Matsushita Electric Ind Co Ltd | スタンダードセルと半導体集積回路装置とそのレイアウト設計方法 |
| JP3526450B2 (ja) | 2001-10-29 | 2004-05-17 | 株式会社東芝 | 半導体集積回路およびスタンダードセル配置設計方法 |
-
2004
- 2004-12-17 JP JP2004366438A patent/JP4357409B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-24 US US11/087,597 patent/US7368767B2/en not_active Expired - Fee Related
- 2005-12-14 TW TW094144196A patent/TWI301301B/zh not_active IP Right Cessation
- 2005-12-16 CN CNB2005101216447A patent/CN100555631C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764533A (en) * | 1995-08-01 | 1998-06-09 | Sun Microsystems, Inc. | Apparatus and methods for generating cell layouts |
| US6380593B1 (en) * | 1998-12-30 | 2002-04-30 | Texas Instruments Incorporated | Automated well-tie and substrate contact insertion methodology |
| CN1469465A (zh) * | 2002-06-18 | 2004-01-21 | ���µ�����ҵ��ʽ���� | 用于多电源的标准单元及其相关技术 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1838411A (zh) | 2006-09-27 |
| US7368767B2 (en) | 2008-05-06 |
| US20060131609A1 (en) | 2006-06-22 |
| TWI301301B (en) | 2008-09-21 |
| TW200629449A (en) | 2006-08-16 |
| JP4357409B2 (ja) | 2009-11-04 |
| JP2006173478A (ja) | 2006-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100555631C (zh) | 半导体集成电路器件及固定其阱势的设计方法 | |
| US7882476B2 (en) | Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential | |
| CN109314110B (zh) | 用于基于鳍片计数的扩散的标准单元架构 | |
| JP6309608B2 (ja) | 集積回路の異なる階層上の、読取／書込ポートおよびアクセスロジックを有する３ｄメモリセル | |
| TWI538095B (zh) | 在標準元件中之電源繞線 | |
| US7219324B1 (en) | Various methods and apparatuses to route multiple power rails to a cell | |
| KR900000202B1 (ko) | 반도체 집적회로 및 그 회로 패턴 설계방법 | |
| US7786513B2 (en) | Semiconductor integrated circuit device and power source wiring method therefor | |
| JP2007142282A (ja) | 集積回路のレイアウト方法及びコンピュータプログラム | |
| JP2003218682A (ja) | 半導体集積回路装置 | |
| US6321371B1 (en) | Insertion of spare logic gates into the unused spaces between individual gates in standard cell artwork | |
| KR20170031629A (ko) | 반도체 장치 | |
| US11003829B2 (en) | Antenna protection cell | |
| US7178122B2 (en) | Semiconductor integrated circuit, method of designing semiconductor integrated circuit, and device for designing the same | |
| US7412679B2 (en) | Semiconductor integrated circuit and semiconductor integrated circuit manufacturing method | |
| JP2009302258A (ja) | 半導体集積回路 | |
| US20240032270A1 (en) | Cross fet sram cell layout | |
| JP2006141073A (ja) | 半導体集積回路 | |
| US20170069660A1 (en) | Cell structure in intergrated circuits for eco at upper metal layer and method for forming spare cell structure | |
| JP2014103254A (ja) | 半導体装置およびその製造方法 | |
| JP3996735B2 (ja) | 半導体装置 | |
| US7187573B2 (en) | Memory circuit and method of generating the same | |
| CN113053881A (zh) | 集成电路芯片、半导体结构及其制造方法 | |
| US8354696B2 (en) | Semiconductor device and layout design apparatus of semiconductor device | |
| CN102136479A (zh) | Sram单元 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20091028 Termination date: 20151216 |
|
| EXPY | Termination of patent right or utility model |