TWI301301B - Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential - Google Patents

Semiconductor integrated circuit device formed by automatic layout wiring by use of standard cells and design method of fixing its well potential Download PDF

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TWI301301B
TWI301301B TW094144196A TW94144196A TWI301301B TW I301301 B TWI301301 B TW I301301B TW 094144196 A TW094144196 A TW 094144196A TW 94144196 A TW94144196 A TW 94144196A TW I301301 B TWI301301 B TW I301301B
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Koichi Kinoshita
Yasuhito Itaka
Takeshi Sugahara
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Toshiba Kk
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Description

1301301 18884pif 九、發明說明： 本申請案基於且主張於2004年12月17號申請之曰本 專利申请案弟2004-366438號的優先權，該專利申請案所 揭露之内容系完整結合於本說明書中。 【發明所屬之技術領域】 本發明係關於一種半導體積體電路（integmted circui〇 凡件及其設計方法，且更特定言之，係關於一種用以修復 鲁 使用；^準单元以自動佈局繞線形成之一半導體積體電路元 件中之井電位的技術。 【先前技術】 已知形成於一諸如1C或LSI之半導體積體電路元件中 • 之電晶體的11件特徵受到井電位中之波動的影響。為了避 " 免此影響並穩定電晶體之器件特徵，有必要穩定（修復） 該井電位。 在使用標準單7〇以自動佈局繞線形成的半導體積體電 路兀件中，標準單7〇之每-者具備一電源電壓端子以及一 • 祕電位端子。為修復井電位，被稱為P子區域以及N子 區域的活性區域分卿成於p井區域以及n井區域中。P 井區域經由P子區域連接至接地電位端子，藉此此將p井 區域修復至接地電位GND。n井區域經由N子區域連接至 電源电壓知子，藉此將n井區域修復至電源電壓VDD。 纟“準單元中u於電源電壓VDD的互連以及 -用於接輯位GND紅連提供至在單元·方向上相 互面對的兩侧。在此等互連下之半導體基板中，形成p井 1301301 18884pif 區或以及n井區域。在此等井區域中，形成包含電晶體之 半導體器件以便組態各種電路。在Ρ井區域以及η井區域 中，形成井電位修復Ρ子區域以及Ν子區域。用於電源電 _互連經由一接觸孔電連接至Ν子區域且用於接地電位 的互連經由一接觸孔電連接至ρ子區域，藉此修復井電位。 *為，極利用-MOS電晶體的基板偏遷效應，可使用 一標準單元，其具有用於電源電壓、接地電位、Ρ子區域 以及Ν子區域之四個端子（例如，日本專利申請案κ〇κα工 公開案第2000-332118號中所提到的）。4端子標準單元經 由獨立線路施加電源電壓VDD、接地電位gnd、用以= 復η井電位的電位VBN以及用以修復p井電位的電^ VBP。在4端子鮮單元巾，將—驗施加㈣修復 電位之電位VBP的線路以及—用於施加用⑽如井電位 之電位侧的祕提健在單元㈣方向上面對的兩 側。在此等線路下之半導體基板中，形成N子區域以及ρ 子區域。用以修復ρ絲域巾之f位的線路經由 至P子區域且用以修復n井區域中之電位的線路經 由-接觸孔電連接至N子區域。在該等線路内，排列 於電源電壓VDD虹相及—胳躺紐gnd的互 連。N井區域以及ρ井區域形成於互連之 中。在N井區域以及p井區域中，=== 體器件以便組態各種電路。 ^日篮之牛^ =，使用以上組態，用以修復井電位的p子區域以 及N子區域以及其互連導致單元面積的增加。為防止單元 1301301 18884pif =積增加，必須減小形成於單元中之包含電晶體之半導體 件的尺寸，從而導致驅動能力的下降。特別當根據設計 規則以最小線寬形成子區域以及其互連時，限制了用於形 成於井區域中之M0S電晶體的最小距離等等或降低了步; 驟、k佈丨生此。從此等觀點來看，單元面積增加或電晶體的 尺寸必須減小。此外，與密集排列之子區域的接觸 2之製程。若具有許多此等圖案，則此導致製造良率的降 隨著半導體频電路元件的小魏，電源輕將 更低且因此基板電流將變得更小。因此，在具有一較 導體積體電路元件中，存在如下可能性:可, 2化I㈣於早兀面積之增加或電日日日體 ^之下降來有效修復井電位。此是因 = ===?，流流過。_n接面所需：i 降丄 壓為約1 V時，藉由盥汲人&Μ吊修设，故當電源電 閉鎖而發生崩潰的可能性。 《乎不存在歸因於 當然，當基板電位隨意波動時， 驅動能力根據電位之波動而波動，曰曰，以及漏電流的 措施，必須修復井電位。 匕，為了對波動採取 【發明内容】 根據本發明之一態樣，蔣彳址. 樣h供一種半導體積體電路元 I3〇13〇lpif
件，其包括一藉由排列單元行而形成的電路部分，每一單 元行具有在第一方向上、在與該第一方向交叉之第二方向 上排列的標準單元，該等單元行包含第一標準單元以及第 二標準單元，該等第一標準單元中之每一者具有··一第一 以及一第二端子，電源電壓以及接地電位經施加至該第一 以及該第二端子；一第三以及一第四端子，井電位修復電 位經施加至該第三以及該第四端子；以及一電晶體電路， 第一以及第二端子供應電源且第三以及第四端子施加一後 閘極偏壓至該電晶體電路，該等第二標準單元填補單元行 中的空區域並施加井電位修復電位至第一標準單元的第三 以及第四端子。 根據本發明之另一態樣，提供一種設計半導體積體電 路元件的方法，包括：自一庫讀取一標準單元並以自動佈 局繞線形成一電路；在形成之電路中之每—單元行中搜尋 一空區域；以及置放一隔離單元或一填補單元於被搜尋之 單元行中的空區域巾鋪由使__單元或該填補單元 修设單元行中之標準單元的井電位。 根據本發明之進一步態樣，提供一種設 電路元件的絲，包括：自-庫讀取—4端子標 以自動佈局繞線形成-臨時電路；量測形成之臨的 判斷量測之運作時序；基於騎之 來
^騎序調整的最佳值；基於計算之時序調整的最佳= 庫項取-2端子鮮單元並科選擇性地以2端子自n 兀替代排列於多個單元行中的4端子標準單S 1301301 18884pif 调整；藉由再執行自動佈局繞線形成一 路中之每一單元行中搜尋—空區域；以及U形巧電 或-填補單^於被搜尋之單從中的空區域 子標準單元以及該隔離單元或該填補單 b列於早7G仃中之4端子標準單元的井電位。 少 【實施方式】 第一實施例 ^ 1為-展示-圖案組態以幫助解釋根據本 之：半導體積體電路元件的平面圖。_由 使叫準早威自動佈局繞線所形成之半導體積體電 之電路圖案的—部分來展示—佈局影像實例。 相鄰單元行SC-2、SC-3 互連（電源線）， ^ pw〇 a /、用一互連（電源線）PW2。電 〈i )接地電位GND。電源線pwi、pw2中之每 邱八伸至單元中用以面對另—電源線之相應分枝 料分。鱗分㈣分經由接麻連接至形成於 =:::母一者中的半導體器件’諸如一體之 仙2在t Γ單元行SC]中，排列了 4端子單元削、 在單亓r以及2端子隔離單元（或填補單元）2TS-1。 區域中」特別地在單元4T_12與仙3之間）之一空 中从隔離單元2TS]。隔離單元2TS]將單元行 1301301 18884pif sc-1中之單元4T_U、單元4TM2以及單元4ΊΜ3的p井 區域以及η井區域相互連接。經由p子區域以及N子區域 (活性區域）將隔離單元2TS-；!的卩井區域以及n井區域 修復至接地電位GND以及電源電壓VDD。結果，隔離單 元2TS-1供應一井電位修復偏壓至既無一 p子區域亦無一 N子區域之單元4Τ-η、單元4TM2以及單元4T_13的p井 區域以及η井區域，藉此修復此等1)井區域以及n井區域 修 至接地電位GND以及電源電壓。 在第二級單元行SC-2中，排列了 4端子單元4T_21、 4Τΐ2、41"23、4Τ·24、4Τ·25 以及一 2 端子隔離單元 2TS-2。 •在單元4Τ_21與單元4Τ_22之間-空區域中提供隔離單元 • tTS_2。隔離單元2丁S_2將單元行SC-2中之單元4Τ-21、 "單元4Τ_22、單元4Τ_23、單元4Τ_24以及4Τ-25的ρ井區 域以及η井區域相互連接。隔離單元2TS_2供應一電位ς 復偏壓至4端子單元4τ^、4Τ-22、4Τ-23、4τ_24以及， 的P井區域以及η井區域。 鲁在第二級單元行sc_3中，排列了 4端子單元4 4Tf、4 _33以及2端子隔離單元2TS_3。在鄰近單元4t_33 之域中提供隔離單元2TS·3。隔離單元2TS-3將單 το订SC-3中之單元4T_31、單- 早 P井區域以及n井㈣相石、ΓΓ 早疋4T_33的 井域相互連接。提供於單^之間之Μ 二、隔離單元2TS_3供應_電位 ^ 4T·3、4T_32以及㈣的p輕域以及子早疋 端子標準單元仙至4Τ-13、4Τ_21至灯_25意31
1301301 18884pif 至4T-33中之每—者具有_用於電源電壓的第 用於接地V) GND的第二端子、—用以修復η 之電位的第三端子以及—用以修復ρ井區域之電位 的弟四端子。形成於單材之每—M〇s電晶體的源極或 =選擇，連接；第-以及第二端子且其後閘極選擇性 、妾至第二以及第四端子。4端子標準單元是用以利用 M〇s電晶體的基板偏壓效應。 抑一另一方面，在以自動佈局繞線排列邏輯單元（或標準 f凡）的狀況下’當-空區域因為互連而顯現時，將隔離 =1或填補單元）2TS]、2TS-2、2TS_3嵌入該間隔中。 隔離單7G之每一者具有一用於電源電壓VDD的第一端子 =及厂用於接地電位（0 V) GND的第二端子。任意地在 單元行SCM、SC-2、SC-3中之空區域中提供隔離單元。 圖2為一用於圖1之半導體積體電路元件中之4端子 標準單元之一圖案的平面圖。一 CM〇SNAND閘極4T_U 用作一實例。在標準單元4T-11中，在單元行scq延伸之 方向上於單元之上面以及下面提供用於電源電壓VDD之 電源線（金屬層）PW2以及用於接地電位GND之電源線 (金屬層）PW1。在電源線PW2之下的半導體基板中，形 成一 η井區域NWELL·，而在電源線PW1之下的半導體基 板中’形成一 ρ井區域PWELL。在η井區域NWELL中， 形成一 ρ通道MOS電晶體的源極-汲極區域pSD。在ρ井 區域PWELL中，形成一 η通道MOS電晶體的源極_汲極 區域NSD。 11 1301301 18884pif 電源線PW2、PW1具有延伸至單元中以便面 PWtf的分枝部分则、PW2_2、贈2-3、PWJ: PW11 此等分枝部分 Ρ·1、PW2_2、PW2_3、PWM、 器由接觸孔連接至形成於單元之每―者中的半導體 同的方^ M〇S電晶體的源極或汲極。在與分枝部分相 U的方向中排列此等MOS電晶體的閘極G1至〇4。 4端子標準單元之賴域pWELL、nwell既無—p ，域亦無-N子區域且未連接至井電位修復線。即、，其 ，單元中既未連接至㈣VDD亦树接至接地電& ND。在4端子標準單元中，由於井區域1^^：1^、1>^£1^ 本身用以與鄰近單元之井區域連接，故不需要在單元行之 間之邊界處提供一 N子區域。此外，在N子區域中既不需 要用以施加井電位修復電位的線路亦不需要接觸孔。結 果，該圖案佔有面積小於一正常4端子標準單元中的圖案 佔有面積。 … 圖3為用於圖1之半導體積體電路元件中之隔離單元 (或填補單元）2TS-1之一圖案的平面圖。如圖3中所示， 在隔離單元2 TS-1中，在單元行SC_i延伸之方向上於單 元之上面以及下面提供用於電源電壓VDD之電源線（金 屬層）PW2以及用於接地電位GND之電源線（金屬層） PW1。在自電源線PW2之下擴展至單元中的半導體基板 中，形成一 η井區域NWELL，而在自電源線PW1之下擴 展至單元中的半導體基板中，形成一 ρ井區域pWELL。 在井區域NWELL、PWELL中，提供一 Ν子區域以及ρ 12 1301301 18884pif 子區域。 電源線PW2、PW1具有延伸至單元中以便面對相應分 枝部分的分枝部分PW2-4、PW2-5、PW1-3、PW1-4。^等 分枝部分PW2-4、PW2-5、PW1-3、PW1-4經由接觸孔連 接至N子區域NS以及P子區域ps。 具體否之’在隔離單元2TS-1中，電源線pW2經由N 子區域NS連接至n井區域NWELL且電源線pwi經由p 子區域PS連接至p井區域pwELL。隔離單元之電 源線PW2同等地連接至鄰近標準單元4T-12、4T-13之電 源線PW2。隔離單元2TS4之電源線pwi同等地連接至 鄰近標準單元4T_12、4T-13之電源線PW1。此外，隔離單 元2TS-1之η井區域NWELL同等地連接至標準單元 4T-12、4T-13之n井區域。隔離單元2TS]之p井區域 PWELL同等地連接至鄰近標準單元4Τ]2、4丁_13之p井 區域。隔離單元2TS-1供應一井電位修復偏壓至鄰近標 單元 4T-12、4T-13 (亦至 4T_11 )。 =上所述，在第一實施例中，為方便起見已使用術語 隔離單元或填補單元。因為該等隔離單元或該等填補單元 具有施加井電位修復偏壓至一 4端子標準單元的功能，所 以其不同於一般之隔離單元或填補單元。 儘管圖3中所展示的隔離單元或填補單元不具備—諸 如MOS電晶體的半導體器件，但是其可具備一諸如不構 成一邏輯電路之虛設MOS電晶體的半導體元件。 圖4為幫助解釋形成圖丨中半導體積體電路元件之設 13 1301301 1 ^884pif 計方法的流程圖。 繞 線形Z電端子標準單元並以自動佈局 區域^驟ί)形成之電路中之單元行的每—者中搜尋-空 隔離每::之空區域中提供- 離單元或該填補單元佟復^^ 乂驟3中’使用該隔 電位。㈣早⑽復早騎中之2端子標準單元的井 =用如上所述加以組態之半導體積體電路元件及其設 此垂/可自提供於空區域中之隔離單元或填補單元;^力 井電位修復偏壓而盔需$ # 、 方乜加 p子區域以及N子區==之主標準單元中的 區域之Μ、^井電絲復電位於此等 、、…、.接觸及其它。如上所述，在具有較低之電 發導Ϊ積體電路元件中幾乎不存在歸因於閉鎖而 ▲二:巴生。僅必須防止基板電位任意波動，此使 i中域中之隔離單元或填補單元能夠充分修復井區 被接=Γ抑職板電位之波動。隔料元或填補單元 以任意形胁單元行巾㈣區域巾並允許一 提供於—單元之㈣而非在單元 二此防止了圖案佔有面積的增加。此外， 近單元行之間之邊界處提供-N子區域以及-子區域。因此，；^要形成祕子區_互連且不需要 1301301 18884pif 度更窄並可因 與該專子區域接觸。因此，可使單元行之寬 此減小圖案佔有面積。 當然，不需要減小形成於一標準單元中之半導體哭 的尺寸，此防止驅動能力的下降。 _的 因此，在具有較低之電源電壓的半導體積體電路元件 中，可能有效修復井電位，同時抑_案佔有面積的 以及形成於内部之半導體器件之驅動能力的下降。g
在圖2以及圖3中，已使用如下狀況給出解釋：已在 半導體基板巾形成η井區域以及p賴域並已在每一井區 ，中形成p通道MOS電晶體、n通道M〇s電晶體、N子 區域以及P子區域。然而，可將本發明應用於如下組態： 在- P型半導體基板巾形成-n井區域、在該半導體基板 中形成- η通道MOS電晶體以及-p子區域並在該=井 區域中形成一 ρ通道M0S電晶體以及一 N子區域。 第二實施例 圖5為幫助解釋設計根據本發明之第二實施例之半導 ^體電路元件之方法的流糊。第二實施娜由以2端 早兀替代由4端子單元組成之電路的一部分而最佳化電 路的運作時序並產生與第一實施例相同的效應。 一 η 犀頃取一 ^觸丁悌平皁元並以自動佈局繞 線，由4端子標準單元組成（僅使用4端子標準單元臨時 組態）一臨時電路（步驟1)。 接著，量測形成之臨時電路的運作時序（步驟2)。 其後，判斷量測之運作時序（步驟3)。
15 I3〇13〇lpif 驟4 ) 接著’基於觸之運作時序計算—時序調整 最佳值（步 子標:Ϊ元基值，自庫讀取-2端 元行:彳r;;:r元來進行= 接ί ΐΛ 動佈局繞線形成一電路（步驟6)。
將i離單Α或—填補單元置放於每—單元行 中的一空區域中。（步驟8)。 她口.在貫施例之設計方法中，2端子標準單元以及隔 * 喊早兀或填鮮元用峨應_井躲修復餘至單元行中 的4端子標準單元。
在一2端子單元中，因為設計規則，電晶體尺寸可限 制於:較小值。然而，在如第二實施例中分析運作時序之 後’定位且接著以具有較小（或相等）尺寸之M〇s電晶 體的2端子單元替代被允許在低速下運作的4端子單元， 此使修復井電位而不減少晶片效能（速度以及面積）成為 可能。 以上設計方法不僅產生與第一以及第二實施例之效應 相同的效應而且可修復井電位，同時最佳化電路的運作時 序。 當如上述使用2端子單元時，2端子單元可施加井電 位修復電位至4端子單元，但若優先考慮時序調整則其並 16 1301301 18884pif 非總能夠施加一足夠電位。為避免此問題，不僅2端子單 元而且隔離單元（或填補單元）被用以修復井電位，此使 井電位能夠被更穩定地修復。 接著，一繪圖裝置將被解釋為根據第一以及第二實施 例之半導體積體電路元件及其設計方法的應用。、 圖6為一影像繪圖處理器系統LSI的方塊圖。影 圖處理系統LSI 10包含一主機處理器2〇、一 1/〇處理器 3〇、-主記憶體4〇以及一圖形處理器％。主 與圖形處理器50以-相互連通之方式藉由 ^) 排BUS彼此連接。 哎進机 主機處理器20包含一主處理器21、1/〇部分 =多個訊號處理部分（DSP :數位訊號處理器）乃。此 U路塊以-相互連通之方式經由—區域網路Μι彼此 連接。主處理1 2丨洲域處理_ 2 30與域處二 =1/0部分23與主記憶體4G交換資料⑽ =刀岭理H匯料Bus朗形處職5 枓。矾號處理部分25基於自主圮情舻 又換貝 資料處理訊號。 4體40或自外部讀取的 I/O處理器30將主機處理器2 用匯流排、包括HDD以及DVD (數= 之周邊元件或一網路。此c)驅動 上或LSI10之外。 了將周“件女農於LSI10 主記憶體40保存-為主機處理器2〇運作所需的程 I3〇13〇i lS884pif 式。該程式讀自（例如）HDD (未圖示）等等並儲存於主 記憶體40中。 ' 圖形處理器50包含一控制器51 ; 1/〇部分52、幻； 以及一計算部分54。控制器51與主機處理器2〇連通並护 制計算部分54。！/G部分52監控經域理_流排bu； 至主機處理器20的輸入以及輸出以及來自主機處理器2〇 的輸入以及輸出。I/O部分53監控至各種通隨流排^輸 ^以及輸出以及來自各種通用匯流排的輸人以及輸出，該 等通用匯流排包含ρα、魏以及音訊設備以及外部記憶 體專等。計异部分54執行影像處理計算。 a計算部分54包含-光柵化器（rasterizer) 55以及多 =5虎處理部分56-G至56_31。儘管訊號處理部分56的數 量是32」但其是說雜而非限舰的並可為8、16或料。 將參看圖7解釋圖6之電路中之圖形處理器5〇的詳細 組態。計算部分54包括光栅化器55以及32個訊號處理部 =56-0至56_3!。光栅化器55根據輸人之影像資訊產生一 象^。像素是在繪製-特定_巾處理的最小單位區域。 ^組，素表示-_。藉由_之形狀（_佔據之位 )判定產生之像素。即，當繪製某一位置時，產生一對 亥位置的像素。讀製另—位置時，產生對應於該位 白、另像素。讯號處理部分56-0至56-31分別包含像素 分mj〇至PPU31以及區域記憶體LM〇至_厂 L對應之方式提供局部記憶體LM〇至LM31以用於像 素處理部分PPUO至PPU31。 18 1301301 18884pif 像素處理部分PPUO至PPU31中之每一者具有四個實 現管RP。四個實現管（realizepipe) Rp構成—個pR叢集 RPf (實現管叢集）。PR叢集RPC之每一者執行一 SIM= (單指令多資料流）操作，藉此同時處理四個像素。將對 應於圖形之個別位置的像素配置至像素處理部分至 PPU31。相應像素處理部分PPU0至PPU31根據圖形所佔 有的位置處理像素。 區域記憶體LM0至LM31分別儲存由像素處理部分 PPU〇至PPU31產生的像素資料。區域記憶體LM0至LM31 作為-個整體構成-實現記憶體。實現記憶料（例如） - DRAM。在該DRAM巾，具有一特定資料寬度的個別 記憶體區域對應區域記憶體LM0至LM31。 • 在如上所述加以組態之影像繪圖處理器系統£SI中， 當將設計根據第-或第二實施例之半導體積體電路元件的 方法應用於排除記憶體之類比電路、SRAM以及邏輯電路 (諸如主處理器21、控制器51或光柵化器55)時，可減 • *此料路部分的®案佔有_，此實現了較高整合。〆 上所述’根據第-以及第二實施例，替代施加井電 位，復電位至所有標準單元（或該等鮮單元之每一者）， 而藉由使用隔離單元或填補單元用以在排列標元 補間隔（_)來修復井電位。因此，可減小標準單元^ 面積或使—標準單元中之電晶體之尺寸更大以增加驅動能 力’而不允許基板電位變化域少f晶體效能的如此程 度、、σ果可貝現半導體積體電路元件的較高整合或較高 19 1301¾^ 效能。 僅在隔離單元或填補單元中形成井電位修復活性區域 (P子區域以及N子區域），此使圖s佔有面積能夠被最小 化。此外，將2端子單元選擇性地用於使用4端子單元而 口又口十之電路的-部分中，此使運作時序能夠被最佳化。 —結果依在設計中優先考慮圖案佔有面積還是運作速度 而疋。發明者已在模擬中驗證，當最優先考慮減小圖案佔 有面積日^，可期望減小相關電路部分之面積接近。 如上所述，實現了具有較低之電源電壓的半導體積體 電路7G件及其設計綠，該元件以及财法能夠有效修復 井電位，同時抑制圖案佔有面積的增加以及形成於内部之 半導體元件驅動能力的下降。 熟習此項技術者將易瞭解額外之優勢及修改。因此， 本，明在其廣泛態樣中並非限於本文所展示及所述之特定 =即及代表性實施例。因此，在不脫離如由隨附申請專利 辄圍及其均等物所定義之一般發明概念之精神或範疇的情 況下，可作出各種修改。 【圖式簡單說明】 圖1為展示一圖案組態以幫助解釋根據本發明之第— 實施例之半導體積體電路元件的平面圖。 、抑圖2為用於圖1之半導體積體電路元件中之4端子標 準單元之一圖案的平面圖。 、圖3為用於圖1之半導體積體電路元件中之隔離單元 或填補單元之一圖案的平面圖。
20 1301301 18884pif 圖4為幫助解釋形成圖1之半導體積體電路元件之設 計方法的流程圖。 圖5為幫助解釋設計根據本發明之第二實施例之半導 體積體電路元件之方法的流程圖。 圖6為幫助解釋根據第一以及第二實施例之半導體積 體電路元件及其設計方法之應用的影像繪圖處理器系統 LSI的方塊圖。 圖7為幫助解釋圖6之電路中之圖形處理器之一詳細 組態的方塊圖。 【主要元件符號說明】 10 影像繪圖處理器系統LSI 20 主機處理器 21 主處理器 11、 23、24、52、53 I/O 部分 25、 56-0、56-31訊號處理部分 30 I/O處理器 40 主記憶體 50 圖形處理器 51 控制器 54 計算部分 55 光柵化器 SC-1、SC-2、SC_3 單元行 4T-1 卜 4T-12、4T-13、4T-2 卜 4T-22 > 4T-23 ' 4T-24、 4Τ·25、4T-31、4T-32、4T-33 4 端子單元 21 1301301 18884pif PW2、PW1互連/電源線/金屬層 2TS-1、2TS-2、2TS-3 2端子隔離單元/填補單元 PW2-1、PW2-2、PW2-3、PW1-1、PW1-2、PW2-4、 PW2_5、PW1-3、PW1-4 分枝部分 NWELLn井區域 PWELL p井區域 G卜G4閘極 VDD電源電壓 GND接地電位 PSD p通道MOS電晶體的源極一汲極區域 N S D η通道Μ Ο S電晶體的源極一汲極區域 NS Ν子區域 PS Ρ子區域 DVD數位多功能碟片 DSP數位訊號處理器 LN1區域網路 PPU0、PPU31像素處理部分 RP 實現管 RPC實現管叢集 LM0、LM31 區域記憶體 LSI影像繪圖處理器系統 SIMD 單指令多資料流 22

Claims (1)

  1. pif 13013m 修改曰學:96年]〇月is 1
    (更)正本 爲第94144196號中文專利範圍無劃線修正本 十、申請專利範圍： 1. 一種半導體積體電路元件，其包括： 一電路部分，其藉由排列單元行形成，每一單元行具 有在一第一方向上、在與前述第一方向交叉之一第二方向 上排列的標準單元，前述單元行包含·· 第一標準單元，前述第一標準單元之每一者具有一第 立而子以及一第二端子，一電源電壓以及接地電位經施加 至=述第一端子以及前述第二端子；一第三端子以及一第 =子 井電位修復電位經施加至前述第三端子以及前 二^山而子，以及—電晶體電路，前述第一端子以及前述 弟立而子供應電源'且前述第三端子以及前述第四端子施加 ^極偏壓至騎迷電晶體電路，以及 弟二標準單& 1、+、吐+ f % ’其填補前述單元行中的空區域並施加 刖述井電位修復督 以芬a、+、m 兒饭至前述第一標準單元的前述第三端子 以及則述第四端孓 補單元， 个’且前述第二標準單元為隔離單元或填 揾供二述^離軍元或前述填補單元中之每一者具有： 抆供於在前述第〜 電源線以及向上相互面對並延伸之兩侧的一第三 之前述半導⑽線'—形成於前述第—電源線之下 形成於前述第之前述第：;導電型的第三井區域、一 二導電型的第叫，線之下之前述半導體基板中之前述第 述第-導電型的第區域、—形成於w述第三井區域中之前 域中之前述第二邊:子區域、以及一形成於前述第四井區 、電型的第二子區域且不包含邏輯電路。 23 1301301 18884pif 為第94144196號中文專利範圍無劃線修正本 修改日期：96年10月18曰 2. 如申請專利範圍第1項所述之半導體積體電路元 件，其中前述第三電源線形成於前述第二方向上並具有一 連接至前述第一子區域的第三分枝部分，前述第四電源線 形成於前述第二方向上並具有一連接至前述第二子區域的 第四分枝部分，前述第三分枝部分以及前述第四分枝部分 經延伸以相互面對。 3. 如申請專利範圍第2項所述之半導體積體電路元 | 件，其中前述單元行中之前述第一標準單元以及前述第二 標準單元中的前述第一電源線以及前述第三電源線共同連 接，前述單元行中之前述第一標準單元以及前述第二標準 單元中的前述第二電源線以及前述第四電源線共同連接， 前述單元行中之前述第一標準單元以及前述第二標準單元 中的前述第一井區域以及前述第三井區域共同連接，前述 單元行中之前述第一標準單元以及前述第二標準單元中的 前述第二井區域以及前述第四井區域共同連接，施加至前 述第二標準單元中之前述第一子區域之前述第三電源線的 ^ 電位被供應至前述第一標準單元中的前述第一井區域以修 復前述井電位，且施加至前述第二標準單元中之前述第二 子區域之前述第四電源線的電位被供應至前述第一標準單 元中的前述第二井區域以修復前述井電位。 4. 如申請專利範圍第3項所述之半導體積體電路元 件，其中前述單元行中的前述第一標準單元以及前述第二 標準單元共用前述第一電源線以及前述第三電源線與前述 第二電源線以及前述第四電源線。 24 1301301 18884pif 為第94144196號中文專利範圍無劃線修正本 修改日期：96年10月18日 5·如申請專利範圍第4項所述之半導體積體電路元 件，其中鄰近單元行共用前述第一電源線以及前述第三電 源線或前述第二電源線以及前述第四電源線。 6·—種半導體積體電路元件，其包括··
    一電路部分，其藉由排列單元行形成，每一單元行具 有在一第一方向上、在與前述第一方向交叉之一第二方向 上排列的標準單元，前述單元行包含： 第一標準單元，前述第一標準單元之每一者具有一第 一端子以及一第二端子，一電源電壓以及接地電位經施加 至前述第一端子以及前述第二端子；一第三端子以及一第 四端子，一井電位修復電位經施加至前述第三端子以及前 述第四端子；以及一電晶體電路，前述第一端子以及前述 苐二端子供應電源且前述第三端子以及前述第四端子施加 一後閘極偏壓至前述電晶體電路； —第二標準單元，其填補前述單元行中的空區域並施加 前述井電位修復電位至前述第—標準單元的前述第三端子 以及前述第四端子；以及 ^第三標準單元，前述第三標準單元之每一者具有：' 第五端子以及-第六端子，前述電源_以及前述接地 位經施加至前述第五端子以及前述第六端子；以及一, 路，前述第五料以及_第六料供騎紅前述制 7.如申請專利範’ 6項所述之半導 件，其中前述第三標準單元之每—者具有：提供於 25 1301301 18884pif 為第94144196號中文專利範圍無劃線修正本 修改日期：96年10月18曰 第一方向上相互面對並延伸之兩侧的一第五電源線以及一 第六電源線、一形成於前述第五電源線之下之前述半導體 基板中之前述第一導電型的第五井區域以及一形成於前述 第六電源線之下之前述半導體基板中之前述第二導電型的 第六井區域。 8. 如申請專利範圍第7項所述之半導體積體電路元 件，其中前述第五電源線具有一連接至形成於前述第二方 _ 向上之前述第三標準單元中之前述第五井區域的第五分枝 部分，前述第六電源線具有一連接至形成於前述第二方向 上之前述第三標準單元中之前述第六井區域的第六分枝部 分，前述第五分枝部分以及前述第六分枝部分經延伸以相 互面對。 9. 如申請專利範圍第8項所述之半導體積體電路元 件，其中前述單元行中的前述第一標準單元至前述第三標 準單元共用前述第一電源線、前述第三電源線以及前述第 五電源線與前述第二電源線、前述第四電源線以及前述第 .六電源線。 10. 如申請專利範圍第9項所述之半導體積體電路元 件，其中鄰近單元行共用前述第一電源線、前述第三電源 線以及前述第五電源線或前述第二電源線、前述第四電源 線以及前述第六電源線。 11. 一種設計半導體積體電路元件的方法，其包括： 自一庫讀取一標準單元並以自動佈局繞線形成一電 路； 26 !3〇13〇1 】8884pif 為第麵96號中文專利範圍無割線修正本修改日期：96年1〇月18日 在前述形成之電路中之每—單元行中搜尋一空區域； 以及 f放一隔離單元或—填補單元於被搜尋之前述單元行 中的班述空區域中並藉由使用前述隔離單元或前述埴補單 兀修復剛述皁元行中之前述標準單元的前述井電位:、 12.-種設計半導體賴電路元件的方法， 一臨=讀取一 4端子標準單元並以自動佈局繞細 之運=卿成㈣編峨心_前述量測 選擇性地以2端子標準單元替代排列 1=1端子標準單元來進行-時序調整； 糟=再執彳丁自_局繞_成一電路； 以及在前述形成之電財之每—單元行中搜尋一空區域； 中的^離單凡或—填補單元於被搜尋之前述單元行 空區，’藉由使用前述2端子標準單元:及前 述第補單元修復排列於前述單元行中之前 逢4知子早喊前述井電位。 27
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