KR950003648Y1 - 파워 온 리세트 회로 - Google Patents

Abstract

내용 없음.

Description

파워 온 리세트 회로

제1도는 본 고안에 의한 파워 온 리세트 회로도.

제2도는 본 고안에 따른 파워 온 리세트 회로의 초기값을 생성하기 위한 쌍안정 래치의 상태도.

제3도는 파워 온 리세트 회로의 전압 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

13,6,7 : 인버터 4 : 캐패시터

2 : NAND 게이트 5 : 쉬미트 트리거 인버터

8 : 버퍼수단 9 : 상태래치 수단

본 고안은 상태 래치(State Latch) 방식을 사용한 파워 온 리세트 회로(Porwer On Reset Curcuit)에 관한 것이다.

일반적으로, 파워 온 리세트 회로는 전원이 온 된후 로직을 정해진 상태로 만들어 주기 위한 리세트 펄스를 발생한다. 이러한 동작은 외부의 전원 공급 핀 없이 이루어지기 때문에 집적 회로 내부에 많이 사용되고 있다.

그리고 파워 온 리세트 회로는 회로를 구형 하는데 있어 몇가지 고려할 사항이 있다.

첫째, 전원이 온 된후 집적회로 내에 차지(charge)되는 V_dd의 상승시간(Rising Time)은 집적회로의 크기나 특성에 따라 변한다. V_dd의 상승시간에 상관없이, 집적회로 내부에 리세트 시키기 위한 로직(Logic)이 동작가능한 상태로 전원이 증가한 후 리세트 클럭(Reset Clock)을 발생하여야 한다.

둘째, 리세트 신호를 발생한 후, 안정상태에서 전력소모가 없거나 아주 적어야 한다.

셋째, 파워 온 리세트 회로는 크기가 작아야 한다.

그러나 종래의 파워 온 리세트 회로는 저항과 캐패시터의 시간지연을 이용하여 전원이 온되기 전의 리세트 상태를 지연(Delay)시켜 이용하는 경우가 많았으나, 이 경우 상승시간이 길 경우 충분히 집적회로 내에 전원이 온되기 전에 리세트가 풀릴수 있다는 문제점이 발생하였다.

따라서 상기 문제점을 해결하기 위하여 안출된 본 고안은 상승시간에 상관없이 리세트 펄스를 생성한 후 전력소모가 적고, 간단한 구조를 갖음으로써 크기가 작으며, 리세트 시간을 손쉽게 조절할 수 있는 파워 온 리세트 회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 고안은, 지연 캐패시터와, 상기 캐패시터의 출력이 입력되는 쉬미트 트리거 인버터(Schmidt Trigger Inverter)와, 상기 쉬미트 트리거 인버터의 출력이 입력되는 상태 래치 수단과, 상기 상태 래치수단과 쉬미트 트리거 인버터와 연결되는 제1인버터와, 상기 쉬미트트리거 인버터의 출력을 받아 버퍼링(Buffering)하는 버퍼수단을 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 면 제1도 내지 제3도를 참조하여 본 고안을 상세히 살펴본다.

먼저, 제1도를 통하여 본 고안에 따른 파워 온 리세트 회로의 구성을 살펴보면, 본 고안은 지연 캐패시터(4)와 상기 캐패시터(4)의 출력이 입력되는 쉬미트 트리거 인버터(5)와, 상기 쉬미트 트리거 인버터(5)의 출력이 입력되는 상태 래치수단(9)과, 상기 상태 래치수단(9)과 쉬미트 트리거 인버터(5)와 연결되는 제1인버터(1)와, 상기 쉬미트트리거 인버터(5)의 출력을 받아 버퍼링(buffering)하는 버퍼수단(8)으로 이루어진다.

그리고 상기 상태래치수단(9)은 상기 쉬미트 트리거 인버터(5)의 출력을 일입력단으로 하고 출력을 제2인버터(3)를 통한 후 타입력단으로 입력시키는 부정논리곱 수단(2)으로 구성되고, 상기 버퍼수단(8)은 직렬 연결된 제3인버터(6)와 제4인버터(7)로 이루어진다.

이어서, 상기와 같이 이루어지는 본 고안의 파워 온 리세트 회로의 동작 상태를 살펴본다.

파워 온 리세트 회로에 전력이 입력되어 회로가 동작할 정도의 전압이 되면 캐패시터(4)에 연결된 D점의 캐패시터(4)는 초기값이 '로우'이고 쉬미트 트리거 인버터(5) 출력 A는 초기값 '하이'를 갖는다.

상태래치수단(9)의 NAND 게이트(2)와 인버터(3)에 의한 쌍안정래치(Latch)는 제2도와 같은 곡선을 갖도록 크기 배열(Sizing)이 되며, 상기 곡선은 NAND 게이트(2)와 인버터(3)의 각각의 트랜지스터 전류이득(β)(MOS 공정경우)비에 의해 결정된다.

전력이 입력되어 상기 A점에서 전압이 최기값 '하이'일때 상기 쌍안정 래치는 크기 배열(Sizing)에 의해 NAND 게이트 출력 C점에 초기값 '로우'를 갖게 한다.

즉 제2도 쌍안정 래치의 A상태에 도달하며 상기 A상태는 즉시 A 안정점에 다다르기 때문에 C점은 초기값 '로우'를 갖는 것이다.

상기 C점의 초기값 '로우'는 캐패시터 구동 인버터(1)를 통해 D점의 캐패시터에 서서히 전압을 충전시킨다.

상기 저장된 전압이 제3도의 t₁점에 이르면 쉬미트 트리거 인버터(5)에 의해 A점이 '로우'로 전이되고 C점은 '하이'로 전이된다.

이때 B점은 인버터(3)을 통해 '로우'값을 저장하게 된다.

C점의 '하이'값은 캐패시터 구동 인버터(1)를 통해 D점의 캐패시터(4)에 다시 전압을 방전하게 된다.

상기 캐패시터의 전압이 제3도의 t₂점에 이르면 쉬미트 트리거 인버터(5)에 의해 A점이 '하이'로 트리거(trigger)하고, 상기 A점의 '하이'전압은 상태 래치수단(9)의 NAND 게이트(2)와 인버터(3)에 의해 C점을 '하이'로 유지한 채 계속 래치된다.

상기 동작과정 중 리세트 시간(t₃)은 캐패시터 구동 인버터(1)의 전류 공급 능력을 작게 함으로써 크게 할 수 있다. 즉, 상기 캐패시터 구동인버터(1)의 크기(Size)를 조절함으로써 리세트 시간(t₃)을 조절할 수 있다.

쉬미트 트리거 회로(5)는 D점의 캐패시터 전압 값을 감지하여 리세트 신호를 발생한다.

버퍼(Buffer)수단(8)의 인버터(6, 7)는 A점의 리세트 신호를 버퍼링(Buffering)한다.

상기와 같은 전체 동작은 실제 인버터(3)가 없을 경우 제3도는 C점의 점선 부분처럼 진폭을 갖게 되고, 인버터(3)가 있는 경우는 상기 인버터(3)에 의해 제3도의 상태1, 상태2, 상태3과 같이 리세트 상태가 지난후에 상태4로 유지되며 전력 소모는 없게 된다.

본 고안의 안출에 따른 파워 온 리세트 회로(Power On Reset Curcuit)는 전력의 상승시간에 상관없이 리세트 신호를 발생하며, 상기 리세트 신호 발생후 상태를 래치(Latch)하여 계속 유지하도록 하므로써 전력소모가 없다.

또한 간단한 구조를 가지기 때문에 적은 영역을 차지하여서 고집적회로에 적합한 효과가 있다.

Claims (3)

1. 파워 온 리세트(Power On Reset) 회로에 있어서, 지연(Delay) 캐패시터(4)와, 상기 캐패시터(4)의 출력이 입력되는 쉬미트 트리거 인버터(Schmidt Trigger Inverter)(5)와, 상기 쉬미트 트리거 인버터(5)의 출력이 입력되는 상태 래치수단(9)과, 상기 상태 래치수단(9)과 쉬미트 트리거 인버터(5)와 연결되는 제1인버터(1)와, 상기 쉬미트 트리거 인버터(5)의 출력을 받아 버퍼링(Buffering)하는 버퍼수단(8)을 포함하여 이루어지는 것을 특징으로 하는 파워 온 리세트 회로.
2. 제1항에 있어서, 상기 상태 래치 수단(9)은 상기 쉬미트 트리거 인버터(5)의 출력을 일입력단으로 하고 출력을 제2인버터(3)를 통한후 타입력단으로 입력시키는 부정논리곱 수단(2)을 포함하여 이루어지는 것을 특징으로 하는 파워 온 리세트 회로.
3. 제1항 또는 제2항에 있어서 상기 버퍼수단(8)은 직렬 연결된 제3인버터(6)과 제4인버터(7)를 포함하여 이루어지는 것을 특징으로 하는 파워 온 리세트 회로.