JPH09186565A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09186565A JPH09186565A JP7341873A JP34187395A JPH09186565A JP H09186565 A JPH09186565 A JP H09186565A JP 7341873 A JP7341873 A JP 7341873A JP 34187395 A JP34187395 A JP 34187395A JP H09186565 A JPH09186565 A JP H09186565A
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- 238000001514 detection method Methods 0.000 claims abstract description 27
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- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 238000006243 chemical reaction Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 9
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- 102100027163 Signal-induced proliferation-associated protein 1 Human genes 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0021—Modifications of threshold
- H03K19/0027—Modifications of threshold in field effect transistor circuits
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
- G11C5/146—Substrate bias generators
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- H—ELECTRICITY
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-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
【課題】 従来の２つの方法は、しきい値のばらつき補
正と待機時リーク電流の低減の、それぞれに対して有効
であるが、トランジスタのウェル電位を異なる手段で制
御しているため、同時に施すことができない。 【解決手段】 半導体基板上のウェルに形成されたトラ
ンジスタのしきい値を検出するしきい値検出回路と、検
出されたしきい値に応じてスイッチ切換え用の制御信号
を発生する制御信号発生回路と、制御信号によってスイ
ッチングして、異なる電圧の複数の電源のウェルへの接
続／切断を行うスイッチ回路とを有する。このように検
出したしきい値に応じてスイッチ回路を制御しウェルと
電源との接続／切断を行うため、ウェル電位を所望の値
に制御して所望のしきい値を得ることができ、しきい値
のばらつきを補正することができる。
正と待機時リーク電流の低減の、それぞれに対して有効
であるが、トランジスタのウェル電位を異なる手段で制
御しているため、同時に施すことができない。 【解決手段】 半導体基板上のウェルに形成されたトラ
ンジスタのしきい値を検出するしきい値検出回路と、検
出されたしきい値に応じてスイッチ切換え用の制御信号
を発生する制御信号発生回路と、制御信号によってスイ
ッチングして、異なる電圧の複数の電源のウェルへの接
続／切断を行うスイッチ回路とを有する。このように検
出したしきい値に応じてスイッチ回路を制御しウェルと
電源との接続／切断を行うため、ウェル電位を所望の値
に制御して所望のしきい値を得ることができ、しきい値
のばらつきを補正することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、ＭＯＳトランジスタ回路を持つ半導体集積回路に関
する。
し、ＭＯＳトランジスタ回路を持つ半導体集積回路に関
する。
【０００２】
【従来の技術】これまでの、ＭＯＳトランジスタ回路
は、電源電圧が３．０〜５．０Ｖ程度、しきい値電圧が
０．７Ｖ程度のものが用いられてきた。しかしながら、
近年における、高速化や低消費電力化の要求を満たすた
めに、これまでの電源電圧・しきい値を変更する必要が
生じてきた。例えば、電池から電源を供給される携帯機
器用の半導体集積回路は、低消費電力で動作させること
が必須であり、そのためには電源の低電圧化が最も効果
的である。ところが、同じしきい値電圧を持つトランジ
スタ回路を、電源電圧を下げて動作させると、スピード
が遅くなる。そこで、トランジスタのしきい値も下げる
必要が生じてきた。
は、電源電圧が３．０〜５．０Ｖ程度、しきい値電圧が
０．７Ｖ程度のものが用いられてきた。しかしながら、
近年における、高速化や低消費電力化の要求を満たすた
めに、これまでの電源電圧・しきい値を変更する必要が
生じてきた。例えば、電池から電源を供給される携帯機
器用の半導体集積回路は、低消費電力で動作させること
が必須であり、そのためには電源の低電圧化が最も効果
的である。ところが、同じしきい値電圧を持つトランジ
スタ回路を、電源電圧を下げて動作させると、スピード
が遅くなる。そこで、トランジスタのしきい値も下げる
必要が生じてきた。
【０００３】トランジスタのしきい値は、プロセス時の
ばらつきによって、目標値からずれてしまうことが多
い。例えば、目標値が０．７Ｖであったとしても、実際
にできあがった回路のトランジスタのしきい値は、前後
０．１Ｖ程度、つまり、０．６〜０．８Ｖ程度にばらつ
いている。ここで、低電源電圧に対応して目標しきい値
も０．１Ｖに下げたと仮定する。同じプロセスを用いる
と、できあがり回路のトランジスタのしきい値のばらつ
きは、前後０．１Ｖ程度であるので、０．０〜０．２Ｖ
になる。
ばらつきによって、目標値からずれてしまうことが多
い。例えば、目標値が０．７Ｖであったとしても、実際
にできあがった回路のトランジスタのしきい値は、前後
０．１Ｖ程度、つまり、０．６〜０．８Ｖ程度にばらつ
いている。ここで、低電源電圧に対応して目標しきい値
も０．１Ｖに下げたと仮定する。同じプロセスを用いる
と、できあがり回路のトランジスタのしきい値のばらつ
きは、前後０．１Ｖ程度であるので、０．０〜０．２Ｖ
になる。
【０００４】トランジスタのしきい値が０．０Ｖの時
は、リーク電流が大きく、回路全体の消費電力が大きく
なってしまう。一方、トランジスタのしきい値が、０．
２Ｖの時は、トランジスタ導通時の電流が小さくなるた
め、回路の動作スピードが遅くなる。しきい値の目標値
が０．７Ｖの時は、前後０．１Ｖ程度変化しても無視で
きたことが、目標値を０．１Ｖにすると大きな問題とな
る。
は、リーク電流が大きく、回路全体の消費電力が大きく
なってしまう。一方、トランジスタのしきい値が、０．
２Ｖの時は、トランジスタ導通時の電流が小さくなるた
め、回路の動作スピードが遅くなる。しきい値の目標値
が０．７Ｖの時は、前後０．１Ｖ程度変化しても無視で
きたことが、目標値を０．１Ｖにすると大きな問題とな
る。
【０００５】上記のようなプロセスによるしきい値のば
らつきを補正する手段として、回路のウェル電位を検出
して、ウェルに接続されたチャージポンプ回路を制御す
る方法（例えば、日経マイクロデバイス，“寄生効果を
徹底的に対策して高性能化のトレンドを堅持”１９９５
年７月）がある。
らつきを補正する手段として、回路のウェル電位を検出
して、ウェルに接続されたチャージポンプ回路を制御す
る方法（例えば、日経マイクロデバイス，“寄生効果を
徹底的に対策して高性能化のトレンドを堅持”１９９５
年７月）がある。
【０００６】一方、しきい値電圧が目標値どおりに設定
されたとしても、低消費電力化をさらに進めるために
は、回路が動作しない時（待機時）だけリーク電流を減
少させる必要が生じている。このように、待機時にリー
ク電流を減少させる手段として、回路のウェル電位と２
種類の外部電源との間にスイッチを設けて切り換る方法
（例えば、日経マイクロデバイス，“寄生効果を徹底的
に対策して高性能化のトレンドを堅持”１９９５年７
月）がある。
されたとしても、低消費電力化をさらに進めるために
は、回路が動作しない時（待機時）だけリーク電流を減
少させる必要が生じている。このように、待機時にリー
ク電流を減少させる手段として、回路のウェル電位と２
種類の外部電源との間にスイッチを設けて切り換る方法
（例えば、日経マイクロデバイス，“寄生効果を徹底的
に対策して高性能化のトレンドを堅持”１９９５年７
月）がある。
【０００７】
【発明が解決しようとする課題】上記の２つの方法は、
しきい値のばらつき補正と待機時リーク電流の低減の、
それぞれに対して有効であるが、トランジスタのウェル
電位を異なる手段で制御しているため、同時に施すこと
ができない。
しきい値のばらつき補正と待機時リーク電流の低減の、
それぞれに対して有効であるが、トランジスタのウェル
電位を異なる手段で制御しているため、同時に施すこと
ができない。
【０００８】待機時リーク電流を減少させる手段とし
て、しきい値が異なるトランジスタを同一回路に設け
て、待機時に高いしきい値のトランジスタで電源から切
り離す方法がある。しかし、前述のしきい値のばらつき
補正回路と組み合わせると、回路規模が大きくなってし
まうことに加えて、プロセス工程を増加しなければなら
ないという問題点があった。
て、しきい値が異なるトランジスタを同一回路に設け
て、待機時に高いしきい値のトランジスタで電源から切
り離す方法がある。しかし、前述のしきい値のばらつき
補正回路と組み合わせると、回路規模が大きくなってし
まうことに加えて、プロセス工程を増加しなければなら
ないという問題点があった。
【０００９】本発明は上記の点に鑑みなされたもので、
しきい値のばらつきを補正すると共に、待機時のリーク
電流の低減を行う半導体集積回路に関する。
しきい値のばらつきを補正すると共に、待機時のリーク
電流の低減を行う半導体集積回路に関する。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、図１に示す如く、半導体基板上のウェルに形成され
た複数のトランジスタを含む内部回路１６と、上記トラ
ンジスタのしきい値を検出するしきい値検出回路１０
と、検出されたしきい値に応じてスイッチ切換え用の制
御信号を発生する制御信号発生回路１２と、上記制御信
号によってスイッチングして、異なる電圧の複数の電源
の上記ウェルへの接続／切断を行うスイッチ回路１４と
を有する。
は、図１に示す如く、半導体基板上のウェルに形成され
た複数のトランジスタを含む内部回路１６と、上記トラ
ンジスタのしきい値を検出するしきい値検出回路１０
と、検出されたしきい値に応じてスイッチ切換え用の制
御信号を発生する制御信号発生回路１２と、上記制御信
号によってスイッチングして、異なる電圧の複数の電源
の上記ウェルへの接続／切断を行うスイッチ回路１４と
を有する。
【００１１】このように検出したしきい値に応じてスイ
ッチ回路を制御しウェルと電源との接続／切断を行うた
め、ウェル電位を所望の値に制御して所望のしきい値を
得ることができ、しきい値のばらつきを補正することが
できる。請求項２に記載の発明では、前記制御信号発生
回路は、外部より供給されるモード選択信号で待機モー
ドを指示されたとき、前記ウェルに所定の電源を接続さ
せるよう前記スイッチ回路を制御する制御信号を発生す
る。
ッチ回路を制御しウェルと電源との接続／切断を行うた
め、ウェル電位を所望の値に制御して所望のしきい値を
得ることができ、しきい値のばらつきを補正することが
できる。請求項２に記載の発明では、前記制御信号発生
回路は、外部より供給されるモード選択信号で待機モー
ドを指示されたとき、前記ウェルに所定の電源を接続さ
せるよう前記スイッチ回路を制御する制御信号を発生す
る。
【００１２】このため、待機モードではウェル電位を所
定の電源の電位まで上昇させることにより、しきい値を
上昇させることができ、待機時のリーク電流を低減でき
る。請求項３に記載の発明では、前記しきい値検出回路
は、しきい値検出の基準となる基準電圧を可変する基準
電圧可変回路を有することを特徴とする。
定の電源の電位まで上昇させることにより、しきい値を
上昇させることができ、待機時のリーク電流を低減でき
る。請求項３に記載の発明では、前記しきい値検出回路
は、しきい値検出の基準となる基準電圧を可変する基準
電圧可変回路を有することを特徴とする。
【００１３】このように、基準電位を可変することによ
りしきい値を可変してトランジスタの動作スピードを可
変することができる。請求項４に記載の発明では、前記
ウェルは、ＰチャネルＭＯＳトランジスタが形成される
ウェルである。このため、ＰチャネルＭＯＳトランジス
タのしきい値のばらつきを補正できる。
りしきい値を可変してトランジスタの動作スピードを可
変することができる。請求項４に記載の発明では、前記
ウェルは、ＰチャネルＭＯＳトランジスタが形成される
ウェルである。このため、ＰチャネルＭＯＳトランジス
タのしきい値のばらつきを補正できる。
【００１４】請求項５に記載の発明では、前記ウェル
は、ＮチャネルＭＯＳトランジスタが形成されるウェル
である。このため、ＮチャネルＭＯＳトランジスタのし
きい値のばらつきを補正できる。請求項６に記載の発明
では、前記制御信号発生回路は、前記しきい値検出回路
の出力信号を供給される複数のインバータを有し、上記
複数のインバータの入力しきい値を異ならしめてなる。
これにより、アナログ信号であるしきい値検出回路の出
力を次段の論理回路に必要なディジタル信号に容易に変
換できる。
は、ＮチャネルＭＯＳトランジスタが形成されるウェル
である。このため、ＮチャネルＭＯＳトランジスタのし
きい値のばらつきを補正できる。請求項６に記載の発明
では、前記制御信号発生回路は、前記しきい値検出回路
の出力信号を供給される複数のインバータを有し、上記
複数のインバータの入力しきい値を異ならしめてなる。
これにより、アナログ信号であるしきい値検出回路の出
力を次段の論理回路に必要なディジタル信号に容易に変
換できる。
【００１５】
【発明の実施の形態】図２，図３夫々は本発明回路の第
１実施例のブロック図，回路図を示す。図２において、
しきい値検出回路１０Ａは内部回路１６のＰチャネルＭ
ＯＳトランジスタのウェル電位Ｖnwell を供給され、こ
のトランジスタのしきい値に対応した電圧値Ｓ１を出力
する。制御信号発生回路１２Ａは端子１８より待機／動
作の切換えを指示するモード選択信号Ｓ０と、上記の電
圧値Ｓ１とを供給され、２値の制御信号Ｃ１，Ｃ２を出
力する。スイッチ回路１４Ａは２つのスイッチＳＷ１，
ＳＷ２から構成されており、それぞれ制御信号Ｃ１，Ｃ
２によってオン／オフ制御されて、それぞれオン時に電
源ＶＢ１，ＶＢ２をＰチャネルトランジスタのウェルに
接続してウェル電位Ｖnwell を所定の値に設定する。
１実施例のブロック図，回路図を示す。図２において、
しきい値検出回路１０Ａは内部回路１６のＰチャネルＭ
ＯＳトランジスタのウェル電位Ｖnwell を供給され、こ
のトランジスタのしきい値に対応した電圧値Ｓ１を出力
する。制御信号発生回路１２Ａは端子１８より待機／動
作の切換えを指示するモード選択信号Ｓ０と、上記の電
圧値Ｓ１とを供給され、２値の制御信号Ｃ１，Ｃ２を出
力する。スイッチ回路１４Ａは２つのスイッチＳＷ１，
ＳＷ２から構成されており、それぞれ制御信号Ｃ１，Ｃ
２によってオン／オフ制御されて、それぞれオン時に電
源ＶＢ１，ＶＢ２をＰチャネルトランジスタのウェルに
接続してウェル電位Ｖnwell を所定の値に設定する。
【００１６】また、しきい値検出回路１０Ｂは内部回路
１６のＮチャネルＭＯＳトランジスタのウェル電位Ｖpw
ell を供給され、このトランジスタのしきい値に対応し
た電圧値Ｓ２を出力する。制御信号発生回路１２Ｂは端
子１８より待機／動作の切換えを指示するモード選択信
号Ｓ０と、上記の電圧値Ｓ２とを供給され、２値の制御
信号Ｃ３，Ｃ４を出力する。スイッチ回路１４Ｂは２つ
のスイッチＳＷ３，ＳＷ４から構成されており、それぞ
れ制御信号Ｃ３，Ｃ４によってオン／オフ制御されて、
それぞれオン時に電源ＶＢ３，ＶＢ４をＮチャネルトラ
ンジスタのウェルに接続してウェル電位Ｖpwell を所定
の値に設定する。
１６のＮチャネルＭＯＳトランジスタのウェル電位Ｖpw
ell を供給され、このトランジスタのしきい値に対応し
た電圧値Ｓ２を出力する。制御信号発生回路１２Ｂは端
子１８より待機／動作の切換えを指示するモード選択信
号Ｓ０と、上記の電圧値Ｓ２とを供給され、２値の制御
信号Ｃ３，Ｃ４を出力する。スイッチ回路１４Ｂは２つ
のスイッチＳＷ３，ＳＷ４から構成されており、それぞ
れ制御信号Ｃ３，Ｃ４によってオン／オフ制御されて、
それぞれオン時に電源ＶＢ３，ＶＢ４をＮチャネルトラ
ンジスタのウェルに接続してウェル電位Ｖpwell を所定
の値に設定する。
【００１７】図３において、しきい値検出回路１０Ａ，
１０ＢはＰチャネルＭＯＳトランジスタｍ１，ｍ２，ｍ
３，ｍ４，ｍ５，ｍ１３と、ＮチャネルＭＯＳトランジ
スタｍ６，ｍ１４より構成されている。トランジスタｍ
１〜ｍ４は電源ＶＢ３，ＶＢ２間に縦型接続されてお
り、夫々の導通抵抗により上記電源ＶＢ３，ＶＢ２間電
圧を分圧して基準電位Ｒ１，Ｒ２を発生する。なお、電
源ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４はＶＢ１＞ＶＢ３＞
ＶＢ２＞ＶＢ４の関係にあり、例えばＶＢ１＝２．５
Ｖ，ＶＢ２＝０Ｖ、ＶＢ３＝１Ｖ，ＶＢ４＝−１．５Ｖ
である。
１０ＢはＰチャネルＭＯＳトランジスタｍ１，ｍ２，ｍ
３，ｍ４，ｍ５，ｍ１３と、ＮチャネルＭＯＳトランジ
スタｍ６，ｍ１４より構成されている。トランジスタｍ
１〜ｍ４は電源ＶＢ３，ＶＢ２間に縦型接続されてお
り、夫々の導通抵抗により上記電源ＶＢ３，ＶＢ２間電
圧を分圧して基準電位Ｒ１，Ｒ２を発生する。なお、電
源ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４はＶＢ１＞ＶＢ３＞
ＶＢ２＞ＶＢ４の関係にあり、例えばＶＢ１＝２．５
Ｖ，ＶＢ２＝０Ｖ、ＶＢ３＝１Ｖ，ＶＢ４＝−１．５Ｖ
である。
【００１８】トランジスタｍ５，ｍ６はリーク電流検出
を行うもので、常時オンで定抵抗として働くトランジス
タｍ６に対してサイズの大きなトランジスタｍ５のゲー
トに基準電位Ｒ１（例えば０．７５Ｖ）が供給されてい
る。トランジスタｍ５はウェル電位Ｖnwell が大なるほ
どしきい値が大となり、そのドレイン・ソース間電流が
減少し、ドレインの電位Ｓ１が低下する。
を行うもので、常時オンで定抵抗として働くトランジス
タｍ６に対してサイズの大きなトランジスタｍ５のゲー
トに基準電位Ｒ１（例えば０．７５Ｖ）が供給されてい
る。トランジスタｍ５はウェル電位Ｖnwell が大なるほ
どしきい値が大となり、そのドレイン・ソース間電流が
減少し、ドレインの電位Ｓ１が低下する。
【００１９】トランジスタｍ１３，ｍ１４はリーク電流
検出を行うもので、常時オンで定抵抗として働くトラン
ジスタｍ１３に対してサイズの大きなトランジスタｍ１
４のゲートに基準電位Ｒ２（例えば０．２５Ｖ）が供給
されている。トランジスタｍ１４はウェル電位Ｖpwell
が負側に大なるほどしきい値が大となり、そのドレイン
・ソース間電流が減少し、ドレインの電位Ｓ２が上昇す
る。
検出を行うもので、常時オンで定抵抗として働くトラン
ジスタｍ１３に対してサイズの大きなトランジスタｍ１
４のゲートに基準電位Ｒ２（例えば０．２５Ｖ）が供給
されている。トランジスタｍ１４はウェル電位Ｖpwell
が負側に大なるほどしきい値が大となり、そのドレイン
・ソース間電流が減少し、ドレインの電位Ｓ２が上昇す
る。
【００２０】制御信号発生回路１２ＡのＰチャネルＭＯ
Ｓトランジスタｍ７とＮチャネルＭＯＳトランジスタｍ
８はインバータを構成し、トランジスタｍ７の方がサイ
ズが大とされている。また、ＰチャネルＭＯＳトランジ
スタｍ９とＮチャネルＭＯＳトランジスタｍ１０はイン
バータを構成し、トランジスタｍ１０の方がサイズが大
とされている。これにより、トランジスタｍ７，ｍ８に
よるインバータのしきい値はトランジスタｍ９，ｍ１０
によるインバータのしきい値より高く設定されており、
この２つのインバータはトランジスタｍ５のドレイン電
位Ｓ１を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１
１，Ｓ１２夫々を出力する。この制御電位Ｓ１１，Ｓ１
２夫々はレベル変換回路ＬＣｐ２０，２１に供給され
る。
Ｓトランジスタｍ７とＮチャネルＭＯＳトランジスタｍ
８はインバータを構成し、トランジスタｍ７の方がサイ
ズが大とされている。また、ＰチャネルＭＯＳトランジ
スタｍ９とＮチャネルＭＯＳトランジスタｍ１０はイン
バータを構成し、トランジスタｍ１０の方がサイズが大
とされている。これにより、トランジスタｍ７，ｍ８に
よるインバータのしきい値はトランジスタｍ９，ｍ１０
によるインバータのしきい値より高く設定されており、
この２つのインバータはトランジスタｍ５のドレイン電
位Ｓ１を供給されて１Ｖ又は０Ｖの２値の制御電位Ｓ１
１，Ｓ１２夫々を出力する。この制御電位Ｓ１１，Ｓ１
２夫々はレベル変換回路ＬＣｐ２０，２１に供給され
る。
【００２１】レベル変換回路ＬＣｐ２０，２１は図４に
示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ
３０，ｍ３４と、ＮチャネルＭＯＳトランジスタｍ３
１，ｍ３２，ｍ３５とより構成されている。また、端子
１８にはモード選択信号Ｓ０が供給され、端子３０には
制御電位Ｓ１１又はＳ１２が供給される。端子３１，３
２，３３夫々には電源ＶＢ１，ＶＢ２，ＶＢ４が供給さ
れている。
示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ
３０，ｍ３４と、ＮチャネルＭＯＳトランジスタｍ３
１，ｍ３２，ｍ３５とより構成されている。また、端子
１８にはモード選択信号Ｓ０が供給され、端子３０には
制御電位Ｓ１１又はＳ１２が供給される。端子３１，３
２，３３夫々には電源ＶＢ１，ＶＢ２，ＶＢ４が供給さ
れている。
【００２２】待機時にはＳ０＝０となり、トランジスタ
ｍ３０がオン、トランジスタｍ３１がオフとなるため、
トランジスタｍ３４，ｍ３５が構成するインバータの入
力は１となり、トランジスタｍ３５がオンして端子３４
より電源ＶＢ２（０Ｖ）が出力される。また、動作時に
はＳ０＝１となりトランジスタｍ３０が弱くオン、トラ
ンジスタｍ３１がオンとなる。端子３０の制御電位Ｓ１
１又はＳ１２が１のときはトランジスタｍ３２がオンし
てインバータの入力は０となり、トランジスタｍ３４が
オンして端子３４より電源ＶＢ１（２．５Ｖ）が出力さ
れる。制御電位Ｓ１１又はＳ１２が０のときはトランジ
スタｍ３２がオフしてインバータの入力は１となり、ト
ランジスタｍ３５がオンして端子３４より電源ＶＢ２
（０Ｖ）が出力される。
ｍ３０がオン、トランジスタｍ３１がオフとなるため、
トランジスタｍ３４，ｍ３５が構成するインバータの入
力は１となり、トランジスタｍ３５がオンして端子３４
より電源ＶＢ２（０Ｖ）が出力される。また、動作時に
はＳ０＝１となりトランジスタｍ３０が弱くオン、トラ
ンジスタｍ３１がオンとなる。端子３０の制御電位Ｓ１
１又はＳ１２が１のときはトランジスタｍ３２がオンし
てインバータの入力は０となり、トランジスタｍ３４が
オンして端子３４より電源ＶＢ１（２．５Ｖ）が出力さ
れる。制御電位Ｓ１１又はＳ１２が０のときはトランジ
スタｍ３２がオフしてインバータの入力は１となり、ト
ランジスタｍ３５がオンして端子３４より電源ＶＢ２
（０Ｖ）が出力される。
【００２３】図３に示すレベル変換回路ＬＣｐ２０，２
１夫々が端子３４より出力する制御信号Ｃ１，Ｃ２は、
スイッチ回路１４ＡのスイッチＳＷ１，ＳＷ２夫々に対
応するＰチャネルＭＯＳトランジスタｍ１１，Ｎチャネ
ルＭＯＳトランジスタｍ１２夫々のゲートに供給され
る。トランジスタｍ１１は制御信号Ｃ１の電圧がＶＢ１
のときオフとなり、ＶＢ２のときオンとなって端子２４
より電源ＶＢ１を出力する。トランジスタｍ１２は制御
信号Ｃ２の電圧がＶＢ１のときオンとなって端子２４よ
り電源ＶＢ２を出力し、ＶＢ２のときオフとなる。
１夫々が端子３４より出力する制御信号Ｃ１，Ｃ２は、
スイッチ回路１４ＡのスイッチＳＷ１，ＳＷ２夫々に対
応するＰチャネルＭＯＳトランジスタｍ１１，Ｎチャネ
ルＭＯＳトランジスタｍ１２夫々のゲートに供給され
る。トランジスタｍ１１は制御信号Ｃ１の電圧がＶＢ１
のときオフとなり、ＶＢ２のときオンとなって端子２４
より電源ＶＢ１を出力する。トランジスタｍ１２は制御
信号Ｃ２の電圧がＶＢ１のときオンとなって端子２４よ
り電源ＶＢ２を出力し、ＶＢ２のときオフとなる。
【００２４】制御信号発生回路１２ＢのＰチャネルＭＯ
Ｓトランジスタｍ１５とＮチャネルＭＯＳトランジスタ
ｍ１６はインバータを構成し、トランジスタｍ１５の方
がサイズが大とされている。また、ＰチャネルＭＯＳト
ランジスタｍ１７とＮチャネルＭＯＳトランジスタｍ１
８はインバータを構成し、トランジスタｍ１８の方がサ
イズが大とされている。これにより、トランジスタｍ１
５，ｍ１６によるインバータのしきい値はトランジスタ
ｍ１７，ｍ１８によるインバータのしきい値より高く設
定されており、この２つのインバータはトランジスタｍ
１３のドレイン電位Ｓ２を供給されて１Ｖ又は０Ｖの２
値の制御電位Ｓ１３，Ｓ１４夫々を出力する。この制御
電位Ｓ１３，Ｓ１４夫々はレベル変換回路ＬＣｎ２２，
２３に供給される。
Ｓトランジスタｍ１５とＮチャネルＭＯＳトランジスタ
ｍ１６はインバータを構成し、トランジスタｍ１５の方
がサイズが大とされている。また、ＰチャネルＭＯＳト
ランジスタｍ１７とＮチャネルＭＯＳトランジスタｍ１
８はインバータを構成し、トランジスタｍ１８の方がサ
イズが大とされている。これにより、トランジスタｍ１
５，ｍ１６によるインバータのしきい値はトランジスタ
ｍ１７，ｍ１８によるインバータのしきい値より高く設
定されており、この２つのインバータはトランジスタｍ
１３のドレイン電位Ｓ２を供給されて１Ｖ又は０Ｖの２
値の制御電位Ｓ１３，Ｓ１４夫々を出力する。この制御
電位Ｓ１３，Ｓ１４夫々はレベル変換回路ＬＣｎ２２，
２３に供給される。
【００２５】レベル変換回路ＬＣｎ２２，２３は図５に
示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ
３６，ｍ３７，ｍ３９と、ＮチャネルＭＯＳトランジス
タｍ３８，ｍ４０とより構成されている。また、端子３
６にはインバータ４２で反転されたモード選択信号＊Ｓ
０が供給され、端子３７には制御電位Ｓ１３又はＳ１４
が供給される。端子３８，３９，４０夫々には電源ＶＢ
１，ＶＢ３，ＶＢ４が供給されている。
示す回路構成であり、ＰチャネルＭＯＳトランジスタｍ
３６，ｍ３７，ｍ３９と、ＮチャネルＭＯＳトランジス
タｍ３８，ｍ４０とより構成されている。また、端子３
６にはインバータ４２で反転されたモード選択信号＊Ｓ
０が供給され、端子３７には制御電位Ｓ１３又はＳ１４
が供給される。端子３８，３９，４０夫々には電源ＶＢ
１，ＶＢ３，ＶＢ４が供給されている。
【００２６】待機時には＊Ｓ０＝１となり、トランジス
タｍ３７がオフ、トランジスタｍ３８がオンとなるた
め、トランジスタｍ３９，ｍ４０が構成するインバータ
の入力は０（ＶＢ４）となり、トランジスタｍ３９がオ
ンして端子４１より電源ＶＢ３（１Ｖ）が出力される。
また、動作時には＊Ｓ０＝０となりトランジスタｍ３７
がオン、トランジスタｍ３８が弱くオンする。端子３７
の制御電位Ｓ１３又はＳ１４が０のときはトランジスタ
ｍ３６がオンしてインバータの入力は１（ＶＢ３）とな
り、トランジスタｍ４０がオンして端子４１より電源Ｖ
Ｂ４（−１．５Ｖ）が出力される。制御電位Ｓ１３又は
Ｓ１４が１のときはトランジスタｍ３６がオフしてイン
バータの入力は０となり、トランジスタｍ３９がオンし
て端子４１より電源ＶＢ３（１Ｖ）が出力される。
タｍ３７がオフ、トランジスタｍ３８がオンとなるた
め、トランジスタｍ３９，ｍ４０が構成するインバータ
の入力は０（ＶＢ４）となり、トランジスタｍ３９がオ
ンして端子４１より電源ＶＢ３（１Ｖ）が出力される。
また、動作時には＊Ｓ０＝０となりトランジスタｍ３７
がオン、トランジスタｍ３８が弱くオンする。端子３７
の制御電位Ｓ１３又はＳ１４が０のときはトランジスタ
ｍ３６がオンしてインバータの入力は１（ＶＢ３）とな
り、トランジスタｍ４０がオンして端子４１より電源Ｖ
Ｂ４（−１．５Ｖ）が出力される。制御電位Ｓ１３又は
Ｓ１４が１のときはトランジスタｍ３６がオフしてイン
バータの入力は０となり、トランジスタｍ３９がオンし
て端子４１より電源ＶＢ３（１Ｖ）が出力される。
【００２７】図３に示すレベル変換回路ＬＣｎ２２，２
３夫々が端子４１より出力する制御信号Ｃ３，Ｃ４は、
スイッチ回路１４ＢのスイッチＳＷ３，ＳＷ４夫々に対
応するＰチャネルＭＯＳトランジスタｍ１９，Ｎチャネ
ルＭＯＳトランジスタｍ２０夫々のゲートに供給され
る。トランジスタｍ１９は制御信号Ｃ３の電圧がＶＢ３
のときオフとなり、ＶＢ４のときオンとなって端子２６
より電源ＶＢ３を出力する。トランジスタｍ２０は制御
信号Ｃ２の電圧がＶＢ３のときオンとなって端子２６よ
り電源ＶＢ４を出力し、ＶＢ４のときオフとなる。
３夫々が端子４１より出力する制御信号Ｃ３，Ｃ４は、
スイッチ回路１４ＢのスイッチＳＷ３，ＳＷ４夫々に対
応するＰチャネルＭＯＳトランジスタｍ１９，Ｎチャネ
ルＭＯＳトランジスタｍ２０夫々のゲートに供給され
る。トランジスタｍ１９は制御信号Ｃ３の電圧がＶＢ３
のときオフとなり、ＶＢ４のときオンとなって端子２６
より電源ＶＢ３を出力する。トランジスタｍ２０は制御
信号Ｃ２の電圧がＶＢ３のときオンとなって端子２６よ
り電源ＶＢ４を出力し、ＶＢ４のときオフとなる。
【００２８】次に、内部回路１６のＰチャネル型トラン
ジスタのしきい値（以下単に「内部回路のしきい値」と
呼ぶ）を決めるウェル電位Ｖnwell の制御動作につい
て、図６を用いて説明する。始めに、時刻Ｔ１までの待
機時における動作を説明する。待機時、つまり図６
（Ａ）に示すモード選択信号Ｓ０＝０の時は、制御電位
Ｓ１１，Ｓ１２に関係なく、図６（Ｆ），（Ｇ）に示す
制御電圧Ｃ１，Ｃ２は０となる。したがって、トランジ
スタｍ１１はオン，トランジスタｍ１２はオフとなる。
これにより、ウェル電位Ｖnwell は図６（Ｈ）に示す如
くＶＢ１の電位まで上昇し、内部回路のしきい値は図７
の実線Ｉに示す如く高くなる。
ジスタのしきい値（以下単に「内部回路のしきい値」と
呼ぶ）を決めるウェル電位Ｖnwell の制御動作につい
て、図６を用いて説明する。始めに、時刻Ｔ１までの待
機時における動作を説明する。待機時、つまり図６
（Ａ）に示すモード選択信号Ｓ０＝０の時は、制御電位
Ｓ１１，Ｓ１２に関係なく、図６（Ｆ），（Ｇ）に示す
制御電圧Ｃ１，Ｃ２は０となる。したがって、トランジ
スタｍ１１はオン，トランジスタｍ１２はオフとなる。
これにより、ウェル電位Ｖnwell は図６（Ｈ）に示す如
くＶＢ１の電位まで上昇し、内部回路のしきい値は図７
の実線Ｉに示す如く高くなる。
【００２９】次に、時刻Ｔ１以降の、動作時の説明をす
る。時刻Ｔ１ではモード選択信号Ｓ０＝１となり、制御
回路の出力Ｃ１，Ｃ２は、図６（Ｄ），（Ｅ）に示す制
御電位Ｓ１１，Ｓ１２に依存するようになる。Ｓ１１，
Ｓ１２は次のように決まる。しきい値検出回路１０Ａ，
１０Ｂのトランジスタｍ５のウェルは、ウェル電位Ｖnw
ell と同電位であり、内部回路１６のしきい値と同じし
きい値を持つ。したがって、時刻Ｔ１で、しきい値は高
く、図６（Ｂ）に示す基準電位Ｒ１を供給されているト
ランジスタｍ５を流れる電流は小さい。トランジスタｍ
６は定抵抗と見なされるので、電位Ｓ１は電源ＶＢ２の
電位に近い。よって、トランジスタｍ７〜ｍ１０からな
る２つのインバータによって、制御電位Ｓ１１，Ｓ１２
はともに電源ＶＢ３電位になる。すると、制御電圧Ｃ
１，Ｃ２は電源ＶＢ１電位となり、トランジスタｍ１１
はオフ，トランジスタｍ１２はオンとなる。したがっ
て、ウェル電位Ｖnwell は低下しはじめる。つまり、内
部回路１６のしきい値は低くなる。ウェル電位Ｖnwell
が低下すると、トランジスタｍ５を流れる電流が増加し
て、電位Ｓ１が上昇する。ここで、内部回路のしきい値
が図７に実線IIで示す目標値になったとき、トランジス
タｍ９，ｍ１０からなるインバータの出力が反転する。
つまり、制御電位Ｓ１２が０電位になるように設定され
ている。すると、目標値に達した時刻Ｔ２では、制御電
位Ｓ１２が０になり、制御電圧Ｃ２も０に変化する。こ
れにより、トランジスタｍ１２はオフとなり、ウェル電
位Ｖnwellは一定値に保たれる。つまり、内部回路１６
のしきい値は目標値で落ちつく。
る。時刻Ｔ１ではモード選択信号Ｓ０＝１となり、制御
回路の出力Ｃ１，Ｃ２は、図６（Ｄ），（Ｅ）に示す制
御電位Ｓ１１，Ｓ１２に依存するようになる。Ｓ１１，
Ｓ１２は次のように決まる。しきい値検出回路１０Ａ，
１０Ｂのトランジスタｍ５のウェルは、ウェル電位Ｖnw
ell と同電位であり、内部回路１６のしきい値と同じし
きい値を持つ。したがって、時刻Ｔ１で、しきい値は高
く、図６（Ｂ）に示す基準電位Ｒ１を供給されているト
ランジスタｍ５を流れる電流は小さい。トランジスタｍ
６は定抵抗と見なされるので、電位Ｓ１は電源ＶＢ２の
電位に近い。よって、トランジスタｍ７〜ｍ１０からな
る２つのインバータによって、制御電位Ｓ１１，Ｓ１２
はともに電源ＶＢ３電位になる。すると、制御電圧Ｃ
１，Ｃ２は電源ＶＢ１電位となり、トランジスタｍ１１
はオフ，トランジスタｍ１２はオンとなる。したがっ
て、ウェル電位Ｖnwell は低下しはじめる。つまり、内
部回路１６のしきい値は低くなる。ウェル電位Ｖnwell
が低下すると、トランジスタｍ５を流れる電流が増加し
て、電位Ｓ１が上昇する。ここで、内部回路のしきい値
が図７に実線IIで示す目標値になったとき、トランジス
タｍ９，ｍ１０からなるインバータの出力が反転する。
つまり、制御電位Ｓ１２が０電位になるように設定され
ている。すると、目標値に達した時刻Ｔ２では、制御電
位Ｓ１２が０になり、制御電圧Ｃ２も０に変化する。こ
れにより、トランジスタｍ１２はオフとなり、ウェル電
位Ｖnwellは一定値に保たれる。つまり、内部回路１６
のしきい値は目標値で落ちつく。
【００３０】次に、時刻Ｔ３で、雑音等によりウェル電
位Ｖnwell が高くなったとする。すると、電位Ｓ１が減
少するため、制御電位Ｓ１２がＶＢ３電位となり、制御
電圧Ｃ２がＶＢ１電位になり、トランジスタｍ１２がオ
ンとなって、ウェル電位Ｖnwell を減少させる。そし
て、しきい値が目標値に回復すると、再びトランジスタ
ｍ１２がオフとなり、目標値を維持するようになる。
位Ｖnwell が高くなったとする。すると、電位Ｓ１が減
少するため、制御電位Ｓ１２がＶＢ３電位となり、制御
電圧Ｃ２がＶＢ１電位になり、トランジスタｍ１２がオ
ンとなって、ウェル電位Ｖnwell を減少させる。そし
て、しきい値が目標値に回復すると、再びトランジスタ
ｍ１２がオフとなり、目標値を維持するようになる。
【００３１】さらに、トランジスタｍ７，ｍ８からなる
インバータは、内部回路１６のしきい値が目標値より低
い場合に、制御電位Ｓ１１に０電位を出すように設定さ
れている。すると、時刻Ｔ４で、ウェル電位Ｖnwell が
低くなった時は、制御電位Ｓ１１が０となり、制御電圧
Ｃ１が０となることにより、トランジスタｍ１１がオン
となる。したがって、ウェル電位Ｖnwell が高くなる。
そして、目標値に回復した時、トランジスタｍ１１がオ
フとなり、目標値を維持するようになる。
インバータは、内部回路１６のしきい値が目標値より低
い場合に、制御電位Ｓ１１に０電位を出すように設定さ
れている。すると、時刻Ｔ４で、ウェル電位Ｖnwell が
低くなった時は、制御電位Ｓ１１が０となり、制御電圧
Ｃ１が０となることにより、トランジスタｍ１１がオン
となる。したがって、ウェル電位Ｖnwell が高くなる。
そして、目標値に回復した時、トランジスタｍ１１がオ
フとなり、目標値を維持するようになる。
【００３２】上記説明では、ウェル電位Ｖnwell を用い
た内部回路１６のＰチャネルＭＯＳトランジスタのしき
い値の制御についてのみ述べたが、同様にウェル電位Ｖ
nwell によって内部回路１６のＮチャネルＭＯＳトラン
ジスタのしきい値が制御される。また、上記実施例で
は、制御信号として、Ｃ１，Ｃ２の２種類を用いたが、
３種類以上を使用して、３種類以上の電源スイッチを制
御することも可能である。
た内部回路１６のＰチャネルＭＯＳトランジスタのしき
い値の制御についてのみ述べたが、同様にウェル電位Ｖ
nwell によって内部回路１６のＮチャネルＭＯＳトラン
ジスタのしきい値が制御される。また、上記実施例で
は、制御信号として、Ｃ１，Ｃ２の２種類を用いたが、
３種類以上を使用して、３種類以上の電源スイッチを制
御することも可能である。
【００３３】このようにして、プロセスによるしきい値
のばらつきや、動作中の雑音等によるしきい値の変動
を、自己補正することができ、かつ、動作時と待機時で
しきい値を変えることにより、回路の消費電力を削減す
ることができる。図８はしきい値検出回路１０Ａ，１０
Ｂの他の実施例の回路図を示す。同図中、図３と同一部
分には同一符号を付し、その説明を省略する。図８にお
いて、トランジスタｍ２とソース及びドレインを共通接
続されたＰチャネルＭＯＳトランジスタｍｓ２が設けら
れ、トランジスタｍｓ２のゲートには端子４５より制御
信号ＳＰＡが供給されている。また端子４６にはモード
選択信号Ｓ０が入来し、ＰチャネルＭＯＳトランジスタ
ｍｐ３のゲート及びＮチャネルＭＯＳトランジスタｍｎ
３のゲートに供給される。トランジスタｍｐ３のソース
は電源ＶＢ３に接続され、トランジスタｍｎ３のソース
はトランジスタｍ３のドレインに接続され、トランジス
タｍｐ３，ｍｎ３のドレインは互いに接続されている。
上記のトランジスタｍ１〜ｍ４，ｍｓ２，ｍｐ３，ｍｎ
３によって基準電位可変回路が構成されている。
のばらつきや、動作中の雑音等によるしきい値の変動
を、自己補正することができ、かつ、動作時と待機時で
しきい値を変えることにより、回路の消費電力を削減す
ることができる。図８はしきい値検出回路１０Ａ，１０
Ｂの他の実施例の回路図を示す。同図中、図３と同一部
分には同一符号を付し、その説明を省略する。図８にお
いて、トランジスタｍ２とソース及びドレインを共通接
続されたＰチャネルＭＯＳトランジスタｍｓ２が設けら
れ、トランジスタｍｓ２のゲートには端子４５より制御
信号ＳＰＡが供給されている。また端子４６にはモード
選択信号Ｓ０が入来し、ＰチャネルＭＯＳトランジスタ
ｍｐ３のゲート及びＮチャネルＭＯＳトランジスタｍｎ
３のゲートに供給される。トランジスタｍｐ３のソース
は電源ＶＢ３に接続され、トランジスタｍｎ３のソース
はトランジスタｍ３のドレインに接続され、トランジス
タｍｐ３，ｍｎ３のドレインは互いに接続されている。
上記のトランジスタｍ１〜ｍ４，ｍｓ２，ｍｐ３，ｍｎ
３によって基準電位可変回路が構成されている。
【００３４】この回路はトランジスタｍ１〜ｍ４を４段
直列接続した基準電位発生回路のうち一つのトランジス
タｍ２について、ゲート電位を外部から変えられるよう
にしている。ここで、制御信号ＳＰＡがＶＢ２（＝０）
と同電位で、モード選択信号Ｓ０がＶＢ３（＝１）と同
電位であった場合、トランジスタｍｓ２，ｍｐ３はオフ
で、トランジスタｍｎ３はオンとなる。したがって、ト
ランジスタｍ３のゲートはＲ２と同電位となり、電位Ｒ
１，Ｒ２にはトランジスタｍ１〜ｍ４で分圧された電圧
が得られる。この状態からＳ０がＶＢ２（＝０）と同じ
電位になったとすると、トランジスタｍｐ３がオンとな
り、トランジスタｍｎ３がオフとなるので、トランジス
タｍ３のゲートはＶＢ３と同電位となり、トランジスタ
ｍ３はオフとなる。この結果、トランジスタｍ１〜ｍ４
の回路には電流が流れなくなる。これは、内部回路が待
機状態の時に、本回路の消費電流をも減少させる効果が
ある。
直列接続した基準電位発生回路のうち一つのトランジス
タｍ２について、ゲート電位を外部から変えられるよう
にしている。ここで、制御信号ＳＰＡがＶＢ２（＝０）
と同電位で、モード選択信号Ｓ０がＶＢ３（＝１）と同
電位であった場合、トランジスタｍｓ２，ｍｐ３はオフ
で、トランジスタｍｎ３はオンとなる。したがって、ト
ランジスタｍ３のゲートはＲ２と同電位となり、電位Ｒ
１，Ｒ２にはトランジスタｍ１〜ｍ４で分圧された電圧
が得られる。この状態からＳ０がＶＢ２（＝０）と同じ
電位になったとすると、トランジスタｍｐ３がオンとな
り、トランジスタｍｎ３がオフとなるので、トランジス
タｍ３のゲートはＶＢ３と同電位となり、トランジスタ
ｍ３はオフとなる。この結果、トランジスタｍ１〜ｍ４
の回路には電流が流れなくなる。これは、内部回路が待
機状態の時に、本回路の消費電流をも減少させる効果が
ある。
【００３５】また、Ｓ０がＶＢ３と同電位でＳＰＡをＶ
Ｂ３と同電位にすると、トランジスタｍｓ２がオンとな
り、それまであったトランジスタｍ２での電圧降下がな
くなるため、Ｒ１の電位は下がり、Ｒ２の電位は上が
る。これにより、トランジスタｍ５を流れる電流は大き
くなり、Ｓ１の電位は上昇する。図６から分かるよう
に、Ｓ１の電位が上昇すると、ウェル電位Ｖnwell も上
昇する。したがって、Ｐチャネルトランジスタのしきい
値は高くなる。同様にウェル電位Ｖpwell が下降するた
めに、Ｎチャネルトランジスタのしきい値も高くなる。
これにより、内部回路の動作スピードを下げて、消費電
流を小さくすることができる。
Ｂ３と同電位にすると、トランジスタｍｓ２がオンとな
り、それまであったトランジスタｍ２での電圧降下がな
くなるため、Ｒ１の電位は下がり、Ｒ２の電位は上が
る。これにより、トランジスタｍ５を流れる電流は大き
くなり、Ｓ１の電位は上昇する。図６から分かるよう
に、Ｓ１の電位が上昇すると、ウェル電位Ｖnwell も上
昇する。したがって、Ｐチャネルトランジスタのしきい
値は高くなる。同様にウェル電位Ｖpwell が下降するた
めに、Ｎチャネルトランジスタのしきい値も高くなる。
これにより、内部回路の動作スピードを下げて、消費電
流を小さくすることができる。
【００３６】更に、しきい値検出回路は図９に示す如
く、トランジスタｍ１〜ｍ４の代りに直列接続した抵抗
ｒ１〜ｒ５を電源ＶＢ３，ＶＢ２間に接続して基準電位
Ｒ１，Ｒ２を得る構成であっても良い。抵抗ｒ２，ｒ３
夫々と並列に設けたヒューズｆ１，ｆ２を溶断すること
により、分圧比を変化させて基準電位Ｒ１，Ｒ２を設定
することができる。
く、トランジスタｍ１〜ｍ４の代りに直列接続した抵抗
ｒ１〜ｒ５を電源ＶＢ３，ＶＢ２間に接続して基準電位
Ｒ１，Ｒ２を得る構成であっても良い。抵抗ｒ２，ｒ３
夫々と並列に設けたヒューズｆ１，ｆ２を溶断すること
により、分圧比を変化させて基準電位Ｒ１，Ｒ２を設定
することができる。
【００３７】図１０は本発明回路の第２実施例のブロッ
ク図を示す。この実施例では内部回路１６を複数のブロ
ック１６1 〜１６ｎに分割し、ブロック毎に独立してト
ランジスタのしきい値を制御する。ブロック１６1 のＰ
チャネルＭＯＳトランジスタのしきい値は、しきい値検
出回路１０Ａ1 と制御信号発生回路１２Ａ1 とスイッチ
回路１４Ａ1 とによって制御され、同様にブロック１６
ｎのしきい値は、しきい値検出回路１０Ａｎと制御信号
発生回路１２Ａｎとスイッチ回路１４Ａｎとによって制
御される。
ク図を示す。この実施例では内部回路１６を複数のブロ
ック１６1 〜１６ｎに分割し、ブロック毎に独立してト
ランジスタのしきい値を制御する。ブロック１６1 のＰ
チャネルＭＯＳトランジスタのしきい値は、しきい値検
出回路１０Ａ1 と制御信号発生回路１２Ａ1 とスイッチ
回路１４Ａ1 とによって制御され、同様にブロック１６
ｎのしきい値は、しきい値検出回路１０Ａｎと制御信号
発生回路１２Ａｎとスイッチ回路１４Ａｎとによって制
御される。
【００３８】しきい値検出回路１０Ａ1 ，１０Ａｎは制
御信号ＳＰＡ１〜ＳＰＡｎ及びモード選択信号Ｓ０１〜
Ｓ０ｎが供給される図９に示す構成である。なお、図１
０ではブロック１６1 〜１６ｎのＰチャネルＭＯＳトラ
ンジスタのしきい値を制御する回路のみを示しているが
ｎチャネルＭＯＳトランジスタのしきい値を制御する回
路についても図２と同様に設けることは勿論である。
御信号ＳＰＡ１〜ＳＰＡｎ及びモード選択信号Ｓ０１〜
Ｓ０ｎが供給される図９に示す構成である。なお、図１
０ではブロック１６1 〜１６ｎのＰチャネルＭＯＳトラ
ンジスタのしきい値を制御する回路のみを示しているが
ｎチャネルＭＯＳトランジスタのしきい値を制御する回
路についても図２と同様に設けることは勿論である。
【００３９】このようにブロック毎に独立して動作／待
機のモード切り換え、及び動作スピードの切り換えを行
うことができるので、きめ細やかな電力制御が可能とな
る。図１１は本発明回路の第３実施例の回路図を示す。
この実施例は、内部回路のｎチャネル型トランジスタ
が、ウェル構造ではなく、基板の導電型を利用する構造
であるときの、システムの回路図を示している。ここで
は、スイッチ回路の出力は、一方は内部回路のｎウェル
であるが、もう一方は基板となる。図３の場合とは異な
り、制御システム内の全てのＮチャネルＭＯＳトランジ
スタのソースおよびドレイン（ｎ型）は、基板（ｐ型）
とｐｎ接合を形成している。このため、ソースおよびド
レインの電位よりも、基板電位をｐｎの接合のしきい値
（典型的には０．７Ｖ）以上高くすることはできない。
例えば、図３の回路をそのまま利用したと仮定すると、
動作時にトランジスタｍ２０のソース電位がＶＢ４であ
るのに対して、基板電位がＶＢ４以上ＶＢ３以下の電位
であることになる。待機時のリーク電流を効果的に削減
するためには、上記電位の差を０．７Ｖ以上にしなけれ
ばならない。この場合、先に述べたｐｎ接合の順方向の
バイアスが高くなり、スイッチとして動作しなくなる。
このため、図１１の回路ではスイッチＳＷ４としてＰチ
ャネルＭＯＳトランジスタｍ５０を用いている。
機のモード切り換え、及び動作スピードの切り換えを行
うことができるので、きめ細やかな電力制御が可能とな
る。図１１は本発明回路の第３実施例の回路図を示す。
この実施例は、内部回路のｎチャネル型トランジスタ
が、ウェル構造ではなく、基板の導電型を利用する構造
であるときの、システムの回路図を示している。ここで
は、スイッチ回路の出力は、一方は内部回路のｎウェル
であるが、もう一方は基板となる。図３の場合とは異な
り、制御システム内の全てのＮチャネルＭＯＳトランジ
スタのソースおよびドレイン（ｎ型）は、基板（ｐ型）
とｐｎ接合を形成している。このため、ソースおよびド
レインの電位よりも、基板電位をｐｎの接合のしきい値
（典型的には０．７Ｖ）以上高くすることはできない。
例えば、図３の回路をそのまま利用したと仮定すると、
動作時にトランジスタｍ２０のソース電位がＶＢ４であ
るのに対して、基板電位がＶＢ４以上ＶＢ３以下の電位
であることになる。待機時のリーク電流を効果的に削減
するためには、上記電位の差を０．７Ｖ以上にしなけれ
ばならない。この場合、先に述べたｐｎ接合の順方向の
バイアスが高くなり、スイッチとして動作しなくなる。
このため、図１１の回路ではスイッチＳＷ４としてＰチ
ャネルＭＯＳトランジスタｍ５０を用いている。
【００４０】図１１においては、制御電位Ｓ１１，Ｓ１
２はナンド回路５０，５１夫々に供給されてモード選択
信号Ｓ０とナンド演算される。ナンド回路５０出力はイ
ンバータ５２で反転されてレベル変換回路５３に供給さ
れ、ここでレベル変換された信号が制御電圧Ｃ１として
トランジスタｍ１１のゲートに供給される。ナンド回路
５１出力はインバータ５４で反転されて制御電圧Ｃ２と
してトランジスタｍ１２のゲートに供給される。また、
制御電位Ｓ１３，Ｓ１４はインバータ５５，５６夫々で
反転されてナンド回路５７，５８に供給され、ここでモ
ード選択信号Ｓ０とナンド演算される。ナンド回路５７
出力は制御電圧Ｃ３としてトランジスタｍ１９のゲート
に供給される。ナンド回路５８出力はレベル変換回路５
９でレベル変換され、反転した制御信号＊Ｃ４としてト
ランジスタｍ５０のゲートに供給される。
２はナンド回路５０，５１夫々に供給されてモード選択
信号Ｓ０とナンド演算される。ナンド回路５０出力はイ
ンバータ５２で反転されてレベル変換回路５３に供給さ
れ、ここでレベル変換された信号が制御電圧Ｃ１として
トランジスタｍ１１のゲートに供給される。ナンド回路
５１出力はインバータ５４で反転されて制御電圧Ｃ２と
してトランジスタｍ１２のゲートに供給される。また、
制御電位Ｓ１３，Ｓ１４はインバータ５５，５６夫々で
反転されてナンド回路５７，５８に供給され、ここでモ
ード選択信号Ｓ０とナンド演算される。ナンド回路５７
出力は制御電圧Ｃ３としてトランジスタｍ１９のゲート
に供給される。ナンド回路５８出力はレベル変換回路５
９でレベル変換され、反転した制御信号＊Ｃ４としてト
ランジスタｍ５０のゲートに供給される。
【００４１】レベル変換回路５３は図１２に示す如くＰ
チャネルＭＯＳトランジスタｍ３０，ｍ３４，ｍ５１
と、ＮチャネルＭＯＳトランジスタｍ３２と、ダイオー
ド６１，６２とより構成されている。ダイオード６１，
６２はトランジスタｍ３２のソース・ドレイン間電圧を
下げるため設けられている。ＰチャネルＭＯＳトランジ
スタｍ５１がｎチャネルＭＯＳトランジスタでは動作し
なくなるという前述の理由でＰチャネルＭＯＳトランジ
スタｍ５１が用いられており、トランジスタｍ３０，ｍ
５１は負荷として動作する。
チャネルＭＯＳトランジスタｍ３０，ｍ３４，ｍ５１
と、ＮチャネルＭＯＳトランジスタｍ３２と、ダイオー
ド６１，６２とより構成されている。ダイオード６１，
６２はトランジスタｍ３２のソース・ドレイン間電圧を
下げるため設けられている。ＰチャネルＭＯＳトランジ
スタｍ５１がｎチャネルＭＯＳトランジスタでは動作し
なくなるという前述の理由でＰチャネルＭＯＳトランジ
スタｍ５１が用いられており、トランジスタｍ３０，ｍ
５１は負荷として動作する。
【００４２】ここで、端子３０の入力電圧がＶＢ２のと
きはトランジスタｍ３２はオフ，トランジスタｍ３４は
オフとなり端子３４より電源ＶＢ２の電圧が出力され
る。入力電圧がＶＢ３のときはトランジスタｍ３２，ｍ
３４がオンとなり、端子３４より電源ＶＢ１の電圧が出
力される。
きはトランジスタｍ３２はオフ，トランジスタｍ３４は
オフとなり端子３４より電源ＶＢ２の電圧が出力され
る。入力電圧がＶＢ３のときはトランジスタｍ３２，ｍ
３４がオンとなり、端子３４より電源ＶＢ１の電圧が出
力される。
【００４３】レベル変換回路５９はＰチャネルＭＯＳト
ランジスタｍ３９，ｍ５２より構成されている。トラン
ジスタｍ５２はＮチャネルＭＯＳトランジスタでは動作
しなくなるという前述の理由で用いられており、負荷と
して動作する。ここで端子３７の入力電圧がＶＢ３のと
きはトランジスタｍ３９がオフとなり端子４１より電源
ＶＢ４の電圧が出力される。入力電圧がＶＢ２のときは
トランジスタｍ３９がオンとなり端子４１より電源ＶＢ
３の電圧が出力される。
ランジスタｍ３９，ｍ５２より構成されている。トラン
ジスタｍ５２はＮチャネルＭＯＳトランジスタでは動作
しなくなるという前述の理由で用いられており、負荷と
して動作する。ここで端子３７の入力電圧がＶＢ３のと
きはトランジスタｍ３９がオフとなり端子４１より電源
ＶＢ４の電圧が出力される。入力電圧がＶＢ２のときは
トランジスタｍ３９がオンとなり端子４１より電源ＶＢ
３の電圧が出力される。
【００４４】なお、図１１のトランジスタｍ１２，ｍ１
９夫々の前段にレベル変換回路を設けていないのは、レ
ベル変換回路における消費電流を低減するためであり、
トランジスタｍ１２，ｍ１９の駆動能力は多少低下する
ものの動作には何ら問題ない。この回路の基本動作は図
３と同一であるため、その説明を省略する。
９夫々の前段にレベル変換回路を設けていないのは、レ
ベル変換回路における消費電流を低減するためであり、
トランジスタｍ１２，ｍ１９の駆動能力は多少低下する
ものの動作には何ら問題ない。この回路の基本動作は図
３と同一であるため、その説明を省略する。
【００４５】
【発明の効果】上述の如く、請求項１に記載の発明は、
半導体基板上のウェルに形成された複数のトランジスタ
を含む内部回路と、上記トランジスタのしきい値を検出
するしきい値検出回路と、検出されたしきい値に応じて
スイッチ切換え用の制御信号を発生する制御信号発生回
路と、上記制御信号によってスイッチングして、異なる
電圧の複数の電源の上記ウェルへの接続／切断を行うス
イッチ回路とを有する。
半導体基板上のウェルに形成された複数のトランジスタ
を含む内部回路と、上記トランジスタのしきい値を検出
するしきい値検出回路と、検出されたしきい値に応じて
スイッチ切換え用の制御信号を発生する制御信号発生回
路と、上記制御信号によってスイッチングして、異なる
電圧の複数の電源の上記ウェルへの接続／切断を行うス
イッチ回路とを有する。
【００４６】このように検出したしきい値に応じてスイ
ッチ回路を制御しウェルと電源との接続／切断を行うた
め、ウェル電位を所望の値に制御して所望のしきい値を
得ることができ、しきい値のばらつきを補正することが
できる。請求項２に記載の発明では、前記制御信号発生
回路は、外部より供給されるモード選択信号で待機モー
ドを指示されたとき、前記ウェルに所定の電源を接続さ
せるよう前記スイッチ回路を制御する制御信号を発生す
る。
ッチ回路を制御しウェルと電源との接続／切断を行うた
め、ウェル電位を所望の値に制御して所望のしきい値を
得ることができ、しきい値のばらつきを補正することが
できる。請求項２に記載の発明では、前記制御信号発生
回路は、外部より供給されるモード選択信号で待機モー
ドを指示されたとき、前記ウェルに所定の電源を接続さ
せるよう前記スイッチ回路を制御する制御信号を発生す
る。
【００４７】このため、待機モードではウェル電位を所
定の電源の電位まで上昇させることにより、しきい値を
上昇させることができ、待機時のリーク電流を低減でき
る。請求項３に記載の発明では、前記しきい値検出回路
は、しきい値検出の基準となる基準電圧を可変する基準
電圧可変回路を有することを特徴とする。このように、
基準電位を可変することによりしきい値を可変してトラ
ンジスタの動作スピードを可変することができる。
定の電源の電位まで上昇させることにより、しきい値を
上昇させることができ、待機時のリーク電流を低減でき
る。請求項３に記載の発明では、前記しきい値検出回路
は、しきい値検出の基準となる基準電圧を可変する基準
電圧可変回路を有することを特徴とする。このように、
基準電位を可変することによりしきい値を可変してトラ
ンジスタの動作スピードを可変することができる。
【００４８】請求項４に記載の発明では、前記ウェル
は、ＰチャネルＭＯＳトランジスタが形成されるウェル
である。このため、ＰチャネルＭＯＳトランジスタのし
きい値のばらつきを補正できる。請求項５に記載の発明
では、前記ウェルは、ＮチャネルＭＯＳトランジスタが
形成されるウェルである。このため、ＮチャネルＭＯＳ
トランジスタのしきい値のばらつきを補正できる。
は、ＰチャネルＭＯＳトランジスタが形成されるウェル
である。このため、ＰチャネルＭＯＳトランジスタのし
きい値のばらつきを補正できる。請求項５に記載の発明
では、前記ウェルは、ＮチャネルＭＯＳトランジスタが
形成されるウェルである。このため、ＮチャネルＭＯＳ
トランジスタのしきい値のばらつきを補正できる。
【００４９】請求項６に記載の発明では、前記制御信号
発生回路は、前記しきい値検出回路の出力信号を供給さ
れる複数のインバータを有し、上記複数のインバータの
入力しきい値を異ならしめてなる。これにより、アナロ
グ信号であるしきい値検出回路の出力を次段の論理回路
に必要なディジタル信号に容易に変換できる。
発生回路は、前記しきい値検出回路の出力信号を供給さ
れる複数のインバータを有し、上記複数のインバータの
入力しきい値を異ならしめてなる。これにより、アナロ
グ信号であるしきい値検出回路の出力を次段の論理回路
に必要なディジタル信号に容易に変換できる。
【図１】本発明の原理図である。
【図２】本発明回路のブロック図である。
【図３】本発明回路の回路図である。
【図４】レベル変換回路の回路図である。
【図５】レベル変換回路の回路図である。
【図６】本発明の動作説明用の信号波形図である。
【図７】本発明の動作説明用の特性図である。
【図８】しきい値検出回路の回路図である。
【図９】しきい値検出回路の回路図である。
【図１０】本発明回路のブロック図である。
【図１１】本発明回路の回路図である。
【図１２】レベル変換回路の回路図である。
【図１３】レベル変換回路の回路図である。
１０，１０Ａ，１０Ｂ しきい値検出回路 １２，１２Ａ，１２Ｂ 制御信号発生回路 １４，１４Ａ，１４Ｂ スイッチ回路 １６ 内部回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/094 Ｈ０３Ｋ 19/094 Ｂ 19/0948
Claims (6)
- 【請求項１】 半導体基板上のウェルに形成された複数
のトランジスタを含む内部回路と、 上記トランジスタのしきい値を検出するしきい値検出回
路と、 検出されたしきい値に応じてスイッチ切換え用の制御信
号を発生する制御信号発生回路と、 上記制御信号によってスイッチングして、異なる電圧の
複数の電源の上記ウェルへの接続／切断を行うスイッチ
回路とを有することを特徴とする半導体集積回路。 - 【請求項２】 前記制御信号発生回路は、外部より供給
されるモード選択信号で待機モードを指示されたとき、
前記ウェルに所定の電源を接続させるよう前記スイッチ
回路を制御する制御信号を発生することを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記しきい値検出回路は、しきい値検出
の基準となる基準電圧を可変する基準電圧可変回路を有
することを特徴とする請求項１又は２記載の半導体集積
回路。 - 【請求項４】 前記ウェルは、ＰチャネルＭＯＳトラン
ジスタが形成されるウェルであることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項５】 前記ウェルは、ＮチャネルＭＯＳトラン
ジスタが形成されるウェルであることを特徴とする請求
項１記載の半導体集積回路。 - 【請求項６】 前記制御信号発生回路は、前記しきい値
検出回路の出力信号を供給される複数のインバータを有
し、上記複数のインバータの入力しきい値を異ならしめ
てなることを特徴とする請求項１記載の半導体集積回
路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34187395A JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
| US08/692,595 US5874851A (en) | 1995-12-27 | 1996-08-06 | Semiconductor integrated circuit having controllable threshold level |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34187395A JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH09186565A true JPH09186565A (ja) | 1997-07-15 |
| JP3614546B2 JP3614546B2 (ja) | 2005-01-26 |
Family
ID=18349414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34187395A Expired - Fee Related JP3614546B2 (ja) | 1995-12-27 | 1995-12-27 | 半導体集積回路 |
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| Country | Link |
|---|---|
| US (1) | US5874851A (ja) |
| JP (1) | JP3614546B2 (ja) |
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- 1996-08-06 US US08/692,595 patent/US5874851A/en not_active Expired - Fee Related
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| US5874851A (en) | 1999-02-23 |
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