JPH0765576A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構成により低消費電力化と安定化され
た内部電圧を形成することができるポンピング回路を備
えた半導体集積回路装置を提供する。 【構成】 内部動作電圧に対して逆極性にされた出力電
圧又は内部動作電圧に対して昇圧された出力電圧を形成
するポンピング回路に対して、動作モードに応じて上記
高い周波数とされたパルス信号又は低い周波数とされた
パルス信号をセレクタにより選択して供給し、基準電圧
と分圧された出力電圧とを比較して上記基準電圧に対し
て分圧された出力電圧が絶対値的に大きくされたときに
ポンピング回路の動作を停止させるとともに、上記ポン
ピング回路が高い周波数のパルス信号によって動作する
ときに上記電圧比較回路の動作電流を大きくする。 【効果】 動作電流の切り換えにより周波数のパルス信
号のときに電圧比較回路の応答性を高くできるから、出
力電圧が設定レベルに到達したときからポンピング動作
を停止させるまでの時間を短くして、アクティブ時とス
タンバイ時での出力電圧の均一化と低消費電力化を図る
ことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばダイナミック型ＲＡＭ（ランダム・アク
セス・メモリ）のように基板バックバイアス電圧又は昇
圧電圧を形成するポンピング回路を備えたものに利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】基板バックバイアス電圧及び内部昇圧電
圧を形成するポンピング回路を備えたダイナミック型Ｒ
ＡＭに関しては、例えば、特開平３−２１４６６９号公
報がある。この公報の基板バックバイアス電圧と昇圧電
圧をそれぞれ発生させるポンピング回路（チャージポン
プ回路）は、メイン回路とサブ回路かなり、サブ回路は
リーク電流等を補う程度の小さな電流供給能力しか持た
ないようにされる。

【０００３】

【発明が解決しようとする課題】本願発明者において
は、上記メイン回路とサブ回路とは常に同時に動作する
ものでないこと、言い換えるならば、メイン回路は電源
投入時や特定の動作モードのみ間欠的に動作することに
着目し、比較的大きな占有面積を持つサブ回路のキャパ
シタを削除するとともにいっそうの低消費電力化を図る
ことを考えた。この場合、回路が動作状態（アクティ
ブ）時にはポンピング効率を高めるために高い周波数の
パルス信号を用い、スタンバイ時にはリーク電流を補う
程度であるこから低い周波数のパルス信号を用いるよう
にすると、電圧比較回路が設定レベルに到達したと判定
してから実際にポンピング動作が停止するまでの間に、
高い周波数のパルス信号と低い周波数のパルス信号とで
はポンピング回数が異なるものとなってしまい出力電圧
がアクティブ時とスタンバイ時とで異なるものとなって
しまう。

【０００４】特に、ダイナミック型ＲＡＭのようにワー
ド線選択用に昇圧電圧を用いる回路では、上記昇圧電圧
がワード線選択用のＭＯＳＦＥＴ（絶縁ゲート型電界効
果トランジスタ）のゲート等に印加され、その電圧が上
記のように変動するとゲート絶縁膜の劣化をもたらして
最悪の場合には素子破壊に至る。ダイナミック型ＲＡＭ
等においては、大記憶容量化のために素子の微細化等が
進められており、その耐圧マージンが小さくなっている
ので上記のような昇圧電圧の変動が無視できなくなるも
のである。

【０００５】この発明の目的は、簡単な構成により低消
費電力化と安定化された内部電圧を形成することができ
るポンピング回路を備えた半導体集積回路装置を提供す
ることにある。この発明の前記ならびにそのほかの目的
と新規な特徴は、本明細書の記述および添付図面から明
らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、内部動作電圧に対して逆極
性にされた出力電圧又は内部動作電圧に対して昇圧され
た出力電圧を形成するポンピング回路に対して、動作モ
ードに応じて上記高い周波数とされたパルス信号又は低
い周波数とされたパルス信号をセレクタにより選択して
供給し、基準電圧と分圧された出力電圧とを比較して上
記基準電圧に対して分圧された出力電圧が絶対値的に大
きくされたときにポンピング回路の動作を停止させると
ともに、上記ポンピング回路が高い周波数のパルス信号
によって動作するときに上記電圧比較回路の動作電流を
大きくする。

【０００７】

【作用】上記した手段によれば、動作電流の切り換えに
より高い周波数のパルス信号のときに電圧比較回路の応
答性を高くできるから、出力電圧が設定レベルに到達し
たときからポンピング動作を停止させるまでの時間を短
くして、アクティブ時とスタンバイ時での出力電圧の均
一化を図ることができる。

【０００８】

【実施例】図７には、この発明が適用されるダイナミッ
ク型ＲＡＭの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術よって、単結晶シリコンのような１個の半導体基板上
において形成される。同図における各回路ブロックは、
実際の半導体チップにおける幾何学的な配置に合わせて
描かれている。以下の説明において、ＭＯＳＦＥＴは絶
縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）の意味
で用いている。

【０００９】この実施例においては、メモリの大容量化
に伴うチップサイズの大型化による制御信号やメモリア
レイ駆動信号といった各種配線長が長くされることによ
って動作速度も遅くされてしまうのを防ぐ等のために、
ＲＡＭを構成するメモリアレイ部とそのアドレス選択等
を行う周辺部との配置に次のような工夫が行われてい
る。

【００１０】同図において、チップの縦中央部と横中央
部とから形作られる十文字エリアが設けられる。この十
文字エリアには主に周辺回路が配置され、上記十文字エ
リアにより４分割されたエリアにはメモリアレイが配置
される。すなわち、チップの縦方向と横方向の中央部に
十文字状のエリアを設け、それにより４つに分割された
エリアにメモリアレイが形成される。特に制限されない
が、上記４つのメモリアレイは、後述するようにそれぞ
れが約４Ｍビットの記憶容量を持つようにされる。これ
に応じて４つのメモリアレイ全体では、約１６Ｍビット
の大記憶容量を持つものとされる。

【００１１】１つのメモリマット１は、横方向にワード
線が延長するよう配置され、縦方向に一対からなる平行
に配置される相補データ線又はビット線が延長するよう
配置される。メモリマット１は、センスアンプ２を中心
にして左右に一対が配置される。センスアンプ２は、左
右に配置される一対のメモリマット１に対して共通に用
いられるという、いわゆるシェアードセンスアンプ方式
とされる。上記４つに分割されたメモリアレイのうち、
中央部側ににＹ選択回路５がそれぞれ設けられる。Ｙ選
択線はＹ選択回路５からそれに対応するメモリアレイの
複数のメモリマット上を延長するよう延びて、各メモリ
マットのカラムスイッチ用ＭＯＳＦＥＴのゲートのスイ
ッチ制御を行う。

【００１２】上記チップの横方向の中央部のうち、右側
の部分にはＸアドレスバッファ、Ｘ冗長回路及びＸアド
レスドライバ（論理段）とからなるＸ系回路１０と、Ｒ
ＡＳ系制御信号回路１１、ＷＥ系信号制御回路１２及び
基準電圧発生回路１６がそれぞれ設けられる。上記基準
電圧発生回路１６はこのエリアの中央寄りに設けられ、
約５Ｖのような外部電源ＶＣＣを受けて内部回路に供給
される約３．３Ｖのような電圧に対応した定電圧ＶＬを
形成する。

【００１３】上記チップの横方向の中央部のうち、左側
の部分にはＹアドレスバッファ、Ｙ冗長回路及びＹアド
レスドライバ（論理段）とからなるＹ系回路１３と、Ｃ
ＡＳ系制御信号回路１４及びテスト回路１５がそれぞれ
設けられる。そのチップ中央部には、アドレスバッファ
やデコーダといったような周辺回路用の電源電圧ＶＣＬ
を形成する内部降圧回路１７が設けられる。

【００１４】上記のように、アドレスバッファとそれに
対応したアドレス比較回路を含む冗長回路、制御クロッ
ク発生を行うＣＡＳ，ＲＡＳ系制御信号回路等を一個所
に集中配置すると、例えば配線チャンネルを挟んでクロ
ック発生回路と他の回路を振り分けること、言い換える
ならば上記配線チャンネルを共用化することによって高
集積化が可能になるとともに、アドレスドライバ（論理
段）等に最短で等距離で信号を伝えることができる。

【００１５】ＲＡＳ系制御回路１１は、信号ＲＡＳを受
けてＸアドレスバッファを活性化するために用いられ
る。Ｘアドレスバッファに取り込まれたアドレス信号は
Ｘ系の冗長回路に供給される。ここで、記憶された不良
アドレスとの比較が行われて、冗長回路への切り換える
ことの有無が判定される。その結果と上記アドレス信号
とは、Ｘ系のプリデコーダに供給される。ここで、プレ
デコード信号が形成され、各メモリアレイに対応して設
けられるＸアドレスドライバを介して、前記のようなメ
モリマットに対応して設けられるそれぞれのＸデコーダ
３に供給される。

【００１６】上記ＲＡＳ系の内部信号は、ＷＥ系のコン
トロール回路とＣＡＳ系のコントロール回路に供給され
る。例えば、ＲＡＳ信号とＣＡＳ信号及びＷＥ信号との
入力順序の判定から、自動リフレッシュモード（ＣＢ
Ｒ）、テストモード（ＷＣＢＲ）等の識別が行われる。
テストモードのときには、テスト回路１５が活性化さ
れ、そのとき供給される特定のアドレス信号に従いテス
トファンクションが設定される。

【００１７】ＣＡＳ系の制御回路１４は、信号ＣＡＳを
受けてＹ系の各種制御信号を形成するために用いられ
る。信号ＣＡＳのロウレベルへの変化に同期してＹアド
レスバッファに取り込まれたアドレス信号は、Ｙ系の冗
長回路に供給される。ここで、記憶された不良アドレス
との比較が行われて、冗長回路への切り換えの有無が判
定される。その結果と上記アドレス信号は、Ｙ系のプリ
デコーダに供給される。ここで、プリデコード信号が形
成される。このプリデコード信号は、４つからなる各メ
モリアレイ対応して設けられるＹアドレスドライバを介
して、それぞれのＹデコーダに供給される一方、上記Ｃ
ＡＳ系制御回路１４は、前記のようにＲＡＳ信号とＷＥ
信号とを受けてその入力順序の判定からテストモードを
判定すると、隣接するテスト回路１５を活性化させる。

【００１８】上記チップの縦方向の中央部のうち、上側
の部分にはこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。この他、この縦中央上部には、内部降圧
電圧を受けてワード線選択用等の後述するような昇圧電
圧発生回路２１や、アドレス信号や制御信号等の入力信
号に対応した入力パッドエリア９Ｂ及び９Ｃが設けられ
る。上記左右４組ずつに分割されてメモリブロックに対
応して、センスアンプ２の動作電圧を形成する内部降圧
回路８がそれぞれに設けられる。

【００１９】この実施例では１つのブロックには８個の
メモリマット１と４個のセンスアンプ２が配置され、上
記縦軸を中心として左右対称的に合計１６個のメモリマ
ット１と８個のセンスアンプ２が割り当てられる。この
構成では、４個からなる少ないメインアンプ７を用いつ
つ、各センスアンプ２からの増幅信号を短い信号伝播経
路によりメンアンプ７に伝えることができる。

【００２０】上記チップの縦方向の中央部のうち、下側
の部分にもこのエリアの中心軸に対して左右対称的に合
計１６個のメモリマットと８個のセンスアンプがそれぞ
れ配置される。そのうち、左右４組ずつのメモリマット
とセンスアンプに対応して４個からなるメインアンプ７
が設けられる。

【００２１】この他、この縦中央下部には、内部降圧電
圧を受けて基板に供給すべき負の基板バックバイアス電
圧を形成する後述するような基板電圧発生回路１８や、
アドレス信号や制御信号等の入力信号に対応した入力パ
ッドエリア９Ａ及びデータ出力バッファ回路１９及びデ
ータ入力バッファ回路２０が設けられる。

【００２２】上記同様に左右４組ずつに分割されてメモ
リブロックに対応して、センスアンプ２の動作電圧を形
成する内部降圧回路８がそれぞれに設けられる。これに
より、上記同様に４個のような少ない数からなるメイン
アンプ７を用いつつ、各センスアンプ２からの増幅信号
を短い信号伝播経路によりメインアンプ７に伝えること
ができる。

【００２３】同図では省略されているが、上記縦中央部
の領域には上記のようなエリア９Ａ〜９Ｃの他にも、各
種のボンディングパッドが配置される。これらのボンデ
ィングパッドの例としては外部電源供給用のパッドがあ
り、入力のレベルマージンを大きくするため、言い換え
るならば電源インピーダンスを低くするために回路の接
地電位を供給するパッドは、合計で十数個と比較的多く
ほぼ一直線上に並んで配置される。これらの接地電位用
パッドは、ＬＯＣ技術により形成される縦方向に延びる
接地電位用リードに接続される。

【００２４】これら接地用パッドのうち、ワード線のク
リア、ワードドライバの非選択ワード線のカップリング
による浮き上がり防止用のために特に設けられるたもの
や、センスアンプのコモンソース用として設けられるも
の等のように主として電源インピーダンスを下げる目的
で設けられる。これにより、回路の接地電位は内部回路
の動作に対して電源インピーダンスが低くされ、かつ上
記のごとく複数種類に分けられた内部回路間の接地配線
が、ＬＯＣリードフレームとボンディングワイヤとから
なるローパスフィルタで接続されることになるからノイ
ズの発生を最小に抑えるとともに、内部回路間の回路接
地線ノイズの伝播も最小に抑えることができる。

【００２５】この実施例では、約５Ｖのような外部電源
ＶＣＣに対応したパッドは、上記電圧変換動作を行う内
部降圧回路８及び１７に対応してそれぞれ設けられる。
これも上記同様に電源インピーダンスを低くするととも
に、内部回路間の電圧（ＶＣＣ、ＶＤＬ及びＶＣＣ間）
のノイズ伝播を低く抑えるためのものである。

【００２６】アドレス入力用のパッドＡ０〜Ａ１１と、
制御信号入力用のパッドＲＡＳ、ＣＡＳ、ＷＥ及びＯＥ
は、上記エリア９Ａ〜９Ｃに配置される。この他にデー
タ入力用やデータ出力用のバッドやボンディングマスタ
ー用、モニタ用及びこのモニタ用パッド制御のために以
下のパッドも設けられる。ボンディングマスター用とし
てはスタティックカラムモードを指定するためのもの、
ニブルモード及び×４ビット構成時のライトマスク機能
を指定するためのものがある。モニタ用としてはパッド
各内部電圧ＶＣＬ、ＶＤＬ、ＶＬ、Ｖbb、ＶＣＨ及びＶ
ＰＬをモニタするためのものがある。

【００２７】内部電圧のうちＶＣＬは、約３．３Ｖの周
辺回路用電源電圧であり、内部降圧回路１７により共通
に形成される。ＶＤＬは約３．３Ｖのメモリアレイ、す
なわち、センスアンプ２に供給される電源電圧であり、
この実施例では上記のような４つのメモリブロックに対
応して４個設けられる。ＶＣＨは上記内部電圧ＶＤＬを
受けて約５．２Ｖに昇圧されたワード線の選択レベル、
シェアードスイッチＭＯＳＦＥＴを選択するブースト電
源電圧である。Ｖbbは−２Ｖのような基板バックバイア
ス電圧、ＶＰＬはメモリセルのプレート電圧、ＶＬは約
３．３Ｖの内部降圧回路８及び１７に供給される定電圧
である。

【００２８】図６には、この発明に係る基板電圧発生回
路と、昇圧電圧発生回路との一実施例のブロック図が示
されている。基板バックバイアス電圧Ｖbbは、ポンピン
グ回路ＰＵＭＰ２により形成される。ポンピング回路Ｐ
ＵＭＰ２は、セレクタＳＥＬ２から供給されるパルス信
号を受けて負の基板バックバイアス電圧Ｖbbを発生させ
る。ポンピング回路ＰＵＭＰ２は、後述するようなキャ
パシタを２個用いて入力パルスの極性を反転させるとと
もにそれを整流して基板バックバイアス電圧Ｖbbを形成
する。

【００２９】この実施例では、大きなサイズのキャパシ
タを持つ１つのポンピング回路により、電源投入時のと
きのように比較的大きな電流供給能力を持って基板電位
を−２Ｖに引き抜くような動作と、アクティブ状態やス
タンバイ状態でのリーク電流等を補う程度の比較的小さ
な電流供給能力を持って基板電位の維持を図るような２
つの動作を行わせる。

【００３０】上記のような動作モードに応じた２種類の
電流供給能力の切り換えは、発振回路ＯＳＣ２により形
成される約２０ＭＨｚのような高い周波数のパルス信号
と、発振回路ＯＳＣ３により形成される約５０ＫＨｚの
ような低い周波数のパルス信号と、制御バッファＣＢ
１，ＣＢ２を通して外部から入力される制御信号ＲＡ
Ｓ、セルフリフレッシュのときにリフレッシュ制御回路
により形成される内部信号ＲＡＳ’やアドレス信号の変
化検出信号に基づいて形成される１ショットパルス信号
を動作モードに応じてセレクタＳＥＬ２を選択的に切り
換えてボンピング回路ＰＵＭＰ２に入力させることによ
り行われる。

【００３１】発振回路ＯＳＣ２は、電源投入検出回路Ｐ
ＤＥＴにより電源投入時から基板電圧Ｖbbが−２Ｖに到
達するまでの間、発振動作を行って上記約２０ＭＨｚの
ような高い周波数のパルス信号を形成し、これをポンピ
ング回路ＰＵＭＰ２に供給して大きな電流供給能力を持
って強力に基板電位を−２Ｖまで引き抜くようにするも
のである。これにより、電源投入からダイナミック型Ｒ
ＡＭが動作可能になるまでの立ち上がり時間を短くする
ものである。上記電源投入検出回路ＰＤＥＴは、基板電
位Ｖbbをモニターしており、それが−２Ｖのような目標
電位に到達すると、発振回路ＯＳＣ２の動作を停止させ
る。

【００３２】ダイナミック型ＲＡＭの初期不良を洗い出
しのためのにバーンインテスト（又はエージング）が行
われる。バーインテストでは、ダイナミック型ＲＡＭを
高温度中の炉の中に置き、動作可能な上限電圧で動作さ
せる。このようなバーインテストでは、基板に大きな動
作電流が流れるため、ポンピング回路ＰＵＭＰ２を通常
動作のように比較的小さな電流供給能力により動作させ
たのでは基板電位が浅くなってＣＭＯＳラッチアップよ
る素子破壊の虞れがある。

【００３３】バーンイン検出回路ＰＤＥＴは、バーイン
テストモードのときの高い動作電圧を検出すると、上記
発振回路ＯＳＣ２を発振させて、電源投入と同様に高い
周波数のパルス信号を発生させるとともに、セレクタＳ
ＥＬ２を制御してそれをポンピング回路ＰＵＭＰ２に供
給する。これにより、ポンピング回路ＰＵＭＰ２は、約
２０ＭＨｚのような高い周波数のパルス信号により動作
して、バーンインテスト時に流れる比較的大きな基板電
流を補うような引き抜き電流により基板電位を十分低い
電位に安定させることができる。

【００３４】上記のような電源投入時やバーンインテス
トが最優先にされてセレタクＳＥＬ２を構成するスイッ
チが発振回路ＯＳＣ２側に切り換えられる。これによ
り、発振回路ＯＳＣ３や他の制御パルスが発生されて
も、ポンピング回路ＰＵＭＰ２がそれに応答して動作す
ることなはい。すなわち、電源投入時やバーンインテス
トのときには、発振回路ＯＳＣ２により形成される約２
０ＭＨｚのような高い周波数のパルス信号によりチャー
ジポンピング動作を行っているので、上記のような低い
周波数のパルスや、制御信号に逐一応答して動作させる
必要がないからである。

【００３５】上記のような電源投入時やバーンインテス
ト以外のときに、セレクタＳＥＬ２を構成するスイッチ
が切り換えられて、ポンピング回路ＰＵＭＰ２は、基板
リーク電流等を補うような小さな電流供給能力を持つよ
うにされる。発振回路ＯＳＣ３は、定常的に動作して約
５０ＫＨｚのような低い周波数のパルス信号を形成す
る。このような低い周波数のパルス信号としたのは、ポ
ンピング回路ＰＵＭＰ２が従来のメイン回路と同様に大
きなキャパシタを持つものであり、１回のチャージポン
プ動作において大きな電荷を蓄えることができることに
対応している。

【００３６】すなわち、従来のサブ回路では、メイン回
路に比べて小さなキャパシタを用いてチャージポンプ動
作を行う関係上、リーク電流を補う程度の電流供給能力
を得るのに約１ＭＨｚのような高い周波数に設定させる
必要がある。これに対して、メイン回路を構成する大き
なキャパシタを持つポンピング回路ＰＵＭＰ２を用いて
リーク電流を補うようにするものであるので、同じ電流
供給能力に設定する場合には、キャパシタの容量値が大
きい分だけ分周波数を低く設定できる。

【００３７】上記発振回路ＯＳＣ３は、定常的に動作さ
せられるものであるので、その発振周波数を低く設定で
きることはそこでの消費電流を減らせるものである。Ｃ
ＭＯＳ回路での消費電流は、ほぼ動作周波数に比例する
から、上記のように発振周波数を約１／２０に低くでき
るということは、発振回路での消費電流を約１／２０に
減らせることを意味している。

【００３８】この実施例では、上記発振回路ＯＳＣ３が
定常的に動作することを利用し、リフレッシュタイマー
の基準時間信号として利用するものである。すなわち、
発振回路ＯＳＣ３の発振出力は、バイナリーカウンタ回
路ＣＯＵＮＴに供給され、そこでの計数信号が制御回路
ＣＯＮＴに伝えられて、スタンバイ状態でメモリセルの
記憶情報が失われる前にそれを読み出してもとのメモリ
セルに再書き込みするというセルフリフレッシュ周期に
対応して形成される内部信号ＲＡＳ’が形成される。図
示しないが、セルフリフレッシュ制御回路では、上記信
号ＲＡＳ’によりアドレス歩進動作を行わせてリフレッ
シュアドレス信号を生成して、上記のようなデータ保持
を行うものである。

【００３９】リフレッシュ動作には、上記のようなセル
フリフレッシュ動作の他に外部からリフレッシュ動作を
指示するＣＢＲリフレッシュモードがある。すなわち、
タイミング回路ＴＧ１とＴＧ２により、ＲＡＳ信号に先
立ってＣＡＳ信号をロウレベルにすることによりＣＢＲ
リフレッシュモードが指示される。このＣＢＲ信号は、
上記制御回路ＣＯＮＴに供給されて内部信号ＲＡＳ’を
発生させて、上記同様なリフレッシュ動作を行わせる。

【００４０】ダイナミック型ＲＡＭをアクティブ状態に
するクロックパルスＲＡＳ、ＤＯＥ及びアドレス信号変
化検出パルスＡＴＤは、１ショットパルス発生回路に供
給されて信号の変化タイミングに発生させられるパルス
信号にされる。ＲＡＳ信号は、実質的なチップセレクト
信号であり、アドレス信号の取り込みとＸ系のアドレス
選択動作が行われる。このような動作に応じて基板に電
流が流れるのでそれを補うようにポンピング回路ＰＵＭ
Ｐ２を動作させるものである。なお、上記ＲＡＳ信号
は、内部回路で形成されるＣＢＲリフレッシュやセルフ
リフレッシュのための制御信号ＲＡＳ’を含むものであ
る。

【００４１】アドレス信号変化検出回路ＡＴＤは、ＲＡ
Ｓ信号及びＣＡＳ信号をロウレベルのままとしてロウ系
のアドレスを固定にしておいて、アドレスバッファＡＤ
Ｂを通してカラム系のアドレスを切り換えてメモリアク
セスを行うというスタティックカラムモードのときのア
ドレス信号の変化を検出してカラム選択動作に応じて基
板に電流が流れるのでそれを補うようにポンピング回路
ＰＵＭＰ２を動作させる。データ出力信号ＤＯＥが活性
化されると、比較的大きな出力電流を流す出力バッファ
回路が動作することに対応して基板に電流が流れるの
で、それを補うようにポンピング回路ＰＵＭＰ２を動作
させる。

【００４２】

【表１】

【００４３】以上の各動作モードと、ポンピング回路Ｐ
ＵＭＰ２が動作する入力パルスとの関係を表１に示して
いる。powerup は電源投入時のモードであり、activeは
ＲＡＭがアクセスされるとき、standby はＲＡＭに対し
てアクセスが行われないとき、self REFはセルフリフレ
ッシュモードのとき、burninはバーンインテストの時で
ある。

【００４４】昇圧電圧Ｖppは、ポンピング回路ＰＵＭＰ
１により形成される。ポンピング回路ＰＵＭＰ１は、セ
レクタＳＥＬ１から供給されるパルス信号を受けて５．
２Ｖのような昇圧電圧を発生させる。ポンピング回路Ｐ
ＵＭＰ１は、キャパシタを用いてブートストラップ電圧
を発生させるとともにそれを整流して昇圧電圧Ｖppを形
成する。

【００４５】この実施例では、大きなサイズのキャパシ
タを持つ１つのポンピング回路により、電源投入時のと
きのように比較的大きな電流供給能力を持って高速に立
ち上がる昇圧電圧を形成する動作と、アクティブ状態や
スタンバイ状態でのリーク電流や動作電流等を補う程度
の比較的小さな電流供給能力を持って高圧電圧の維持を
図るような２つの動作を行わせる。

【００４６】上記のような動作モードに応じた２種類の
電流供給能力の切り換えは、発振回路ＯＳＣ１により形
成される約２０ＭＨｚのような高い周波数のパルス信号
と、上記基板バックバイアス電圧Ｖbbを生成する回路と
共用される発振回路ＯＳＣ３により形成される約５０Ｋ
Ｈｚのような低い周波数のパルス信号と、特に制限され
ないが、外部から入力される制御信号ＲＡＳ、セルフリ
フレッシュのときにリフレッシュ制御回路により形成さ
れる内部信号ＲＡＳ’に基づいて形成される１ショット
パルス信号を動作モードに応じてセレクタＳＥＬ１を選
択的に切り換えてボンピング回路ＰＵＭＰ１に入力させ
ることにより行われる。

【００４７】基準電圧発生回路ＶＧは、約１．６Ｖのよ
うな基準電圧を発生させる。この基準電圧は、電圧比較
回路ＶＤＥＴ１に供給される。電圧比較回路ＶＤＥＴ１
は、分圧回路により昇圧電圧Ｖppが５．２Ｖのときの分
圧電圧が１．６Ｖになるような分圧電圧を形成し、それ
と上記基準電圧とを比較して昇圧電圧が所望の電圧にさ
れたか否かを検出する。すなわち、昇圧電圧Ｖppの消費
の大きいアクティブ時等において昇圧電圧Ｖppが低下し
たときには、これを電圧比較回路ＶＤＥＴ１が検出して
発振回路ＯＳＣ１を動作させる。

【００４８】発振回路ＯＳＣ１は、電圧比較回路ＶＤＥ
Ｔ１により電源投入時から昇圧電圧Ｖppが５．２Ｖにに
到達するまでの間、発振動作を行って上記約２０ＭＨｚ
のような高い周波数のパルス信号を形成し、これをポン
ピング回路ＰＵＭＰ１に供給して大きな電流供給能力を
持って強力に昇圧電圧Ｖppを５．２Ｖまで立ち上げるよ
うにするものである。これにより、電源投入からダイナ
ミック型ＲＡＭが動作可能になるまでの立ち上がり時間
を短くするものである。上記電源投入検出回路ＰＤＥＴ
は、基板バックバイアスＶbbをモニターしており、基板
バックバイアスＶbbが−２Ｖのような目標電圧に到達す
ると発振回路ＯＳＣ１の動作を停止させる。ただし、上
述したように、内部信号ＲＡＳ’がロウレベルにされる
アクティブ期間中に昇圧電圧Ｖppが低下した場合には、
再び発振回路ＯＳＣ１を発振させる。また、内部信号Ｒ
ＡＳ’がハイレベルにされるスタンバイ期間中に昇圧電
圧Ｖppが５．２Ｖに達していない場合には、発振回路Ｏ
ＳＣ３のパルス信号がポンピング回路ＰＵＭＰ１に伝え
られてポンピング動作が行われる。

【００４９】ダイナミック型ＲＡＭの初期不良洗い出し
のためにバーンインテスト（又はエージング）が行われ
る。バーインテストでは、ダイナミック型ＲＡＭを高温
度中の炉の中に置き、動作可能な上限電圧で動作させ
る。このようなバーインテストでは動作電圧が高くされ
る。それ故、上記のような５．２Ｖのような固定レベル
では相対的にレベルが不足する。したがって、動作電圧
Ｖddに対して＋２Ｖのような関係にあるかを電圧比較回
路ＶＤＥＴ２によりモニターし、不足するなら発振回路
ＯＳＣ１を動作させる。

【００５０】上記のような電源投入やバーンインテスト
等以外のときに、ポンピング回路ＰＵＭＰ１は、昇圧電
圧Ｖppが動作電流やリーク電流によって低下しない程度
の小さな電流供給能力を持つよう切り換えられる。発振
回路ＯＳＣ３は、上記のように定常的に動作して約５０
ＫＨｚのような低い周波数のパルス信号を形成する。こ
のような低い周波数のパルス信号としたのは、ポンピン
グ回路ＰＵＭＰ１が従来のメイン回路と同様に大きなキ
ャパシタを持つものであり、１回のチャージポンプ動作
において大きな電荷を蓄えることができることに対応し
ている。ただし、上記定常的な低い周波数のパルス信号
がポンピング回路ＰＵＭＰ１に伝えられるのは、昇圧電
圧Ｖppが５．２Ｖ以下に低下した時のみであり、この点
は基板電圧Ｖbbを形成するポンピング回路ＰＵＭＰ２と
は異なる。

【００５１】従来のサブ回路では、メイン回路に比べて
小さなキャパシタを用いてチャージポンプ動作を行う関
係上、リーク電流を補う程度の電流供給能力を得るのに
約１ＭＨｚのような高い周波数に設定させる必要があ
る。これに対して、メイン回路を構成する大きなキャパ
シタを持つポンピング回路ＰＵＭＰ１を用いてリーク電
流を補うようにするものであるので、同じ電流供給能力
に設定する場合には、キャパシタの容量値が大きい分だ
け分周波数を低く設定できる。

【００５２】上記発振回路ＯＳＣ３は、定常的に動作さ
せられるものであるので、その発振周波数を低く設定で
きることはそこでの消費電流を減らせるものである。ま
た、昇圧回路と基板電圧発生回路とで共用できるもので
あることに対応して、ここでの低消費電力化を図ること
ができる。

【００５３】

【表２】

【００５４】以上の各動作モードと、ポンピング回路Ｐ
ＵＭＰ１が動作する入力パルスとの関係を表２に示して
いる。powerup は電源投入時のモードであり、activeは
ＲＡＭがアクセスされるとき、standby はＲＡＭに対し
てアクセスが行われないとき、self REFはセルフリフレ
ッシュモードのとき、burninはバーンインテストの時で
ある。○／×は、電圧比較回路ＶＤＥＴ１とＶＤＥＴ２
の出力に対応して制御されること意味している。電圧比
較回路ＶＤＥＴ２は、動作電圧と昇圧電圧の関係を規定
するものであり、バーインテストそのものを検出するも
のではないので表２では−のようにどらでも良いように
している。

【００５５】図１には、上記基準電圧発生回路ＶＧと電
圧比較回路ＶＤＥＴ１の一実施例の回路図が示されてい
る。同図において、ＭＯＳＦＥＴのゲート部分に○印を
付加したのはＰチャンネル型ＭＯＳＦＥＴである。そし
て、ゲート部分に斜線と点を付したのは、低しきい値電
圧のＭＯＳＦＥＴである。このことは、以下の図２及び
図３においても同様である。

【００５６】この実施例の基準電圧発生回路は、定電圧
発生回路とトリミング機能を持つ電圧発生回路から構成
される。定電圧発生回路は、Ｐチャンネル型の低しきい
値電圧と通常のしきい値電圧とのしきい値電圧差に対応
した定電圧ＶＣを形成する。この定電圧ＶＣは、電圧発
生回路に供給されて、前記のような約１．６Ｖのような
基準電圧ＶＲＥＦが形成される。

【００５７】半導体集積回路に形成されるＭＯＳＦＥＴ
の比較的大きな特性バラツキによって、上記のような基
準電圧ＶＲＥＦを正確に形成することができないので、
上記定電圧ＶＣに対応した定電流を流すようにされた電
流ミラー形態のＰチャンネル型ＭＯＳＦＥＴのドレイン
電流とヒューズ手段により形成されたトリミング信号Ｔ
ＲＭ１〜ＴＲＭ６の組み合わせによって設定された電流
との差分をダイオード形態にされたＰチャンネル型ＭＯ
ＳＦＥＴに流し、上記定電圧ＶＣにより動作させられる
Ｎチャンネル型ＭＯＳＦＥＴとの分圧回路によって上記
のような基準電圧ＶＲＥＦを形成する。上記Ｐチャンネ
ル型ＭＯＳＦＥＴは、いずも低しきい値電圧とされる。

【００５８】電圧比較回路は、次の回路により構成され
る。上記基準電圧ＶＲＥＦは、ＭＯＳＦＥＴＱ１のゲー
トに供給される。このＭＯＳＦＥＴＱ１と差動形態にさ
れたＭＯＳＦＥＴＱ２のゲートには、昇圧電圧Ｖppを直
列形態のＰチャンネル型ＭＯＳＦＥＴにより分圧して形
成された電圧ＶＡが供給される。上記ＭＯＳＦＥＴＱ１
とＱ２のドレインには、電流ミラー形態にされたＰチャ
ンネル型ＭＯＳＦＥＴＱ３とＱ４がアクティブ負荷回路
として設けられる。上記ＭＯＳＦＥＴＱ１とＱ２の共通
化されたソースには、上記定電圧ＶＣがゲートに供給さ
れて定電流を流すＮチャンネル型ＭＯＳＦＥＴＱ５が設
けられる。

【００５９】この実施例では、出力電圧Ｖppの安定化を
図るために、上記定電流ＭＯＳＦＥＴＱ５による動作電
流に制御信号ＨＹＰＥによって制御されるＭＯＳＦＥＴ
Ｑ６により形成される電流を選択的に加えてその応答性
を速くする。すなわち、制御信号ＨＹＰＥによって、Ｄ
ＲＡＭがアクティブ状態のときには上記ＭＯＳＦＥＴＱ
６により形成される電流によって上記電圧比較回路を構
成する差動トランジスタＱ１とＱ２に大きな電流を流す
ようにし、分圧回路により分圧された電圧ＶＡが基準電
圧ＶＲＥＦに達したときに出力される出力信号ＤＥＴの
立ち下がりの遅延時間を短くする。

【００６０】上記のようなアクティブ状態では、前記の
ように２０ＭＨｚのような高い周波数のパルス信号がポ
ンピング回路に供給されているので、上記検出電圧の応
答性を高くして上記電圧ＶＲＥＦに達してからポンピン
グ回路が動作を停止するまでのポンピング回数を少なく
する。これは、昇圧電圧Ｖppが設定レベルに対して上記
オーバーポンピング回数分だけ高くなってしまうのを極
力抑えるようにするものである。

【００６１】上記差動ＭＯＳＦＥＴＱ１のドレイン出力
は、Ｐチャンネル型の出力ＭＯＳＦＥＴのゲートに供給
され、この出力ＭＯＳＦＥＴのドレイン側には上記定電
圧ＶＣがゲートに供給されて定電流負荷として作用する
Ｎチャンネル型ＭＯＳＦＥＴが設けられている。上記出
力回路の出力信号は、縦列形態にされたＣＭＯＳインバ
ータ回路Ｎ１とＮ２を通して検出信号ＤＥＴとして出力
される。

【００６２】図２には、上記２つの発振回路の一実施例
の回路図が示されている。ただし、定常的に動作して約
５０ＫＨｚのような低い周波数で発振する発振回路は、
その出力部のみのが示され、発振回路そのものは点線で
示されたブラックボックスにより表されている。

【００６３】約２０ＭＨｚのような高い周波数により発
振動作を行う発振回路は、リングオシレータにより構成
される。このリングオシレータは、その帰還ループを構
成する１つのインバータ回路に、信号ＤＥＴ、ＤＯＥ及
びＲＥＢによって形成される制御信号が供給されて、間
欠的な発振動作を行うようにされる。例えば、前記電圧
検出信号ＤＥＴがロウレベルにされると、ゲート回路Ｇ
４及びインバータ回路Ｎ４を通してロウレベルの信号が
出力されて、発振動作を停止させる。

【００６４】アウトプットイネーブル信号ＤＯＥがハイ
レベルにされた出力動作のとき、又はロウ系の制御信号
ＲＥＢがロウレベルにされるアクティブ状態では、信号
ＨＹＰＥがハイレベルにされており、信号ＤＥＴがハイ
レベルにされている期間では発振動作が行われる。この
発振動作に対応して、ポンピング回路のポンピング動作
によって昇圧電圧Ｖppが上昇して、設定レベルにされる
と電圧比較回路の検出信号ＤＥＴがロウレベルになり、
発振動作が停止させられる。

【００６５】信号ＤＯＥ又はＲＥＢが到来する毎に、上
記信号ＨＹＰＥと遅延回路ＤＬＡＹにより形成された遅
延パルスとによって１シットパルスを発生させ、上記発
振回路の出力信号ＯＳＣとして出力される。これによ
り、ＤＲＡＭの動作が開始されるとき、あるいは出力回
路が動作を開始するときに事前に１ショットパルスを発
生させて昇圧電圧の低下を未然に小さくする。

【００６６】定常的に低い周波数により発振動作を行う
回路では、出力部に設けられたゲート回路Ｇ５に上記電
圧比較回路により形成された検出信号ＤＥＴが供給され
る。検出信号ＤＥＴは、昇圧電圧Ｖppの分圧電圧ＶＡが
基準電圧ＶＲＥＦに達するとロウレベルに変化するの
で、ゲート回路Ｇ５がゲートを閉じて出力信号ＯＳＣＬ
をハイレベルの固定レベルにし、ポンピング回路のポン
ピング動作を停止させるようにするものである。

【００６７】図３には、マルチプレクサと昇圧回路の一
実施例の回路図が示されている。マルチプレクサは、Ｃ
ＭＯＳ回路から構成されて信号ＲＥＢがハイレベルにさ
れるスタンバイ状態では上記低い周波数の発振パルスＯ
ＳＣＬを選択して昇圧回路の入力パルスＯＳＣＩＮとす
る。上記信号ＲＥＢがロウレベルにされるアクティブ状
態では、上記高い周波数の発振パルスＯＳＣを選択して
昇圧回路の入力パルスＯＳＣＩＮとする。

【００６８】ポンピング回路のキャパシタＣ３は、入力
パルスから形成された１ショットパルスによって、キャ
パシタＣ４、Ｃ５及びＣ６のチャージアップを行うＭＯ
ＳＦＥＴのゲート電圧を電源電圧ＶＣＣ以上に高くし、
上記チャージアップ電圧を電源電圧ＶＣＣまで大きくす
る。これにより、チャージポンピングの効率を高くする
ものである。

【００６９】キャパシタＣ５は、キャパシタＣ４により
昇圧電圧を形成するＣＭＯＳインバータ回路の動作電圧
を高くし、それにより形成されるハイレベルの出力信号
を高い電圧として出力スイッチＭＯＳＦＥＴＱ７のゲー
トに伝えることにより、キャパシタＣ６のブートストラ
ップ作用によって形成された昇圧電圧をレベル損失なく
出力昇圧電圧Ｖppとして出力させるためのものである。
上記キャパシタＣ６を除いたキャパシタＣ３〜Ｃ５は、
前記のような小さな負荷しか駆動しないから小さな容量
により構成される。これに対して、キャパシタＣ６は、
そのポンピング動作によって出力昇圧電圧Ｖppを形成す
るものであるから、例えば１００ｐＦのように大きな容
量値にされる。

【００７０】上記図１ないし図３の実施例では、動作電
圧を電源電圧ＶＣＣとして表しているが、前記図７の実
施例のように内部降圧回路により電圧が形成されるもの
では、降圧された電圧ＶＣＬが用いられる。また、外部
から供給される電源電圧により内部回路が動作させられ
るものでは、それが上記動作電圧ＶＣＣとされる。

【００７１】図４には、上記昇圧電圧発生回路のアクテ
ィブ状態の一実施例の動作波形図が示されている。ロウ
アドレスストローブ信号ＲＡＳＢ（ここで、Ｂはバー信
号の意味であり、ロウレベルがアクティブレベルである
ことを表している。以下同じ）のロウレベルにより、ロ
ウ系のアドレス選択動作が開始される。すなわち、図示
しないが、ロウ系のアドレス信号の取り込みが行われ、
内部信号ＲＥＢのロウレベルにより、取り込まれたアド
レス信号に対応したワード線Ｗord が昇圧された選択レ
ベルに立ち上げられる。

【００７２】上記信号ＲＥＢのロウレベルにより、マル
チプレクサは高い周波数の発振回路側を選択している。
そして、信号ＲＥＢのロウレベルにより１ショットのパ
ルスが発生されて、ワード線Ｗord の立ち上がりに伴い
電流消費によって低下した昇圧電圧Ｖppの補充が行われ
る。

【００７３】カラムアドレスストローブ信号ＣＡＳＢの
ロウレベルによって、カラム系の選択動作が開始され
る。図示しないが、ライトイネーブル信号ＷＥＢのハイ
レベルによって読み出し動作が指示されたときには、上
記ＣＡＳＢのロウレベルにより信号ＤＯＥがハイレベル
にされ、選択されたメモリセルから読み出された出力信
号Ｄout が出力される。

【００７４】このような出力動作によって昇圧電圧Ｖpp
が低下して、前記のような分圧電圧ＶＡが基準電圧ＶＲ
ＥＦ以下になると、検出信号ＤＥＴがハイレベルにされ
て、発振回路により形成された発振パルスＯＳＣＩＮに
よりポンピング回路が動作して、昇圧動作が行われる。
このポンピング動作によって昇圧電圧Ｖppが段階的に高
くなり、上記基準電圧ＶＲＥＦに到達すると電圧比較回
路により検出される。このとき、前記のように信号ＨＹ
ＰＥのハイレベルにより、電圧比較回路の動作電流が大
きくされ、その応答性が高くされる。この結果、昇圧電
圧Ｖppが設定レベルに達してから、検出信号ＤＥＴがロ
ウレベルに変化するまでの時間Ｔ２が短くされ、この実
施例では２回のオーバーポンピング動作の後に昇圧動作
が停止させられる。

【００７５】図５には、上記昇圧電圧発生回路のスタン
バイ状態の一実施例の動作波形図が示されている。スタ
ンバイ状態ではロウアドレスストローブ信号ＲＡＳＢ及
びカラムアドレスストローブ信号ＣＡＳＢともにハイレ
ベルのままにされる。このときには、信号ＲＥＢはハイ
レベルにされており、マルチプレクサは低い周波数の発
振回路側を選択している。そして、信号ＨＹＰＥはロウ
レベルにされており、電圧比較回路は定電流ＭＯＳＦＥ
Ｔにより形成された相対的に小さな動作電流により動作
している。

【００７６】リーク電流等によって昇圧電圧Ｖppが低下
し、前記のような分圧電圧ＶＡが基準電圧ＶＲＥＦ以下
になると、検出信号ＤＥＴがハイレベルにされて、発振
回路により形成された低い周波数の発振パルスＯＳＣＩ
Ｎによりポンピング回路が動作して昇圧動作が行われ
る。このポンピング動作によって昇圧電圧Ｖppが段階的
に高くなり、上記基準電圧ＶＲＥＦに到達すると電圧比
較回路により検出される。このとき、前記のように信号
ＨＹＰＥのロウレベルにより、電圧比較回路の動作電流
が小さくされてその応答性が低くされる。この結果、昇
圧電圧Ｖppが設定レベルに達してから、検出信号ＤＥＴ
がロウレベルに変化するまでの時間Ｔ２’が、約５０Ｋ
Ｈｚのような発振周波数に対応して長くされ、前記同様
に２回のオーバーポンピング動作の後に昇圧電圧が停止
させられる。

【００７７】すなわち、上記電圧比較回路の応答性は、
それが監視を行っている動作モードのときの発振パルス
の周波数に対応し、基準電圧ＶＲＥＦに到達した電圧検
出動作を行ってからポンピング動作を停止させるまでの
オーバーポンピング回数が同じくなるようにされる。こ
のようなチャージポンピング周波数に対応した電圧比較
回路の応答性の切り換えにより、昇圧電圧Ｖppの最大電
圧をスタンバイ状態とアクティブ状態とで合わせ込むこ
とができる。

【００７８】この結果、スタンバイ状態及びアクティブ
状態において、消費電流を最小にできるように発振周波
数を切り換えるものにおいて、昇圧電圧Ｖppの最大電圧
を一定にできるから、信頼性の向上を図ることができ
る。特に、素子の微細化によって耐圧マージンの小さな
半導体集積回路装置では、素子特性の劣化や破壊を防止
することができるものとなる。

【００７９】以上は、昇圧電圧回路に適用した場合につ
いて説明したが、基板バックバイアス電圧側において
も、上記同様にスタンバイ状態とアクティブ状態とでチ
ャージポンプ回路の周波数を切り換えているから、その
電圧を監視する電圧比較回路の応答性を切り換えること
により基板バックバイアス電圧の安定化を図ることがで
きる。

【００８０】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 内部動作電圧に対して逆極性にされた出力電圧
又は内部動作電圧に対して昇圧された出力電圧を形成す
るポンピング回路に対して、動作モードに応じて上記高
い周波数とされたパルス信号又は低い周波数とされたパ
ルス信号をセレクタにより選択して供給し、基準電圧と
分圧された出力電圧とを比較して上記基準電圧に対して
分圧された出力電圧が絶対値的に大きくされたときにポ
ンピング回路の動作を停止させるとともに、上記ポンピ
ング回路が高い周波数のパルス信号によって動作すると
きに上記電圧比較回路の動作電流を大きくする。この構
成では、電圧比較回路の応答性の切り換えより、出力電
圧が設定レベルに到達したときからポンピング動作を停
止させるまでの時間を調整して、アクティブ時とスタン
バイ時での出力電圧の均一化を図ることができるという
効果が得られる。

【００８１】（２） 高い周波数のパルス信号を形成す
る発振回路を動作状態に応じて間欠的に動作させること
により、低消費電力化を図ることができるという効果が
得られる。

【００８２】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
ナミック型ＲＡＭは基板バックバイアス電圧のみを内蔵
するもの、あるいは昇圧電圧発生回路のみを内蔵するも
のであってもよい。チャージポンプ回路は、前記のよう
なワード線の選択レベル等を形成するもの他、ＤＣ−Ｄ
Ｃコンバータとしての内部電源回路として広く利用でき
る。例えば、ＥＰＲＯＭや一括消去型ＥＰＲＯＭのよう
なプログラマブルＲＯＭの書き込み動作又は消去動作に
用いられる正の高電圧又は負電圧等を形成する回路にも
同様に適用できる。

【００８３】この発明は、上記のようなダイナミック型
ＲＡＭやＥＰＲＯＭあるいは一括消去型ＥＥＰＲＯＭ等
のような半導体記憶装置の他、チャージポンプ回路を含
む半導体集積回路装置に広く利用できる。

【００８４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、内部動作電圧に対して逆極
性にされた出力電圧又は内部動作電圧に対して昇圧され
た出力電圧を形成するポンピング回路に対して、動作モ
ードに応じて上記高い周波数とされたパルス信号又は低
い周波数とされたパルス信号をセレクタにより選択して
供給し、基準電圧と分圧された出力電圧とを比較して上
記基準電圧に対して分圧された出力電圧が絶対値的に大
きくされたときにポンピング回路の動作を停止させると
ともに、上記ポンピング回路が高い周波数のパルス信号
によって動作するときに上記電圧比較回路の動作電流を
大きくする。この構成では、電圧比較回路の応答性の切
り換えより、出力電圧が設定レベルに到達したときから
ポンピング動作を停止させるまでの時間を調整して、ア
クティブ時とスタンバイ時での出力電圧の均一化を図る
ことができる。

【図面の簡単な説明】

【図１】この発明に用いられる基準電圧発生回路と電圧
比較回路の一実施例を示す回路図である。

【図２】この発明に用いられる発振回路の一実施例を示
す回路図である。

【図３】この発明に用いられるマルチプレクサとポンピ
ング回路の一実施例を示す回路図である。

【図４】この発明に係る昇圧電圧発生回路のアクティブ
状態での動作の一例を説明するための波形図である。

【図５】この発明に係る昇圧電圧発生回路のスタンバイ
状態での動作の一例を説明するための波形図である。

【図６】この発明に係る基板電圧発生回路と昇圧電圧発
生回路との一実施例を示すブロック図である。

【図７】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示す全体ブロック図である。

【符号の説明】

Ｑ１〜Ｑ７…ＭＯＳＦＥＴ、Ｃ１〜Ｃ６…キャパシタ、
Ｎ１〜Ｎ７…インバータ回路、Ｇ１〜Ｇ５…ゲート回
路、ＤＥＬＡＹ…遅延回路。ＶＤＥＴ１，ＶＤＥＴ２…
電圧比較回路、ＯＳＣ１〜ＯＣＳ３…発振回路、ＶＧ…
基準電圧発生回路、ＰＵＭＰ１，ＰＵＭＰ２…ポンピン
グ回路、ＳＥＬ１，ＳＥＬ２…セレクタ、ＴＧ１，ＴＧ
２…タイミング発生回路、ＣＢ１，ＣＢ２…制御入力バ
ッファ、ＡＤＢ…アドレスバッファ、ＡＴＤ…アドレス
信号変化検出回路、ＰＤＥＴ…電源投入検出回路、ＢＤ
ＥＴ…バーンイン検出回路、ＣＯＵＮＴ…バイナリーカ
ウンタ回路、ＣＯＮＴ…制御回路。１…メモリマット、
２…センスアンプ、３…Ｘデコーダ、４…マット制御信
号発生回路、５…Ｙ選択回路、6 …ワードクリア回路、
７…メインアンプ、８…内部降圧回路（センスアンプ
用）、９Ａ〜９Ｃ…入力パッドエリア、１０…Ｘ系回路
と、１１…ＲＡＳ系制御信号回路、１２…ＷＥ系信号制
御回路、１３…Ｙ系回路１４…ＣＡＳ系制御信号回路、
１５…テスト回路、１６…基準電圧発生回路、１７…内
部降圧回路、１８…基板電圧発生回路、１９…データ出
力バッファ回路、２０…データ入力バッファ回路、２１
…昇圧電圧発生回路。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 高い周波数のパルス信号を発生させる第
   １の発振回路と、低い周波数のパルス信号を発生させる
   第２の発振回路と、動作モードに応じて少なくとも上記
   高い周波数とされたパルス信号又は低い周波数とされた
   パルス信号を選択するセレクタと、このセレクタにより
   選択されたパルス信号を受けて内部動作電圧に対して逆
   極性にされた出力電圧又は内部動作電圧に対して昇圧さ
   れた出力電圧を形成するポンピング回路と、基準電圧と
   分圧された出力電圧とを比較する電圧比較回路と、上記
   基準電圧に対して分圧された出力電圧が絶対値的に大き
   くされたときの電圧比較出力信号によってパルス信号の
   出力を停止させるゲート回路とを備え、上記ポンピング
   回路が高い周波数のパルス信号によって動作するときに
   上記電圧比較回路の動作電流を大きくしてなることを特
   徴とする半導体集積回路装置。
2. 【請求項２】 基準電圧と分圧された出力電圧とを比較
   する電圧比較回路と、上記基準電圧に対して分圧された
   出力電圧が絶対値的に小さくされたときの電圧比較出力
   信号により制御されて高い周波数のパルス信号を発生さ
   せる第１の発振回路と、定常的に発振動作を行って低い
   周波数のパルス信号を形成し、上記電圧比較回路の出力
   信号によりパルス信号の出力動作が制御される第２の発
   振回路と、動作モードに応じて少なくとも上記高い周波
   数とされたパルス信号又は低い周波数とされたパルス信
   号を選択するセレクタと、このセレクタにより選択され
   たパルス信号を受けて内部動作電圧に対して逆極性にさ
   れた出力電圧又は内部動作電圧に対して昇圧された出力
   電圧を形成するポンピング回路とを備え、上記ポンピン
   グ回路が高い周波数のパルス信号によって動作するとき
   に上記電圧比較回路の動作電流を大きくしてなることを
   特徴とする半導体集積回路装置。
3. 【請求項３】 上記電圧比較回路の動作電流は、分圧さ
   れた出力電圧が基準電圧に達した時からポンピング動作
   が停止させられるまでのポンピング回数が上記低い周波
   数のパルス信号のときと高い周波数のパルス信号ときと
   ほぼ一致するように設定されるものであることを特徴と
   する請求項１又は請求項２の半導体集積回路装置。
4. 【請求項４】 上記逆極性にされた出力電圧は、基板バ
   ックバイアス電圧であり、上記第２の発振回路はかかる
   基板バックバイアス電圧と昇圧された出力電圧をそれぞ
   れ形成する２つのポンピング回路に共通に用いられるも
   のであることを特徴とする請求項２又は請求項３の半導
   体集積回路装置。