KR20180025122A - 슬루 부스트 클램프 회로 - Google Patents

슬루 부스트 클램프 회로 Download PDF

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KR20180025122A
KR20180025122A KR1020170019193A KR20170019193A KR20180025122A KR 20180025122 A KR20180025122 A KR 20180025122A KR 1020170019193 A KR1020170019193 A KR 1020170019193A KR 20170019193 A KR20170019193 A KR 20170019193A KR 20180025122 A KR20180025122 A KR 20180025122A
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supply voltage
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KR1020170019193A
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이윤재
노정진
이재성
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한양대학교 에리카산학협력단
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Abstract

슬루 부스트 클램프 회로가 제공된다. 상기 슬루 부스트 클램프 회로는, 입력 단자와 연결되어 구동하는 제1 트랜지스터, 및 출력 단자와 연결되어 구동하는 제2 트랜지스터를 포함하는 차동 회로, 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 바이어스 회로, 상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 출력 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 전류 미러, 상기 제1 전원 전압 라인과 상기 제1 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 전류 미러, 상기 제1 노드 및 제2 전원 전압 라인 사이, 및 상기 출력 단자 및 상기 제2 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 전류 미러, 및 상기 제1 트랜지스터의 드레인 노드와 제3 전원 전압 라인 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 제3 전원 전압 라인 사이에, 각각 직렬로 접속된 트랜지스터들을 포함하는 복수의 바이어스 회로를 포함한다.

Description

슬루 부스트 클램프 회로{Slew Rate Boost Clamp Circuit}
본 발명은 슬루 부스트 클램프 회로에 관련된 것이다.
전자 산업의 발전으로 다양한 모바일 기기, 웨어러블 기기 등에 대한 수요가 증가함에 따라, 이러한 기기에 사용될 수 있는 고성능의 전자 소자에 대한 요구가 지속되고 있다.
이러한 요구에 따라서, 반도체 회로 설계 기술, 반도체 공정 기술 등 반도체 기술의 개발을 통해, 메모리 소자, 디스플레이 소자 등 다양한 전자 소자의 기술적 특성을 향상시키기 위한 연구 개발이 진행되고 있다.
예를 들어, 디스플레이의 구동 회로에 내부의 출력 버퍼로 이용되는 슬루 부스트 클램프 회로의 과도응답 특성 및 슬루율을 향상시키기 위한 연구 개발이 진행되고 있다.
미국 특허출원번호 10/878,849
본 발명이 해결하고자 하는 일 기술적 과제는, 빠른 과도응답을 갖는 슬루 부스트 클램프 회로를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 소형의 슬루 부스트 클램프 회로를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 고 슬루율의 슬루 부스트 클램프 회로를 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
상기 기술적 과제를 해결하기 위해, 본 발명은 갖는 슬루 부스트 클램프 회로를 제공한다.
일 실시 예에 따르면, 상기 슬루 부스트 클램프 회로는, 입력 단자와 연결되어 구동하는 제1 트랜지스터, 및 출력 단자와 연결되어 구동하는 제2 트랜지스터를 포함하는 차동 회로, 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 바이어스 회로, 상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 출력 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 전류 미러, 상기 제1 전원 전압 라인과 상기 제1 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 전류 미러, 상기 제1 노드 및 제2 전원 전압 라인 사이, 및 상기 출력 단자 및 상기 제2 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 전류 미러, 및 상기 제1 트랜지스터의 드레인 노드와 제3 전원 전압 라인 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 제3 전원 전압 라인 사이에, 각각 직렬로 접속된 트랜지스터들을 포함하는 복수의 바이어스 회로를 포함할 수 있다.
일 실시 예에 따르면, 상기 슬루 부스트 클램프 회로는, 상기 제1 트랜지스터의 소스 노드와 제3 전원 전압 라인, 및 상기 제2 트랜지스터의 소스 노드와 상기 제3 전원 전압 라인 사이에 접속된 바이어스 정전류원을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 바이어스 회로의 트랜지스터들은, 제1 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형일 수 있다.
일 실시 예에 따르면, 상기 제1 전류 미러의 트랜지스터들은, 상기 제1 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형일 수 있다.
일 실시 예에 따르면, 상기 제2 전류 미러의 트랜지스터들은, 상기 제2 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형일 수 있다.
일 실시 예에 따르면, 상기 제3 전류 미러의 트랜지스터들은, 상기 제1 노드와 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고, 상기 제2 전원 전압 라인은 접지를 제공할 수 있다.
일 실시 예에 따르면, 상기 복수의 바이어스 회로는, 상기 제1 트랜지스터의 드레인 노드와 제2 노드 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 출련 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 바이어스 회로, 상기 제2 노드와 제3 노드 사이, 및 상기 출력 단자와 제4 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 바이어스 회로, 및 상기 제3 노드와 상기 제3 전원 전압 라인 사이 및 상기 제4 노드와 상기 제3 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제4 바이어스 회로를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 바이어스 회로의 트랜지스터들은, 제2 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형일 수 있다.
일 실시 예에 따르면, 상기 제3 바이어스 회로의 트랜지스터들은, 제3 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제2 도전형일 수 있다.
일 실시 예에 따르면, 상기 제4 바이어스 회로의 트랜지스터들은, 상기 제2 노드에 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고, 상기 제3 전원 전압 라인은 접지를 제공할 수 있다.
본 발명의 실시 예에 따른 슬루 부스트 클램프 회로는 큰 부하 커패시터를 구동하는 경우 빠른 과도응답을 가질 수 있다. 또한, 본 발명의 실시 예에 따른 슬루 부스트 클램프 회로는 동일한 면적을 사용하면서, 클램프 기능뿐만 아니라 높은 슬루율까지 제공할 수 있다.
도 1은 본 발명의 제1 실시 예에 따른 슬루 부스트 클램프 회로를 설명하기 위한 회로도이다.
도 2는 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프 회로를 설명하기 위한 회로도이다.
도 3은 rising step 입력 시 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프의 동작 방법을 설명하기 위한 회로도이다.
도 4는 falling step 입력 시 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프의 동작 방법을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시 예들에 따른 슬루 부스트 클램프의 시뮬레이션 결과 그래프이다.
도 6은 본 발명의 실시 예에 따른 슬루 부스트 클램프 회로를 포함하는 표시 장치의 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 제1 실시 예에 따른 슬루 부스트 클램프 회로를 설명하기 위한 회로도이다.
도 1을 참조하면, 슬루 부스트 클램프 회로는, 차동 회로, 제1 내지 제4 바이어스 회로, 제1 전류 미러, 제2 전류 미러, 부하 커패시터(CL), 및 바이어스 정전류원(Iss)를 포함할 수 있다.
상기 차동 회로는, 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 포함할 수 있다. 상기 제1 트랜지스터(M1)는 입력 단자(VIN)에 접속되는 게이트를 가지고, 상기 제1 트랜지스터(M1)의 소스 노드는 상기 바이어스 정전류원(ISS)에 접속될 수 있다. 또한, 상기 제2 트랜지스터(M2)는 출력 단자(VOUT)에 접속되는 게이트를 가질 수 있고, 상기 제2 트랜지스터(M2)의 소스 노드는 상기 바이어스 정전류원(ISS)에 접속될 수 있다. 상기 제1 트랜지스터(M1) 및 상기 제2 트랜지스터(M2)는 제2 도전형의 트랜지스터일 수 있다. 다시 말하면, 상기 제1 트랜지스터(M1) 및 상기 제2 트랜지스터(M2)는 N형 MOSFET일 수 있다.
상기 제1 바이어스 회로는, 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 상기 제3 트랜지스터(M3)는 제1 바이어스 전압(Vb1)가 인가되는 게이트를 가지고, 상기 제3 트랜지스터(M3)의 소스 노드는 제1 전원 전압 라인(VDD)에 접속되고, 상기 제3 트랜지스터(M3)의 드레인 노드는 상기 제1 트랜지스터(M1)의 드레인 노드에 접속될 수 있다. 상기 제4 트랜지스터(M4)는 상기 제1 바이어스 전압(Vb1)가 인가되는 게이트를 가지고, 제4 트랜지스터(M4)의 소스 노드는 상기 제1 전원 전압 라인(VDD)에 접속되고, 상기 제4 트랜지스터(M4)의 드레인 노드는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속될 수 있다. 상기 제3 트랜지스터(M3) 및 상기 제4 트랜지스터(M4)는 제1 도전형의 트랜지스터일 수 있다. 다시 말하면, 상기 제3 트랜지스터(M3) 및 상기 제4 트랜지스터(M4)는 P형 MOSFET일 수 있다.
상기 제2 바이어스 회로는, 제5 트랜지스터(M5) 및 제6 트랜지스터(M6)를 포함할 수 있다. 상기 제5 트랜지스터(M5)는 제2 바이어스 전압(Vb2)가 인가되는 게이트를 가지고, 상기 제5 트랜지스터(M5)의 소스 노드는 제1 트랜지스터(M1)의 드레인 노드에 접속되고, 상기 제5 트랜지스터(M5)의 드레인 노드는 제2 노드(N2)에 접속될 수 있다. 상기 제6 트랜지스터(M6)는 상기 제2 바이어스 전압(Vb2)이 인가되는 게이트를 가지고, 제6 트랜지스터(M6)의 소스 노드는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속되고, 상기 제6 트랜지스터(M6)의 드레인 노드는 상기 출력 단자(VOUT)에 접속될 수 있다. 상기 제5 트랜지스터(M5) 및 상기 제6 트랜지스터(M6)는 제1 도전형의 트랜지스터일 수 있다.
상기 제3 바이어스 회로는, 제7 트랜지스터(M7) 및 제8 트랜지스터(M8)를 포함할 수 있다. 상기 제7 트랜지스터(M7)는 제3 바이어스 전압(Vb3)이 인가되는 게이트를 가지고, 상기 제7 트랜지스터(M7)의 소스 노드는 제3 노드(N3)에 접속되고, 상기 제7 트랜지스터(M7)의 드레인 노드는 제2 노드(N2)에 접속될 수 있다. 상기 제8 트랜지스터(M8)는 상기 제3 바이어스 전압(Vb3)이 인가되는 게이트를 가지고, 제8 트랜지스터(M8)의 소스 노드는 상기 제4 노드(N4)에 접속되고, 상기 제8 트랜지스터(M8)의 드레인 노드는 상기 출력 단자(VOUT)에 접속될 수 있다. 상기 제7 트랜지스터(M7) 및 상기 제8 트랜지스터(M8)는 제2 도전형의 트랜지스터일 수 있다.
상기 제4 바이어스 회로는, 제9 트랜지스터(M9) 및 제10 트랜지스터(M10)를 포함할 수 있다. 상기 제9 트랜지스터(M9)는 상기 제2 노드(N2)와 접속되는 게이트를 가지고, 상기 제9 트랜지스터(M9)의 소스 노드는 제3 전원 전압 라인에 접속되고, 상기 제9 트랜지스터(M9)의 드레인 노드는 상기 제3 노드(N3)에 접속될 수 있다. 상기 제10 트랜지스터(M10)는 상기 제2 노드(N2)와 접속되는 게이트를 가지고, 제10 트랜지스터(M10)의 소스 노드는 상기 제3 전원 전압 라인에 접속되고, 상기 제10 트랜지스터(M10)의 드레인 노드는 상기 제4 노드(N4)에 접속될 수 있다. 상기 제9 트랜지스터(M9) 및 상기 제10 트랜지스터(M10)는 제2 도전형의 트랜지스터일 수 있다. 또한, 상기 제3 전원 전압 라인은 접지를 제공할 수 있다.
상기 제1 전류 미러는, 제11 트랜지스터(M11) 및 제12 트랜지스터(M12)를 포함할 수 있다. 상기 제11 트랜지스터(M11)는 상기 제1 트랜지스터(M1)의 드레인 노드에 접속되는 게이트를 가지고, 상기 제11 트랜지스터(M11)의 소스 노드는 상기 제1 전원 전압 라인(Vdd)에 접속되고, 상기 제11 트랜지스터(M11)의 드레인 노드는 상기 제1 트랜지스터(M1)의 드레인 노드에 접속될 수 있다. 상기 제12 트랜지스터(M12)는 상기 제1 트랜지스터(M1)의 드레인 노드에 접속되는 게이트를 가지고, 상기 제12 트랜지스터(M12)의 소스 노드는 상기 제1 전원 전압 라인(Vdd)에 접속되고, 상기 제12 트랜지스터(M12)의 드레인 노드는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속될 수 있다. 상기 제11 트랜지스터(M11) 및 상기 제12 트랜지스터(M12)는 제1 도전형의 트랜지스터일 수 있다.
상기 제2 전류 미러는, 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 포함할 수 있다. 상기 제13 트랜지스터(M13)는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속되는 게이트를 가지고, 상기 제13 트랜지스터(M13)의 소스 노드는 상기 제1 전원 전압 라인(Vdd)에 접속되고, 상기 제13 트랜지스터(M13)의 드레인 노드는 상기 제1 트랜지스터(M1)의 드레인 노드에 접속될 수 있다. 상기 제14 트랜지스터(M14)는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속되는 게이트를 가지고, 상기 제14 트랜지스터(M14)의 소스 노드는 상기 제1 전원 전압 라인(Vdd)에 접속되고, 상기 제14 트랜지스터(M14)의 드레인 노드는 상기 제2 트랜지스터(M2)의 드레인 노드에 접속될 수 있다. 상기 제13 트랜지스터(M13) 및 상기 제14 트랜지스터(M14)는 제1 도전형의 트랜지스터일 수 있다.
Op Amp 의 슬루율 스펙을 측정할 때는 Unity-Gain Buffer 로서 입력단과 출력단을 바로 연결하고, 스텝 입력과 같은 Large-signal 을 통하여 출력신호를 해석한다. 평형상태에서는 Small-signal 입력시 출력단의 전류가 Transconductance 에 비례하여 Linear 가 아닌 Exponential 응답을 갖는다. 그러나 Large-signal 이 입력되면 입력 트랜지스터 한 쪽이 모든 바이어스 전류를 구동하고, 나머지 한 쪽은 전류를 흘리지 않는다. 이때 출력 전류는 더 이상 Transconductance 에 비례하지 않고 바이어스 전류로 일정하게 된다. 따라서 상기 바이어스 정전류원(ISS)의 전류 ISS 만이 출력단의 부하 캐패시터(CL)를 충전하게 되고, 상기 출력 단자(VOUT)의 전압이 충분히 변하고 나면 한 쪽 입력 트랜지스터로만 흐르던 전류가 다시 분배되어 Small-signal 의 동작형태로 돌아가게 된다. 즉 Large-signal 이 가해지면 출력이 Linear 한 특성을 보이다가, 일정한 전압에 도달한 순간부터 Exponential 하게 변한다. 이 때 출력 응답의 기울기인 Slew Rate 는 근사적으로 [수학식 1] 과 같이 표현된다.
[수학식 1]
Figure pat00001
Small-signal Bandwidth 는 충분히 빠른 속도를 내더라도, Large-signal 의 경우는 Slew Rate 때문에 그렇지 못한다. 따라서 빠른 Large-signal 동작을 위해서는 상기 바이어스 정전류원(ISS)의 전류 ISS 를 늘리는 것이 도움이 된다. 그러나 출력단은 상기 바이어스 정전류원(ISS)의 전류 ISS 에 독립적인 바이어스 전류 IP 가 흐르기 때문에 IP 가 ISS 보다 작은 경우, 출력단의 전류가 ISS 까지 증가하지 못한다. 따라서 ISS 가 IP 보다 클 경우, 상기 입력 단자(VIN) 에 Rising Step 입력이 가해지면 상기 제5 트랜지스터(M5) 가 Turn-off 되어, 상기 제1 트랜지스터(M1)의 드레인 노드의 전압이 감소하고 상기 제1 트랜지스터(M1)는 Triode Mode로 동작하게 된다. Slewing 이 끝나고 정상적으로 동작하게 되면, 상기 제1 트랜지스터(M1)은 Overdrive Voltage를 다시 정상적인 값으로 확보하게 되는데, Triode Mode에서 Saturation Mode 로 돌아가는 과정으로 시간이 많이 걸리게 된다. Mixed-signal Design에서 Large-signal 에 대해 회로가 이와 같은 느린 회복을 보일 경우, Triode Mode에서 동작하고 있는 트랜지스터가 원인이 될 수 있다. 따라서, 상기 제1 트랜지스터(M1)가 Triode Mode에서 동작하지 않도록, 상기 제1 트랜지스터(M1)의 드레인 노드 및 상기 제2 트랜지스터(M2)의 드레인 노드가 일정전압을 유지하도록 클램프 회로가 도 1에 도시된 것과 같이 추가될 수 있다.
상기 클램프 회로는 상기 제11 내지 제14 트랜지스터들(M11, M12, M13, M14)을 포함하는 상기 제1 전류 미러 및 상기 제2 전류 미로로 구성될 수 있다. 평형상태에서는 상기 제11 내지 제14 트랜지스터들(M11, M12, M13, M14) 게이트-소스 전압이 모두 문턱전압 아래로 유지되기 때문에 동작하지 않다가, ISS 가 IP 보다 큰 경우, 상기 입력 단자(VIN) 에 Rising Step 입력이 가해지면 상기 제1 트랜지스터(M1)의 드레인 노드 전압이 감소하고, 상기 제11 트랜지스터(M11), 및 상기 제12 트랜지스터(M12)가 Turn-on 된다.
아래의 [수학식 2]와 같이 상기 제11 트랜지스터(M11)는 상기 제1 트랜지스터(M1)의 드레인 노드의 전압유지를 위해 입력단에 부족한 전류를 보충해주는 역할을 하고 동시에 상기 제12 트랜지스터(M12)는 전류 미러를 통해 출력 단자(Vout)에 부족한 전류를 공급하는 역할을 한다.
[수학식 2]
Figure pat00002
이 때 상기 제11 트랜지스터(M11) 및 상기 제12 트랜지스터(M12) 의 배율을 1:1이 아닌 1:K (K>1) 로 선택하면 근사적으로 [수학식 3] 과 같이 표현할 수 있고, ISS 보다 더 높은 전류 Icharge가 부하 캐패시터(CL)에 충전된다. 반대로 부하 캐패시터(CL)가 방전되는 경우에도 같은 방식으로 계산이 가능하다.
[수학식 3]
Figure pat00003
IP 와 ISS 를 거의 같게 만들어 파워 소모와 Slew Rate가 최적호될 수 있다. 이 경우, [수학식 1] 과 같이 ISS 에 의해서만 Slew Rate 가 결정되고, 부하 캐패시터에 충전되는 Icharge 가 ISS 를 넘을 수 없다. 하지만 도 1 과 같은 구조를 사용하면 [수학식 3] 과 같이 부하 캐패시터에 충전되는 전류 Icharge 가 K 값에 의해 조절이 가능해진다. 반대의 경우인 Falling Step 입력에 대해서도 같은 방식으로 해석이 가능하므로 생략한다.
도 1 에 도시된 슬루 부스트 클램프 회로에서, 상기 입력 단자(VIN)에 Rising Step이 입력되는 경우, 상기 제1 트랜지스토(M1)의 드레인 노드 전압 감소에 의해 상기 제11 트랜지스터(M11) 및 상기 제12 트랜지스터(M12)가 켜지고 상기 제6 트랜지스터(M6)는 비교적 큰 전류인 Icharge를 흘려줘야 한다. 이를 위해서 상기 제6 트랜지스터(M6)의 소스 노드의 전압은 상기 제12 트랜지스터(M12)와 상기 제4 트랜지스터(M4)가 Triode Mode 로 변할 때까지 증가하고, 상기 제12 트랜지스터(M12)의 전류를 억제하면서 Slewing 하는 동안 상기 제1 전원 전압 라인(VDD)의 전압값에 근접한 전압으로 유지된다. 따라서 의도한 전류가 흐르지 못하고 Triode Mode를 피하기 위해서는 [수학식 3]의 K 값이 상당히 제한적이게 된다.
반대로, 상기 입력 단자(VIN)에 Falling Step이 입력되는 경우에도 마찬가지로 상기 제5 트랜지스터(M5)의 소스 노드 전압이 상기 제13 트랜지스터(M13)와 상기 제3 트랜지스터(M3)가 Triode Mode 로 변할 때까지 증가하면서 Icharge 를 억제한다. 또한, Icharge 를 흘리기 위해 상기 제7 트랜지스터(M7)의 소스 노드 전압도 Ground 에 근접한 값으로 내려가며 반면에 상기 제2 노드(N2)는 상기 제1 전원 전압 라인(VDD)의 전압값에 근접한 값으로 증가하면서 상기 제9 트랜지스터(M9)가 Deep Triode Mode로 동작하는 문제가 있다.
도 2는 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 슬루 부스트 클램프 회로는, 도 1을 참조하여 설명된, 차동 회로, 제1 내지 제4 바이어스 회로, 제1 전류 미러, 제2 전류 미러, 부하 커패시터(CL), 및 바이어스 정전류원(ISS) 외에, 제3 전류 미러를 더 포함하고, 상기 제1 전류 미러 및 상기 제2 전류 미러의 연결 관계가 변형될 수 있다.
구체적으로, 상기 제1 전류 미러의 제12 트랜지스터(M12)의 드레인 노드는 상기 출력 단자(VOUT)에 접속될 수 있고, 상기 제2 전류 미러의 제13 트랜지스터(M13)의 드레인 노드는 제1 노드(N1)에 접속될 수 있다.
또한, 상기 제3 전류 미러는, 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)를 포함할 수 있다. 상기 제15 트랜지스터(M15)는 상기 제1 노드(N1)에 접속되는 게이트를 가지고, 상기 제15 트랜지스터(M15)의 소스 노드는 제2 전원 전압 라인에 접속되고, 상기 제15 트랜지스터(M15)의 드레인 노드는 상기 제1 노드(N1)에 접속될 수 있다. 상기 제16 트랜지스터(M16)는 상기 제1 노드(N1)에 접속되는 게이트를 가지고, 상기 제16 트랜지스터(M16)의 소스 노드는 상기 제2 전원 전압 라인에 접속되고, 상기 제16 트랜지스터(M16)의 드레인 노드는 상기 출력 노드(VOUT)에 접속될 수 있다. 상기 제2 전원 전압 라인은 접지를 제공할 수 있다. 또한, 상기 제15 트랜지스터(M15) 및 제16 트랜지스터(M16)는 제2 도전형의 트랜지스터일 수 있다.
상술된 바와 같이, 상기 제1 전류 미러의 상기 제12 트랜지스터(M12)의 드레인 노드를 상기 출력 단자(VOUT)에 직접 연결함으로써 Rising Step 입력시 상기 제12 트랜지스터(M12)가 Saturation Mode 로 동작하는 조건이 보장된다. 따라서 [수학식 3] 의 K 값의 제한 없이 슬루율을 대폭 증가시킬 수 있다. 이후 출력전압이 입력전압에 가까워지면 상기 제1 트랜지스터(M1)의 드레인 노드 전압 증가로 상기 제12 트랜지스터(M12)가 Turn-off 되고 평형상태가 된다.
만약, Falling Step 에서 문제가 되었던 상기 제13 트랜지스터(M13)의 드레인 노드가 상기 제2 노드(N2)에 연결되는 경우, 상기 제13 트랜지스터(M13)로부터 흐르는 비교적 큰 전류가 상기 제7 트랜지스터(M7)에 흐르면서 상기 제7 트랜지스터(M7)의 소스 노드 전압은 Ground에 근접한 값으로 내려가고, 상기 제2 노드(N2)의 전압의 증가를 가속화하면서 VDD 에 가까운 값을 갖게 만든다. 또한 제2 노드(N2)의 전압 증가로 상기 제1 트랜지스터(M1)의 드레인 노드 전압 또한 VDD 에 가까워진다. 이에 따라, Triode Mode 문제가 동일하게 발생될 수 있다.
하지만, 본 발명의 실시 예에 따르면, 상기 제13 트랜지스터(M13)의 드레인 노드는 또 하나의 독립적인 상기 제3 전류 미러 구조에 연결된다. 또한, 상기 제13 트랜지스터(M13) 및 상기 제14 트랜지스터(M14)의 배율을 1:1, 상기 제15 트랜지스터(M15) 및 상기 제16 트랜지스터(M16)의 배율은 1:K 로 설정하면 상기 제3 트랜지스터(M3), 상기 제13 트랜지스터(M13), 상기 제15 트랜지스터(M15), 및 상기 제16 트랜지스터(M16) 모두 Saturation Mode에서 동작하면서 K 값의 제한 없이 상당히 높은 슬루율을 얻을 수 있다.
도 3은 rising step 입력 시 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프의 동작 방법을 설명하기 위한 회로도이고, 도 4는 falling step 입력 시 본 발명의 제2 실시 예에 따른 슬루 부스트 클램프의 동작 방법을 설명하기 위한 회로도이다.
도 3 및 도 4를 참조하면, 얇게 표시된 트랜지스터들은 Turn-off 된 상태를 의미한다. 도 3에서 알 수 있듯이 상기 제1 트랜지스터(M1)에는 [수학식 2] 와 같이 ISS 가 흐르고 상기 제12 트랜지스터(M12)와 상기 제16 트랜지스터(M16)는 클램프 회로가 입력단에 공급하는 전류를 K 배 만큼 증폭시켜 상기 출력 단자(VOUT)에 공급한다. 따라서 부하 캐패시터(CL)에는 [수학식 3]과 같이 (K-1)*IM11+ISS 만큼의 전류가 정상적으로 충방전된다. 본 발명의 실시 예에 따른 회로에서는 K 값의 제한이 없기 때문에 기존 회로에 비해서 상당히 높은 슬루율을 갖게 할 수 있다.
도 2에 도시된 바와 같은 회로를 구성하였다. 각 트랜지스터의 사이즈 비율 및 파라미터 값은 [표 1] 에 정리하였다. VDD 는 5V 이며 Iss 는 NMOS 트랜지스터로 대체하였다. [표 1]에서 W는 채널의 폭을 나타내고, L은 채널의 길이를 나타낸다.
구분 W/L (단위: ㎛)
M1, M2, M9, M10 (8/2)x1
Miss (8/2)x5
M7, M8 (8/2.5)x1
M3, M4 (20/2)x4
M5, M6 (20/2.5)x2
M11, M14, M13 (2/0.3)x1
M12 (2/0.3)x8
M15 (8/1)x1
M16 (8/1)x8
Iss 52u
IP 40u
CL 100pF
[표 1]에서 볼 수 있듯이 Iss > IP 조건에서 [수학식 3]의 K 값을 8로 설정하였고, 부하 캐패시터는 100pF을 사용하였다. 실제로 적용될 수 있는 LCD 드라이버 버퍼에서는 100pF에서 1000pF 정도의 부하 캐패시터가 걸린다.
도 5는 본 발명의 실시 예들에 따른 슬루 부스트 클램프의 시뮬레이션 결과 그래프이다.
도 5를 참조하면, 도 5에서 점선은 도 1에 도시된 슬루 부스트 클램프 회로에 대응되고, 도 5에서 실선은 도 2에 도시된 슬루 부스트 클램프 회로에 대응된다. K 값을 8로 설정하고 Step 신호의 크기는 3V 이다. ICL 은 부하 캐패시터에 흐르는 전류를 뜻하고 (+)전류일 때는 충전, (-)전류일 때는 방전되는 상태가 된다.
도 5에서 볼 수 있듯이 도 1에 도시된 제1 실시 예에 따른 슬루 부스트 클램프 회로의 경우 전류를 공급하는 트랜지스터의 Triode Mode 문제로 부하 커패시터에 충방전되는 전류가 제한되는 것을 볼 수 있다. 반면에, 도 2에 도시된 제2 실시 예에 따른 슬루 부스트 클래프 회로의 경우, K 값에 의해 증가된 전류가 Saturation Mode 조건에서 원활하게 흐를 수 있어 상당히 높은 전류로 충방전이 된다.
도 5의 점선에서, 전류가 일정하지 않고 조금씩 변하는 것을 볼 수 있다. 이것은 VOUT 이 증가 및 감소함에 따라서 전류를 공급해주는 트랜지스터의 드레인-소스 전압이 Slewing 동안 계속해서 변하기 때문에 Channel-length Modulation 현상이 나타나는 것이다. 따라서, 슬루율은 평균적인 값으로 계산할 수 있다. 결과적으로 같은 K 값에서 제1 실시 예에 따른 슬루 부스트 클램프 회로와 제2 실시 예에 따른 슬루 부스트 클램프 회로를 비교하였다.
제1 실시 예 제2 실시 예
(+) 슬루율 (
Figure pat00004
)		 0.94 1.71
(-) 슬루율 (
Figure pat00005
)		 -0.71 -2.17
표 2를 통해 성능을 비교해보면 (+)슬루율은 제1 실시 예에 비해 약 1.8배 개선되었고, (-)슬루율은 제1 실시 예에 비해 약 3배 개선되었다. 시뮬레이션 상에서는 부하 캐패시터를 100pF를 사용하였지만 수백pF 으로 증가할 경우 Settling 시간의 차이는 훨씬 큰 폭으로 벌어질 것으로 예상된다.
본 발명의 실시 예에 따른 슬루 부스트 클램프 회로는 큰 부하 커패시터를 구동하는 경우 빠른 과도응답을 가질 수 있다. 본 발명의 실시 예에 따른 회로는 동일한 면적을 사용하면서, 클램프 기능뿐만 아니라 높은 슬루율까지 제공할 수 있다.
본 발명의 실시 예에 따른 슬루 부스트 클램프 회로는, 폴디드 캐스코드 증폭기 사용시 넓은 전압 범위에서 큰 부하 커패시터를 구동하는 모든 어플리케이션에서 사용될 수 있다. 예를 들어, 본 발명의 실시 예에 따른 슬루 부스트 클램프 회로는, LCD 구동 회로 내부의 출력 버퍼, 또는, 넓은 스윙 범위를 갖는 출력 버퍼 등에 사용될 수 있다.
도 6은 본 발명의 실시 예에 따른 슬루 부스트 클램프 회로를 포함하는 표시 장치의 블록도이다.
도 6을 참조하면, 본 발명의 실시 예들에 따른 슬루 부스트 클램프 회로를 포함하는 표시 장치는 표시부(300), 타이밍 컨트롤러(310), 게이트 구동부(330), 데이터 구동부(340), 및 전원부(350)를 포함한다.
상기 표시부(100)는, 게이트 라인, 상기 게이트 라인과 교차하여 형성된 데이터 라인, 상기 게이트라인과 상기 데이터 라인이 교차하여 정의하는 영역에 형성된 상기 화소 셀, 및 상기 화소 셀에 전원을 공급하는 전원공급라인을 포함할 수 있다. 상기 화소셀은 유기 발광 소자 또는 액정 소자일 수 있다.
상기 게이트 라인은 상기 게이트 구동부(330)로부터 공급된 게이트 신호(GS)를 상기 화소 셀에 공급한다. 상기 게이트 신호(GS)에 응답하여 상기 화소 셀은 턴온(turn-on)된다. 상기 데이터 라인은 상기 데이터 구동부(340)로부터 공급된 표시 데이터 전압(DDV)을 상기 화소 셀에 공급한다.
상기 게이트 신호(GS)에 응답하여 상기 화소 셀이 턴온되면, 상기 데이터 라인으로부터 공급된 상기 표시 데이터 전압(DDV)에 의해 상기 화소 셀이 발광될 수 있다.
상기 타이밍 컨트롤러(310)는 외부로부터 데이터 신호(I-data)를 입력받아서 상기 데이터 구동부(340)로 공급하고, 외부로부터 공급된 신호에 근거하여 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 각각 상기 게이트 구동부(330)와 상기 데이터 구동부(340)로 제공한다.
상기 데이터 구동부(340)는 상기 데이터 신호(I-data) 및 상기 데이터 제어 신호(DCS)를 공급받고, 이에 응답하여, 상기 데이터 라인들에 상기 표시 데이터 전압(DDV)를 공급할 수 있다. 상기 데이터 구동부(340)는 상술된 본 발명의 실시 예들에 따른 슬루 부스트 클램프 회로를 이용하여, 상기 데이터 라인에 상기 표시 데이터 전압(DDV)를 공급할 수 있다. 이에 따라, 응답 속도가 향상된 표시 장치가 제공될 수 있다.
상기 전원부(350)는 상기 게이트 구동부(330)에 게이트 온 전압(VON)/게이트 오프 전압(VOFF)을 공급하고, 상기 데이터 구동부(340)에 아날로그 구동전압(AVDD)을 공급하며, 상기 표시부(100)에 구동전압(VDD) 및 공통전압(Vcom)을 공급한다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
M1~M16: 제1 내지 제14 트랜지스터
N1~N4: 제1 내지 제4 노드
C-L: 부하 커패시터
300: 표시부
310: 타이밍컨트롤러
330: 게이트 구동부
340: 데이터 구동부
350: 전원부

Claims (10)

  1. 입력 단자와 연결되어 구동하는 제1 트랜지스터, 및 출력 단자와 연결되어 구동하는 제2 트랜지스터를 포함하는 차동 회로;
    제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 바이어스 회로;
    상기 제1 전원 전압 라인과 상기 제1 트랜지스터의 드레인 노드 사이, 및 상기 제1 전원 전압 라인과 상기 출력 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제1 전류 미러;
    상기 제1 전원 전압 라인과 상기 제1 노드 사이, 및 상기 제1 전원 전압 라인과 상기 제2 트랜지스터의 드레인 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 전류 미러;
    상기 제1 노드 및 제2 전원 전압 라인 사이, 및 상기 출력 단자 및 상기 제2 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 전류 미러; 및
    상기 제1 트랜지스터의 드레인 노드와 제3 전원 전압 라인 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 제3 전원 전압 라인 사이에, 각각 직렬로 접속된 트랜지스터들을 포함하는 복수의 바이어스 회로를 포함하는 슬루 부스트 클램프 회로.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 소스 노드와 제3 전원 전압 라인, 및 상기 제2 트랜지스터의 소스 노드와 상기 제3 전원 전압 라인 사이에 접속된 바이어스 정전류원을 더 포함하는 슬루 부스트 클램프 회로.
  3. 제1 항에 있어서,
    상기 제1 바이어스 회로의 트랜지스터들은,
    제1 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로.
  4. 제1 항에 있어서,
    상기 제1 전류 미러의 트랜지스터들은,
    상기 제1 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로.
  5. 제1 항에 있어서,
    상기 제2 전류 미러의 트랜지스터들은,
    상기 제2 트랜지스터의 드레인 노드와 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 클램프 회로.
  6. 제1 항에 있어서,
    상기 제3 전류 미러의 트랜지스터들은, 상기 제1 노드와 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고,
    상기 제2 전원 전압 라인은 접지를 제공하는 것을 포함하는 슬루 부스트 클램프 회로.
  7. 제1 항에 있어서,
    상기 복수의 바이어스 회로는,
    상기 제1 트랜지스터의 드레인 노드와 제2 노드 사이, 및 상기 제2 트랜지스터의 드레인 노드와 상기 출련 단자 사이에, 각각 접속된 트랜지스터들을 포함하는 제2 바이어스 회로;
    상기 제2 노드와 제3 노드 사이, 및 상기 출력 단자와 제4 노드 사이에, 각각 접속된 트랜지스터들을 포함하는 제3 바이어스 회로; 및
    상기 제3 노드와 상기 제3 전원 전압 라인 사이 및 상기 제4 노드와 상기 제3 전원 전압 라인 사이에, 각각 접속된 트랜지스터들을 포함하는 제4 바이어스 회로를 포함하는 슬루 부스트 클램프 회로.
  8. 제7 항에 있어서,
    상기 제2 바이어스 회로의 트랜지스터들은,
    제2 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제1 도전형인 것을 포함하는 슬루 부스트 회로.
  9. 제7 항에 있어서,
    상기 제3 바이어스 회로의 트랜지스터들은,
    제3 바이어스 전압에 의해 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하는 슬르 부스트 회로.
  10. 제7 항에 있어서,
    상기 제4 바이어스 회로의 트랜지스터들은, 상기 제2 노드에 공통 접속되는 게이트를 갖고, 제2 도전형인 것을 포함하고,
    상기 제3 전원 전압 라인은 접지를 제공하는 것을 포함하는 슬루 부스트 클램프 회로.
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Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M. Akbari 외, "Slew rate boosting technique for an upgraded transconductance amplifier," Analog Integrated Circuits and Signal Processing, vol. 88, no. 1, pp. 57-63, 2016. 04. *
M. Akbari 외,"Slew rate boosting technique for an upgraded transconductance amplifier,"Analog Integrated Circuits and Signal Processing, vol. 88, no. 1, pp. 57-63, 2016. 04. 1부. *

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