KR101004195B1 - 비교기 - Google Patents

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야마하 가부시키가이샤
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Abstract

비교기는, 각 게이트에서 비교의 대상들인 입력 전압 Vin 및 Vref가 제공되며 차동 트랜지스터 쌍으로서 동작하는 P-채널 전계 효과 트랜지스터들; 및 이 두 P-채널 전계 효과 트랜지스터들의 각 드레인 전류들에 대해 전류 채널로서 동작하며 전류 미러 회로로서 동작하는 N-채널 전계 효과 트랜지스터들을 갖는다. 비교기는 두 입력 전압 사이의 비교의 결과를 나타내는 신호로서 N-채널 전계 효과 트랜지스터의 드레인 전압 Vx를 출력한다. 비교기에 다이오드-연결된(diode-connected) N-채널 전계 효과 트랜지스터는 N-채널 전계 효과 트랜지스터들의 드레인 사이에 개재된다.
비교기, 전계 효과 트랜지스터, 전압

Description

비교기{COMPARATOR}
본 발명은 두 입력 전압을 서로 비교하고 비교의 결과에 대응하는 신호를 출력하는 비교기(comparator)에 관한 것으로, 더 구체적으로는 전계 효과 트랜지스터(field effect transistor)로 이루어진 비교기에 관한 것이다.
잘 알려진 바와 같이, 비교기는 두 전압을 서로 비교하고 비교의 결과를 나타내는 신호를 출력하는 회로이다. 이러한 유형의 비교기를 통해 두 전압을 비교하고 비교의 결과를 나타내는 신호를 처리하는 회로들 중에서, 몇몇은 비교될 두 전압보다 낮은 소스 전압에서 비교의 결과를 나타내는 신호를 처리하도록 설계되며, 그 이유는, 예를 들어, 전체 회로에 의해 소모되는 전력을 줄이려는 시도이다. 도 3a 및 도 3b는 이러한 회로 구성을 각각 도시한다.
도 3a에 도시된 회로에서, 비교의 대상인 전압 A 및 전압 B는 각각 소스 폴로어 회로(source follower circuit)(40a 및 40b)에 전달된다. 소스 폴로어 회로(40a)는, 드레인(drain)이 전원에 연결되고 게이트에 전압 A가 제공되는 N-채널 전계 효과 트랜지스터(41a), 및 N-채널 전계 효과 트랜지스터(41a)의 소스와 접지(earth) 사이에 개재된 저항기(42a 및 43a)를 포함하는 전압 분배 회로(voltage dividing circuit)로 이루어진다. 소스 폴로어 회로(40b) 또한 N-채널 전계 효과 트랜지스터(41b) 및 저항기들(42b 및 43b)로 이루지며, 이는 유사한 연결 관계를 나타낸다. 소스 폴로어 회로들(40a 및 40b)에 인가되는 소스 전압 PVDD는 비교의 대상인 전압 A 및 전압 B의 적어도 상한(upper limit)을 넘는 전압이어야 한다. 소스 폴로어 회로들(40a 및 40b)의 후단에 있는 비교기(50) 및 후속 회로들에는 소스 폴로어 회로들(40a 및 40b)에 제공되는 소스 전압 PVDD보다 낮은 소스 전압 AVDD가 제공된다. 이 구성에서, 소스 폴로어 회로(40a)(또는 40b)는 저항기들(42a 및 43a)(또는 저항기들(42b 및 43b))로 이루어진 전압 분배 회로에 입력 전압 A(또는 B)를 인가하여 전압을 분할하고, 입력 전압 A(또는 B)가 감소된(compressed) 것인 전압 va 및 vb가 비교기(50)에 인가된다. 비교기(50)는 이로써-감소된(thus-compressed) 전압들 va 및 vb를 서로 비교한다. 앞서 언급된 바와 같이, 소스 폴로어 회로를 사용하는 회로 구성은 예를 들어, JP-A-2007-142709에 설명된다.
도 3b에 도시된 회로에서, 전단에 배치된 비교기(60)에 비교의 대상인 전압 A 및 전압 B의 적어도 상한을 넘는 소스 전압 PVDD가 제공된다. 레벨 시프트 회로(level shift circuit)(70) 다음의 회로에는 비교기(60)에 제공되는 소스 전압 PVDD보다 낮은 소스 전압 AVDD가 제공된다. 두 소스 전압 모두 레벨 시프트 회로(70)에 제공된다. 전압 A와 전압 B의 비교의 결과에 따라, 비교기(60)는 0볼트 또는 비교기(60)에 제공되는 소스 전압에 근접한 레벨을 갖는 신호 Vx를 출력한다. 레벨 시프트 회로(70)는 비교기(60)로부터 출력되는 신호 Vx의 레벨에 대한 제한(limitation)을 지니고; 레벨 시프트 회로(70) 다음의 회로에 인가되는 소스 전압 AVDD와 같은 상한을 갖는 신호 Vout로 신호를 변환하고; 이로써-변환된(thus-converted) 신호를 이어지는 회로에 제공한다.
그러나, 도 3a에 도시된 회로에서, 소스 폴로어 회로들(40a 및 40b)에 제공되는 소스 전압이 감소하면, 출력 신호들 각각의 전위차 va-vb가 감소된다. 상기에서 언급된 바와 같이 전위차 va-vb가 감소되면, 비교기(50)의 동작이 불안정해지고, 따라서 후단의 전자 회로가 올바르게 동작될 수 없다. 도 3a에 도시된 회로에서, 비교기(50)는 감소된 전압들 va 및 vb를 서로 비교하며, 따라서 이 전압들이 외부 잡음에 대해서 취약하다는(vulnerable) 문제가 발생한다. 도 3c에 도시된 바와 같이, 도 3b에 도시된 회로에서, 비교기(60)로부터 출력되는 신호 Vx는 0볼트 내지 비교기(60)의 소스 전압 PVDD 사이의 범위에서 변경된다. 따라서, 비교기(60)로부터 출력되는 신호 Vx가 감소할 때, 출력 신호 Vx가 소스 전압 PVDD로부터 레벨 시프트 회로(70)의 임계값으로 감소할 때까지 시간이 걸린다. 따라서, 레벨 시프트 회로(70)로부터 출력되는 신호 Vout의 레벨의 반전(inversion)은 지연되고, 이는 비교기(60) 및 레벨 시프트 회로(70)에 대한 전체 지연 시간이 더 길어지는 문제를 발생시킨다.
본 발명은 이러한 상황을 고려하여 이루어진 것이며, 비교의 대상인 두 개의 큰 전압을 그 자체로서(just as they are) 비교하고; 후단에 제공되는 회로에 의해 처리될 수 있는 낮은 전압의 신호를 비교의 결과를 나타내는 신호로서 출력할 수 있고; 출력을 생성하기 전에 짧은 지연 시간을 포함하는 비교기를 제공하는 것을 목표로 한다.
문제를 해결하기 위해, 본 발명은:
서로 공통으로 연결된 소스들, 및 제1 입력 전압 및 제2 입력 전압이 각각 제공되는 게이트들을 각각 포함하는 제1 및 제2 전계 효과 트랜지스터;
제1 전계 효과 트랜지스터의 소스와 제2 전계 효과 트랜지스터의 소스 사이의 공통 노드와 제1 전원 사이에 개재된 정전류 소스(constant current source);
제1 전원의 전압과 다른 전압을 갖는 제2 전원에 연결된 소스들, 제1 전계 효과 트랜지스터의 드레인에 연결된 게이트들, 및 제1 및 제2 전계 효과 트랜지스터의 각 드레인에 연결된 드레인들을 각각 포함하는 제3 및 제4 전계 효과 트랜지스터; 및
제3 전계 효과 트랜지스터의 게이트 및 드레인에 연결된 소스, 제2 및 제4 전계 효과 트랜지스터의 각 드레인 사이의 노드에 연결된 드레인, 및 그 노드에 연결된 게이트를 포함하는 제5 전계 효과 트랜지스터
를 포함하고,
여기서 제2 및 제4 전계 효과 트랜지스터의 각 드레인 사이의 노드의 전압이 제1 입력 전압과 제2 입력 전압 사이의 비교의 결과를 나타내는 신호로서 출력되는 비교기를 제공한다.
또한 본 발명에 따라, 바람직하게, 제2 및 제4 전계 효과 트랜지스터의 각 드레인 사이의 노드의 전압은 다음의 식에 의해 얻어지는 값을 넘지 않는다:
Figure 112008066063609-pat00001
여기서
Figure 112008066063609-pat00002
는 제3 트랜지스터의 임계값들을 나타내고,
Figure 112008066063609-pat00003
는 제3 트랜지스터의 오버드라이브 전압들을 나타내고,
Figure 112008066063609-pat00004
는 제5 트랜지스터의 임계값들을 나타내고
Figure 112008066063609-pat00005
는 제5 트랜지스터의 오버드라이브 전압들을 나타낸다.
본 발명의 비교기에 따르면, 비교의 결과를 나타내는 신호가 증가하여 제5 전계 효과 트랜지스터의 임계값과 제3 전계 효과 트랜지스터의 임계값의 합에 근접하게 획득된 전압을 넘으려고 하는 경우, 제5 및 제3 전계 효과 트랜지스터 모두 온(on)되고, 이로써 비교의 결과를 나타내는 신호의 전압의 증가를 제한하는 제한기(limiter)로서 동작한다. 따라서, 비교기는 비교의 결과를 나타내는 신호로서 비교기에 대한 소스 전압보다 진폭이 더 작은 신호를 출력한다. 또한, 본 발명의 비교기는 소스 전압보다 진폭이 작은 신호를 출력한다. 따라서, 레벨 시프트 회로 제공의 필요성이 제거되고, 출력 생성 전에 이루어지는 지연 시간은 종래 기술에서 이루어지던 지연 시간보다 짧아진다.
도면을 참조하여 아래에서 본 발명의 실시예가 설명될 것이다.
도 1은 본 발명의 실시예의 비교기(10)를 포함하는 전자 회로(1)의 예시적인 구성을 도시하는 블록도이다. 전자 회로(1)는 높은 소스 전압(PVDD)에서 동작하는 높은-전압-범위 회로(high-voltage-range circuit) 및 낮은 소스 전압(AVDD: AVDD＜PVDD)에서 동작하는 낮은-전압-범위 회로(low-voltage-range circuit)를 포함한다. 도 1에 도시된 바와 같이, 전자 회로(1)의 높은-전압-범위 전자 회로는 비교기(10)를 포함하고, 낮은-전압-범위 전자 회로는 소스-접지 증폭 회로(source-grounded amplifying circuit)(20) 및 인버터(30)를 포함한다. 이 전자 회로(1)는 입력 전압 Vin을 비교 전압 Vref과 비교하고 비교의 결과를 나타내는 신호를 출력하는 비교기(10)가, 비교기로부터 출력된 신호 Vx의 전압 레벨이 후단의 낮은-전압-범위 회로에 의해 수신되고 처리될 수 있는 자릿수의 낮은 전압으로 제한되도록 하는 방식으로 구성된 것을 특징으로 한다.
비교기(10)에서, P-채널 전계 효과 트랜지스터들(11 및 12) 각각의 소스들은 공통으로 연결되고, 비교의 대상인 전압 Vin 및 Vref는 각 트랜지스터들의 게이트에 인가된다. 도 1에 도시된 P-채널 전계 효과 트랜지스터들(11 및 12)은 같은 트랜지스터 크기(채널 폭)를 가지며 차동 트랜지스터 쌍(differential transistor pair)을 구성한다. 주어진 전압 VBH가 게이트에 제공되며 정전류 소스로서 동작하는 P-채널 전계 효과 트랜지스터(13)는 소스 전압 PVDD를 생성하는 제1 전원과 P-채널 전계 효과 트랜지스터들(11 및 12) 각각의 소스 사이의 공통 노드 사이에 개재된다. P-채널 전계 효과 트랜지스터(13)의 드레인 전류 Io는 P-채널 전계 효과 트랜지스터들(11 및 12) 사이에서 분할된다. P-채널 전계 효과 트랜지스터(13)의 게이트 전압 VBH에 대한 필수적인 요구사항은 P-채널 전계 효과 트랜지스터들(11 및 12)의 트랜지스터 크기에 따라 적절하게 결정되어야 한다. N-채널 전계 효과 트랜지스터들(15 및 16) 각각의 소스들은 제1 전원의 전압과 다른 전압을 갖는 제2 전원(본 실시예에서는 접지)에 연결되고; 각각의 드레인들은 P-채널 전계 효과 트랜지스터들(11 및 12)의 각각의 드레인들에 연결되고; P-채널 전계 효과 트랜지스터(11)의 드레인 전압이 게이트 전압으로서 N-채널 전계 효과 트랜지스터들 각각의 게이트들에 인가된다. N-채널 전계 효과 트랜지스터들(15 및 16)은 같은 트랜지스터 크기를 가지며 전류 미러 회로(current mirror circuit)를 구성한다.
도 1에 도시된 바와 같이, 비교기(10)는 추가적으로 N-채널 전계 효과 트랜지스터(14)를 갖는다. N-채널 전계 효과 트랜지스터(14)의 소스는 N-채널 전계 효과 트랜지스터(15)의 드레인에 연결된다. N-채널 전계 효과 트랜지스터(14)의 게이트 및 드레인은(즉, 다이오드 연결되어 있음(subjected to; i.e., diode connection)) P-채널 전계 효과 트랜지스터(12)의 드레인과 N-채널 전계 효과 트랜지스터(16)의 드레인 사이의 노드에 연결된다. 연결의 세부 사항들은 이후에 제공되지만, 본 실시예의 비교기(10)의 특성은 N-채널 전계 효과 트랜지스터(14)의 제공에 있다.
소스-접지 증폭 회로(20)는 N-채널 전계 효과 트랜지스터(21) 및 P-채널 전계 효과 트랜지스터(22)로 이루어진다. N-채널 전계 효과 트랜지스터(21)의 소스는 접지에 연결되고, 비교기(10) 내의 P-채널 전계 효과 트랜지스터(12)의 드레인 전압 Vx는 N-채널 전계 효과 트랜지스터(21)의 게이트에 인가된다. P-채널 전계 효과 트랜지스터(22)는 소스 전압 ADVV를 생성하는 전원과 N-채널 전계 효과 트랜 지스터(21) 사이에 개재된다. 정전압 VBL이 P-채널 전계 효과 트랜지스터(22)의 게이트에 인가되고, 트랜지스터는 N-채널 전계 효과 트랜지스터(21)에 드레인 전류를 공급하는 정전류 소스로서 동작한다. 소스-접지 증폭 회로(20)에서, N-채널 전계 효과 트랜지스터(21)의 드레인과 P-채널 전계 효과 트랜지스터의 드레인 사이의 노드의 전압이 출력 신호로서 인버터 회로(30)에 출력된다. P-채널 전계 효과 트랜지스터(22)의 게이트 전압 VBL에 대한 필수적인 요구사항은, 적절하게, N-채널 전계 효과 트랜지스터(21)의 트랜지스터 크기에 따라 결정되어야 한다.
인버터 회로(30)는 소스 전압 AVDD를 생성하는 소스와 접지 사이의, P-채널 전계 효과 트랜지스터(32) 및 N-채널 전계 효과 트랜지스터(31)의 직렬 연결로 이루어지며, 이들의 게이트에는 소스-접지 증폭 회로(20)로부터 출력되는 신호가 제공된다. P-채널 전계 효과 트랜지스터(32)의 드레인과 N-채널 전계 효과 트랜지스터(31)의 드레인은 공통으로 연결되고, 공통 노드의 전압은 출력 신호 Vout로서 후단의 전자 회로에 출력된다.
상기는 전자 회로(1)의 구성과 관련된다.
이제 전자 회로(1)의 동작은 도면을 참조하여 설명될 것이다.
도 2는 입력 전압 Vin이 전자 회로(1)의 비교 전압 Vref을 지나도록(cross) 변경되는 경우, 비교기(10)로부터 출력되는 신호 Vx와 인버터 회로(30)로부터 출력되는 신호 Vout가 변경되는 방식을 도시한다. 도 2에서, 입력 전압 Vin이 참조를 위한 비교 전압 Vref보다 낮은 경우, P-채널 전계 효과 트랜지스터(11)에 인가되는 게이트-소스 전압은 P-채널 전계 효과 트랜지스터(12)에 인가되는 게이트-소스 전압보다 커진다. 따라서, 정전류 소스로서 동작하는 P-채널 전계 효과 트랜지스터(13)로부터 출력되는 드레인 전류 Io의 대부분은 드레인 전류 I1이 되어 P-채널 전계 효과 트랜지스터(11)로 흘러든다. 이 상태에서, N-채널 전계 효과 트랜지스터(15)의 드레인 전압은 높아지고, N-채널 전계 효과 트랜지스터(16)의 드레인 전압(즉, Vx)은 낮아지며, 이로써 소스-접지 증폭 회로(20)의 N-채널 전계 효과 트랜지스터(21)는 오프(off)된다. 그 결과, 소스-접지 증폭 회로(20)로부터 출력되는 신호는 높은 레벨에 도달하고, 후단의 인버터 회로(30)로부터 출력되는 신호는 낮은 레벨이 된다.
그러나, 입력 전압 Vin이 증가하여 비교 전압 Vref를 지나면, P-채널 전계 효과 트랜지스터(12)에 인가된 게이트-소스 전압 크기와 P-채널 전계 효과 트랜지스터(11)에 인가된 게이트-소스 전압 크기 사이의 관계가 역전된다. P-채널 전계 효과 트랜지스터(13)로부터 출력되는 드레인 전류 Io 중에서 P-채널 전계 효과 트랜지스터(11)로 흘러드는 전류 I1은 감소하고, 한편 P-채널 전계 효과 트랜지스터(12)로 흘러드는 전류 I2는 증가한다.
입력 전압 Vin이 참조를 위한 비교 전압 Vref보다 높은 상태에서, 정전류 소스로서 동작하는 P-채널 전계 효과 트랜지스터(13)로부터 출력되는 드레인 전류 Io의 대부분은 드레인 전류 I2가 되어 P-채널 전계 효과 트랜지스터(12)로 흘러든다. 이 상태에서, N-채널 전계 효과 트랜지스터(16)의 드레인 전압은 높아지고, 소스- 접지 증폭 회로(20)의 N-채널 전계 효과 트랜지스터(21)는 온(on)된다. 그 결과, 소스-접지 증폭 회로(20)로부터 출력되는 신호는 낮은 레벨이 되고, 한편 후단의 인버터 회로(30)로부터 출력되는 신호는 높은 레벨이 된다.
도 1에 도시된 바와 같이 비교기(10)에 N-채널 전계 효과 트랜지스터(14)가 제공된 결과로서, N-채널 전계 효과 트랜지스터(16)의 드레인 전압 Vx가 낮은 전압으로 제한된다는 것을 유의해야 한다. 더 구체적으로, N-채널 전계 효과 트랜지스터(16)의 드레인 전압 Vx가 N-채널 전계 효과 트랜지스터(14)의 임계값과 N-채널 전계 효과 트랜지스터(15)의 임계값의 합에 근접하게 획득된 전압에 도달하면 [예를 들어, 두 트랜지스터의 임계값이 Vt이고 두 트랜지스터의 오버드라이브 전압이
Figure 112008066063609-pat00006
인 경우
Figure 112008066063609-pat00007
], 도 1에 도시된 바와 같이 전류는 N-채널 전계 효과 트랜지스터들(14 및 15)을 통해 접지로 향하는 전류 채널 C로 흘러든다. 따라서, N-채널 전계 효과 트랜지스터(16)의 드레인 전압 Vx는 N-채널 전계 효과 트랜지스터(14)의 임계값과 N-채널 전계 효과 트랜지스터(15)의 임계값의 합에 근접하게 획득된 전압을 넘지 않는다. 간단히 말하자면, N-채널 전계 효과 트랜지스터들(14 및 15)은 출력 전압 제한 회로로서 동작한다. 거꾸로 말하면, 입력 전압 Vin이 감소하여 참조를 위한 비교 전압 Vref를 지나면, 비교기(10)로부터 출력되는 전압 Vx는 N-채널 전계 효과 트랜지스터(14)의 임계값과 N-채널 전계 효과 트랜지스터(15)의 임계값의 합에 근접하게 획득된 전압 아래로 떨어지지 않는다는 것이 본 설명들로부터 명백하다.
말할 필요도 없이, 트랜지스터들의 임계값들이 서로 다르고 두 트랜지스터의 오버드라이브 전압이 서로 다른 경우, N-채널 전계 효과 트랜지스터(14)의 임계값과 N-채널 전계 효과 트랜지스터(15)의 임계값의 합의 근접(vicinity)은 트랜지스터들의 서로 다른 임계값들과 두 트랜지스터의 오버드라이브 전압들의 합에 의해 표현된다.
위에서 언급된 바와 같이, 본 실시예의 전자 회로(1)에서, 비교기(10)로부터 출력되는 전압 Vx는 접지 전위로부터 소스 전압 PVDD로의 풀 스윙(full swing)을 발생시키지 않는다. 입력 전압 Vin이 감소하여 비교 전압 Vref를 지나는 경우에도 (즉, 비교기(10)로부터 출력되는 신호 Vx가 높은 레벨에서 낮은 레벨로 변경되는 경우), 전체 전자 회로(1)의 지연 시간은 길어지지 않는다. 또한, 본 실시예의 전자 회로(1)에서, 비교기(10)로부터 출력되는 신호 Vx의 상한은 N-채널 전계 효과 트랜지스터(14)의 임계값과 N-채널 전계 효과 트랜지스터(15)의 임계값의 합에 근접하게 획득된 전압으로 제한된다. 따라서, 낮은 전압 범위에서 동작하는 전계 효과 트랜지스터에 출력 신호 Vx를 직접 인가하는 것이 가능해지고, 앞서 언급된 레벨 시프트 회로의 제공 필요성 또한 제거된다. 또한, 본 실시예의 비교기(10)에서, 비교기(10)로부터 출력되는 신호의 전압은 전류 미러 회로를 구성하는 N-채널 전계 효과 트랜지스터(15)의 사용에 의해 낮은 레벨로 제한될 수 있다. 따라서, 출력 신호의 전압은 더 적은 수의 트랜지스터들에 의해 제한될 수 있다.
본 발명의 실시예는 위에서 설명되었다. 그러나, 본 발명의 다른 다양한 실시예들 또한 생각할 수 있다. 예를 들어, 실시예에서, 높은 전압 범위에서 동작하 는 비교기는, 차동 트랜지스터 쌍이 P-채널 전계 효과 트랜지스터들로 이루어지고; 정전류 소스로서 동작하는 P-채널 전계 효과 트랜지스터는 제1 전원(본 실시예에서 소스 전압 PVDD를 생성하는 전원)과 차동 트랜지스터 쌍 사이에 개재되고; N-채널 전계 효과 트랜지스터들로 이루어진 전류 미러 회로는 제1 전원과 다른 제2 전원(실시예에서의 접지)과 차동 트랜지스터 쌍 사이에 개재되고; 전류 미러 회로의 N-채널 전계 효과 트랜지스터들 중 하나와 함께, 출력 전압 제한 회로를 구성하는 N-채널 전계 효과 트랜지스터가 포함되는 구성에 의해 구현된다. 그러나, 이 구성에 의해 구현되는 것 외에, 비교기는 또한, 차동 트랜지스터 쌍이 N-채널 전계 효과 트랜지스터들로 이루어지고; 정전류 소스로서 동작하는 N-채널 전계 효과 트랜지스터가 차동 트랜지스터 쌍과 제1 전원(예를 들어, 접지) 사이에 개재되고; P-채널 전계 효과 트랜지스터들로 이루어진 전류 미러 회로가 제1 전원의 전압과 다른 전압을 갖는 제2 전원(예를 들어, 소스 전압 PVDD를 생성하는 전원)과 차동 트랜지스터 쌍 사이에 개재되고; 전류 미러 회로를 구성하는 P-채널 전계 효과 트랜지스터들 중 하나와 함께, 출력 전압 제한 회로를 구성하는 P-채널 전계 효과 트랜지스터가 포함되는 구성에 의해 구현된다.
도 1은 본 발명의 실시예의 비교기(10)를 포함하는 전자 회로(1)의 예시적인 회로 구성이다.
도 2는 전자 회로(1)의 동작을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 비교의 결과를 나타내는 신호를 처리하는 전자 회로가 비교되는 두 전압보다 낮은 소스 전압에서 동작하도록 하는 종래 기술의 회로, 및 그의 예시적인 동작을 나타내는 도면이다.

Claims (3)

  1. 제1 전원의 전압과 상기 제1 전원과는 전압이 다른 제2 전원의 전압과의 차이를 동작 전압으로 하는 제1 회로와, 상기 제1 전원보다도 전압이 낮은 제3 전원의 전압과 상기 제2 전원의 전압과의 차이를 동작 전압으로 하는 소스 접지 증폭 회로로서 상기 제1 회로의 후단에 마련되는 소스 접지 증폭 회로를, 포함하는 회로에 있어서의 상기 제1 회로에 설치되는 비교기로서,
    각각의 소스가 공통 접속되고, 비교 대상인 제1 입력 전압 및 제2 입력 전압이 각각의 게이트에 부여되는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터와,
    상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 소스의 공통 접속점과 상기 제1 전원과의 사이에 개재된 정전류 소스와,
    상기 제2의 전원에 각각의 소스가 접속되고, 각각의 게이트가 상기 제1 전계 효과 트랜지스터의 드레인에 접속되고, 각각의 드레인이 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터의 각 드레인에 각각 접속된 제3 전계 효과 트랜지스터 및 제4 전계 효과 트랜지스터와,
    상기 제3 전계 효과 트랜지스터의 게이트 및 드레인에 소스가 접속되고, 상기 제2 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터의 각 드레인의 접속점에 드레인과 게이트가 접속되어 있는 제5 전계 효과 트랜지스터를 포함하고,
    상기 제2 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터의 각 드레인 접속점의 전압을 상기 제1 입력 전압 및 상기 제2 입력 전압에 관한 비교 결과를 나타내는 신호로서 상기 소스 접지 증폭 회로로 출력하는 것을 특징으로 하는 비교기.
  2. 제1항에 있어서,
    상기 제2 전계 효과 트랜지스터 및 상기 제4 전계 효과 트랜지스터의 각 드레인 사이의 노드의 전압은 다음의 식:
    Figure 112008066063609-pat00008
    에 의해 얻어지는 값을 넘지 않고, 여기서
    Figure 112008066063609-pat00009
    는 상기 제3 전계 효과 트랜지스터의 임계값들을 나타내고,
    Figure 112008066063609-pat00010
    는 상기 제3 전계 효과 트랜지스터의 오버드라이브 전압들을 나타내고,
    Figure 112008066063609-pat00011
    는 상기 제5 전계 효과 트랜지스터의 임계값들을 나타내고,
    Figure 112008066063609-pat00012
    는 상기 제5 전계 효과 트랜지스터의 오버드라이브 전압들을 나타내는 비교기.
  3. 제1항에 있어서,
    상기 소스 접지 증폭 회로는
    상기 제2 전원에 소스가 접속된 제6 전계 효과 트랜지스터와,
    상기 제6 전계 효과 트랜지스터의 드레인과 상기 제3 전원과의 사이에 개재된 제2 정전류 소스를 포함하고,
    상기 비교 효과를 나타내는 신호는 상기 제6 전계 효과 트랜지스터의 게이트에 부여되는 것을 특징으로 하는 비교기.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI409696B (zh) * 2009-12-23 2013-09-21 Univ Nat Changhua Education 大小比較器以及內含此比較器之內容可定址記憶體與不等寬色譜器
JP5197691B2 (ja) * 2010-08-26 2013-05-15 株式会社東芝 ヒステリシスコンパレータ
CN102420594B (zh) * 2011-12-15 2016-03-16 无锡中感微电子股份有限公司 一种比较器
JP5731417B2 (ja) * 2012-01-18 2015-06-10 東京エレクトロン株式会社 半導体デバイスの検査装置
JP6065554B2 (ja) * 2012-12-03 2017-01-25 富士電機株式会社 比較器
JP6744604B2 (ja) * 2016-07-22 2020-08-19 ザインエレクトロニクス株式会社 入力装置
IT201600096568A1 (it) * 2016-09-27 2018-03-27 St Microelectronics Srl Comparatore di tensione hv con bassa sensibilita' alle variazioni di processi/temperatura e di alimentazione
JP6498649B2 (ja) * 2016-10-17 2019-04-10 株式会社東海理化電機製作所 レベルシフタ
CN108347243B (zh) * 2017-01-25 2022-04-01 株式会社东海理化电机制作所 电平转换器
JP6893141B2 (ja) * 2017-07-21 2021-06-23 新日本無線株式会社 演算増幅器
US10211834B1 (en) * 2017-10-30 2019-02-19 Shanghai Zhaoxin Semiconductor Co., Ltd. Low-voltage-drop rectifier circuit
CN113167821B (zh) * 2018-11-22 2024-04-19 株式会社半导体能源研究所 二次电池的异常检测装置以及半导体装置
CN109586698A (zh) * 2018-11-29 2019-04-05 中国电子科技集团公司第四十七研究所 一种上电复位电路

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5840918A (ja) * 1981-09-03 1983-03-10 Nec Corp 電圧比較回路
US4655071A (en) 1985-11-26 1987-04-07 The U.S. Baird Corporation Transfer press with quick change die set arrangement
JPH05157774A (ja) 1991-03-25 1993-06-25 Mitsubishi Denki Eng Kk コンパレータ
JP3323295B2 (ja) 1993-09-22 2002-09-09 ローム株式会社 コンパレータ
US5600280A (en) * 1993-12-17 1997-02-04 Cirrus Logic, Inc. Differential amplifier and variable delay stage for use in a voltage controlled oscillator
JPH09105763A (ja) 1995-10-11 1997-04-22 Nec Corp コンパレータ回路
JP3317256B2 (ja) 1998-11-30 2002-08-26 日本電気株式会社 コンパレータ回路
TW419895B (en) * 1999-08-11 2001-01-21 Integrated Technology Express High speed rail-to-rail input comparator
JP3722748B2 (ja) * 1999-10-05 2005-11-30 富士通株式会社 多数の通信回線からのオーバーヘッドデータの伝送に適した多重化方法および装置
DE10233220B3 (de) * 2002-07-22 2004-05-19 Texas Instruments Deutschland Gmbh Komparator mit Hysterese
US6885245B2 (en) * 2003-04-08 2005-04-26 Via Technologies, Inc. Differential amplifier and comparator using the same
JP4075823B2 (ja) 2004-02-25 2008-04-16 株式会社デンソー コンパレータ回路装置
JP2005277554A (ja) * 2004-03-23 2005-10-06 Sanyo Electric Co Ltd コンパレータ回路
JP4181587B2 (ja) * 2005-08-02 2008-11-19 三星電機株式会社 ヒステリシス特性を有する電圧比較回路
JP2007142709A (ja) 2005-11-17 2007-06-07 Asahi Kasei Microsystems Kk コンパレータ回路
CN101030771B (zh) * 2006-02-28 2010-05-12 盛群半导体股份有限公司 一种迟滞型比较器

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Publication number Publication date
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