CN113054950B - 一种张弛振荡器和存储芯片 - Google Patents

一种张弛振荡器和存储芯片 Download PDF

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Abstract

本发明涉及时钟振荡器领域，具体涉及一种张弛振荡器和存储芯片。该张弛振荡器包括：电流模比较器，用于获取基准偏置电流和基准参考电压，基于所述基准偏置电流和所述基准参考电压，控制所述电流模比较器中的内部电容的充放电；RS锁存器，用于基于所述内部电容的充放电，实现反复复位与置位，并输出第一振荡信号和第二振荡信号第一沿加速电路，用于加速所述第一振荡信号的上升沿或下降沿；第二沿加速电路，用于加速所述第二振荡信号的上升沿或下降沿。本发明为第一振荡信号配置了第一沿加速电路，为第二振荡信号配置了第二沿加速电路，能够实现第一振荡信号和第二振荡信号的上升沿或下降沿的加速功能，从而提高了张弛振荡器的振荡频率精度。

Description

一种张弛振荡器和存储芯片
技术领域
本发明涉及时钟振荡器领域，具体涉及一种张弛振荡器和存储芯片。
背景技术
超低功耗张弛振荡器作为实时时钟电路的一种解决方案，正在应用在可植入医疗设备、物联网和可穿戴设备等片上系统中。
目前，如何提高超低功耗张弛振荡器的振荡频率精度，是目前亟需解决的技术问题。
发明内容
本发明的目的是提供一种张弛振荡器和存储芯片，以提高张弛振荡器的振荡频率精度。
为实现上述目的，本发明实施例提供了以下方案：
第一方面，本发明实施例提供了一种张弛振荡器，包括：
电流模比较器，用于获取基准偏置电流和基准参考电压，基于所述基准偏置电流和所述基准参考电压，对所述电流模比较器中的内部电容的充放电过程进行电压比较，实现所述电流模比较器输出状态翻转；
RS锁存器，用于基于所述内部电容的充放电和所述电流模比较器输出状态翻转，实现反复复位与置位，并输出第一振荡信号和第二振荡信号；
第一沿加速电路，用于加速所述第一振荡信号的上升沿或下降沿；
第二沿加速电路，用于加速所述第二振荡信号的上升沿或下降沿。
在一种可能的实施例中，所述第一沿加速电路包括：
第一触发支路，用于在所述RS锁存器产生所述第一振荡信号时，导通所述第一沿加速电路；
第一加速电流输出支路，用于在导通所述第一沿加速电路时，产生并向所述RS锁存器的第一振荡信号输出端输出第一加速电流；
所述第二沿加速电路包括：
第二触发支路，用于在所述RS锁存器产生所述第二振荡信号时，导通所述第二沿加速电路；
第二加速电流输出支路，用于在导通所述第二沿加速电路时，产生并向所述RS锁存器的第二振荡信号输出端输出第二加速电流。
在一种可能的实施例中，所述电流模比较器包括：振荡电容、第一比较器支路、第二比较器支路和第一尾电流支路；
所述第一比较器支路和所述第二比较器支路的并联电路与所述第一尾电流支路串联在工作电压端VDD和地之间；
所述振荡电容连接在所述第一比较器支路和所述第二比较器支路之间；
所述第一比较器支路与所述第二比较器支路交替连接所述振荡电容进行充放电；
所述第一尾电流输出支路用于为所述第一比较器支路与所述第二比较器支路提供偏置电流，并为所述振荡电容提供充电电流。
在一种可能的实施例中，所述RS锁存器包括交叉耦合的两个或非门电路。
在一种可能的实施例中，所述张弛振荡器还包括：
基准源产生电路，用于提供基准偏置电流和基准参考电压。
在一种可能的实施例中，所述基准源产生电路包括PMOS管PM101和PM102，NMOS管NM101和NM102，以及第一电阻R1；
PM101和PM102的源极均连接VDD；PM101和PM102的栅极均连接PM102的漏极；PM101的漏极连接NM101的漏极；PM102的漏极还连接NM102的漏极；NM101和NM102的栅极均连接NM101的漏极；NM101的源极接地；NM102的源极经R1接地。
在一种可能的实施例中，所述第一尾电流支路包括PMOS管PM103；所述第一比较器支路包括PMOS管PM104，以及NMOS管NM103和NM105；所述第二比较器支路包括PMOS管PM105，以及NMOS管NM104和NM106；所述振荡电容为第一电容C1；
PM103的源极连接VDD；PM103的栅极连接PM102的栅极；PM103的漏极分别连接PM104和PM105的源极；PM104的栅极连接NM105的栅极；PM104的漏极连接NM103的漏极；NM103的栅极和NM104的栅极均连接NM102的栅极；NM103的源极连接NM105的漏极；NM105的源极接地；PM105的栅极连接NM106的栅极；PM105的漏极连接NM104的漏极；NM104的源极连接NM106的漏极；NM106的源极接地；
C1的一端连接NM105的漏极，C1的相对的另一端连接NM106的漏极。
在一种可能的实施例中，所述RS锁存器包括PMOS管PM106和PM107，以及NMOS管NM107、NM108、NM109和NM110；
PM106和PM107的源极均连接VDD；PM106和PM107的栅极均连接PM102的栅极；PM106的漏极和PM105的栅极均连接NM107的漏极；NM107的漏极还分别连接NM108的漏极和NM110的栅极；NM107的栅极连接PM104的漏极；PM107的漏极和PM104的栅极均连接NM109的漏极；NM109的漏极还分别连接NM110的漏极和NM108的栅极；NM109的栅极连接NM104的漏极；NM107、NM108、NM109和NM110的源极均接地。
在一种可能的实施例中，所述第一触发支路包括PMOS管PM108和NMOS管NM111；所述第一加速电流输出支路包括PMOS管PM109和PM110；
PM108和PM109的源极均连接VDD；PM108和PM109的栅极均连接PM102的栅极；PM108的漏极分别连接PM110的栅极和NM111的漏极；NM111的源极接地；NM111的栅极连接NM104的漏极；PM109的漏极连接PM110的源极；PM110的漏极连接NM107的漏极；
所述第二触发支路包括PMOS管PM111和NMOS管NM112；所述第二加速电流输出支路包括PMOS管PM112和PM113；
PM111和PM112的源极均连接VDD；PM111和PM112的栅极均连接PM102的栅极；PM111的漏极分别连接PM113的栅极和NM112的漏极；NM112的源极接地；NM112的栅极连接PM104的漏极；PM112的漏极连接PM113的源极；PM113的漏极连接NM109的漏极。
在一种可能的实施例中，所述基准源产生电路包括NMOS管NM201和NM202，PMOS管PM201和PM202，以及第二电阻R2；
NM201和NM202的源极均接地；NM201和NM202的栅极均连接NM201的漏极；NM201的漏极还连接PM201的漏极；NM202的漏极连接PM202的漏极；PM201和PM202的栅极均连接PM202的漏极；PM201的源极经R2接VDD；PM202的源极接VDD。
在一种可能的实施例中，所述第一尾电流支路包括NMOS管NM203；所述第一比较器支路包括NMOS管NM204，以及PMOS管PM203和PM205；所述第二比较器支路包括NMOS管NM205，以及PMOS管PM204和PM206；所述振荡电容为第二电容C2；
NM203的源极接地；NM203的栅极连接NM202的栅极；NM203的漏极分别连接NM204和NM205的源极；NM204的栅极连接PM205的栅极；NM204的漏极连接PM203的漏极；PM203的栅极和PM204的栅极均连接PM202的栅极；PM203的源极连接PM205的漏极；PM205的源极接VDD；NM205的栅极连接PM206的栅极；NM205的漏极连接PM204的漏极；PM204的源极连接PM206的漏极；PM206的源极接VDD；
C2的一端连接PM205的漏极，C2的相对的另一端连接PM206的漏极。
在一种可能的实施例中，所述RS锁存器包括NMOS管NM206和NM207，以及PMOS管PM207、PM208、PM209和PM210；
NM206和NM207的源极均接地；NM206和NM207的栅极均连接NM202的栅极；NM206的漏极和NM205的栅极均连接PM207的漏极；PM207的漏极还分别连接PM208的漏极和PM210的栅极；PM207的栅极连接NM204的漏极；NM207的漏极和NM204的栅极均连接PM209的漏极；PM209的漏极还分别连接PM210的漏极和PM208的栅极；PM209的栅极连接PM204的漏极；PM207、PM208、PM209和PM210的源极均接VDD。
在一种可能的实施例中，所述第一触发支路包括NMOS管NM208和PMOS管PM211；所述第一加速电流输出支路包括NMOS管NM209和NM210；
NM208和NM209的源极均接地；NM208和NM209的栅极均连接NM202的栅极；NM208的漏极分别连接NM210的栅极和PM211的漏极；PM211的源极接VDD；PM211的栅极连接PM204的漏极；NM209的漏极连接NM210的源极；NM210的漏极连接PM207的漏极；
所述第二触发支路包括NMOS管NM211和PMOS管PM212；所述第二加速电流输出支路包括NMOS管NM212和NM213；
NM211和NM212的源极均接地；NM211和NM212的栅极均连接NM202的栅极；NM211的漏极分别连接NM213的栅极和PM212的漏极；PM212的源极接VDD；PM212的栅极连接NM204的漏极；NM212的漏极连接NM213的源极；NM213的漏极连接PM209的漏极。
第二方面，本发明实施例提供一种存储芯片，包括：如第一方面中任意一项所述的张弛振荡器。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明中，基准源产生电路能够提供基准偏置电流和基准参考电压，使电流模比较器反复对其内部电容进行充放电，为RS锁存器提供置位信号和复位信号，使RS锁存器实现反复复位与置位，并输出第一振荡信号和第二振荡信号。
张弛振荡器的振荡频率精度与第一振荡信号和第二振荡信号的产生速度相关，第一振荡信号和第二振荡信号的上升沿的抬升速度越快或者下降沿的下降速度越快，第一振荡信号和第二振荡信号中上升沿或下降沿对于时钟频率的贡献越小，张弛振荡器的振荡频率精度就越高。本发明为第一振荡信号配置了第一沿加速电路，为第二振荡信号配置了第二沿加速电路，能够实现第一振荡信号和第二振荡信号的上升沿或下降沿的加速功能，从而提高了张弛振荡器的振荡频率精度。
附图说明
为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种张弛振荡器的连接示意图；
图2是本发明实施例提供的一种张弛振荡器的电路原理示意图
图3是本发明实施例提供的图2中关键节点的波形示意图；
图4是本发明实施例提供的图2中RS锁存器、第一沿加速电路和第二沿加速电路的输出信号及负载电流波形示意图；
图5是本发明实施例提供的一种张弛振荡器的电路原理示意图；
图6是本发明实施例提供的图5中关键节点的波形示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。
请参阅图1，图1为本发明实施例提供的一种张弛振荡器的结构示意图，包括：基准源产生电路、电流模比较器、RS锁存器(Reset-Set latch，复位-置位锁存器)、第一沿加速电路和第二沿加速电路。
电流模比较器，能够获取基准偏置电流和基准参考电压，基于基准偏置电流和基准参考电压，控制电流模比较器中的内部电容的充放电；RS锁存器，能够基于内部电容的充放电，实现反复复位与置位，并输出第一振荡信号和第二振荡信号；第一沿加速电路，能够加速第一振荡信号的上升沿或下降沿；第二沿加速电路，能够加速第二振荡信号的上升沿或下降沿。
具体的，基准偏置电流和基准参考电压可以分别由基准偏置电流源产生电路和参考电路生成电路来提供。
之后，第一振荡信号和第二振荡信号经时钟整形反相器的处理，最终可以获得时钟信号。同时，第一振荡信号和第二振荡信号还反馈回所述电流比较器，实现内部电容的充放电控制。
由于张弛振荡器的振荡频率精度与第一振荡信号和第二振荡信号的产生速度相关，第一振荡信号和第二振荡信号的上升沿的抬升速度越快或者下降沿的下降速度越快，第一振荡信号和第二振荡信号中上升沿或下降沿对于时钟频率的贡献越小，张弛振荡器的振荡频率精度就越高。本实施例中为第一振荡信号配置了第一沿加速电路，为第二振荡信号配置了第二沿加速电路，能够实现第一振荡信号和第二振荡信号的上升沿或下降沿的加速功能，从而提高了张弛振荡器的振荡频率精度。
在实际应用中，第一沿加速电路包括第一触发支路和第一加速电流输出支路，第二沿加速电路包括第二触发支路和第二加速电流输出支路，具体可以使用半导体开关器件进行搭建实现。
具体的，第一触发支路，用于在RS锁存器产生第一振荡信号时，导通第一沿加速电路；第一加速电流输出支路，用于在导通第一沿加速电路时，产生并向RS锁存器的第一振荡信号输出端输出第一加速电流。
具体的，第二触发支路，用于在RS锁存器产生第二振荡信号时，导通第二沿加速电路；第二加速电流输出支路，用于在导通第二沿加速电路时，产生并向RS锁存器的第二振荡信号输出端输出第二加速电流。
本实施例中，采用电流模比较器作为张弛振荡器产生RS锁存器的置位信号和复位信号，其相对于电压模比较器，具有更低的功耗。电流模比较器能够实现基准参考电压和电容充电极板的电压的比较，由RS锁存器产生的第一振荡信号和第二振荡信号控制电流模比较器的内部电容的充放电。
电流模比较器中通常设有两个比较器，每个比较器均对应设有电容器，其可以将基准源产生电路提供的基准参考电压作为参考，交替控制比较器对其对应的电容器进行充放电，从而产生两路反相的电压信号，并将其分别作为RS锁存器的置位信号和复位信号。
但是这种电流模比较器存在四个缺陷：
1)每半个周期将闲置一个电容，造成芯片面积的浪费；
2)每半个周期闲置的电容对应的充电电流将被闲置，造成张弛振荡器的功耗的浪费；
3)两个电容需要相互配合，才能最终获得时钟信号，因此两个电容之间的失配对时钟频率和占空比的精度将产生不利影响；
4)两个电容对应的两路充电电流之间的失配也会对时钟频率和占空比的精度产生不利影响。
为了解决上述缺陷，在一种可能的实施例中，电流模比较器包括：振荡电容、第一比较器支路、第二比较器支路和第一尾电流支路。
第一比较器支路和第二比较器支路的并联电路与第一尾电流支路串联在工作电压端VDD和地之间；振荡电容连接在第一比较器支路和第二比较器支路之间；第一比较器支路与第二比较器支路交替控制振荡电容进行充放电；第一尾电流输出支路用于为第一比较器支路与第二比较器支路提供第一尾电流。
本实施例中，第一尾电流输出支路可以采用有比逻辑电路，成比例镜像基准源产生电路提供的基准偏置电流，获得第一尾电流，并利用该第一尾电流共同为第一比较器支路和第二比较器支路进行供电，避免了使用两路充电电流可能因失配影响时钟频率和占空比的精度。
本实施例所提供的电流模比较器中只使用一个振荡电容来共同作为第一比较器支路和第二比较器支路的充电电容，减少了电容的个数，可以缩小电流模比较器的尺寸，进一步减少张弛振荡器的芯片面积，降低芯片物料成本。
在对振荡电容进行充放电控制时，第一比较器支路与第二比较器支路分别对应半个周期，因此不存在充电电流的闲置，相对于现有技术能够有效降低功耗。同时，只使用一个振荡电容，能够避免多个电容之间因失配而影响时钟频率和占空比的精度。
RS锁存器可以利用交叉耦合的两个或非门电路进行搭建。
为了进一步说明本实施例的实现过程，本实施例采用MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化层半导体场效晶体管)搭建张弛振荡器。如图2所示为本发明实施例提供的一种张弛振荡器的电路原理示意图。
本实施例提供了一种基准源产生电路，能够同时提供基准偏置电流和基准参考电压。
该基准源产生电路包括PMOS管(Positive channel Metal OxideSemiconductor，P型金属-氧化层半导体场效晶体管)PM101和PM102，NMOS管(Negativechannel Metal Oxide Semiconductor，N型金属-氧化层半导体场效晶体管)NM101和NM102，以及第一电阻R1。
PM101和PM102的源极均连接VDD；PM101和PM102的栅极均连接PM102的漏极；PM101的漏极连接NM101的漏极；PM102的漏极还连接NM102的漏极；NM101和NM102的栅极均连接NM101的漏极；NM101的源极接地；NM102的源极经R1接地。
其中，PM101镜像PM102，当PM101和PM102的器件尺寸比例为1:1时，流过PM101和PM102的电流I110和I120相等，NM101、NM102和R1的连接方式在R1上产生的电流I120等于(VGS,NM101-VGS,NM102)/R1，当R1足够大时，可以产生几十纳安甚至纳安量级的偏置电流I120，R1上产生的电压为VR，它等于VGS,NM101-VGS,NM102，它可以作为电流模比较器的基准参考电压，NM102同时也作为电流模比较器的一个输入管，VR节点作为电流模比较器的一个输入端。
本实施例的基准源产生电路能够同时提供基准偏置电流和基准参考电压，避免采用分压电阻重新架设参考电压生成电路，节省了分压电阻的芯片面积，同时还能节省了一路电流支路的功耗。
这里以产生100mV的参考电压，电流为10nA为例，说明本实施例所能达到的技术效果，产生100mV的参考电压，电流为10nA通常需要10Mohm的电阻，对于方块阻值为10kohm的多晶硅电阻，需要1000个电阻方块，电阻的长为300nm，那么整个电阻的面积至少要大于300um＊0.3um，它大约会占到整个振荡器面积的1/4。可见，本实施例为电流模比较器产生基准参考电压的方式可以节省25％的整个模块芯片面积。
电流模比较器属于一种超低功耗共栅级比较器，第一尾电流支路包括PMOS管PM103；第一比较器支路包括PMOS管PM104，以及NMOS管NM103和NM105；第二比较器支路包括PMOS管PM105，以及NMOS管NM104和NM106；振荡电容为第一电容C1。
PM103的源极连接VDD；PM103的栅极连接PM102的栅极；PM103的漏极分别连接PM104和PM105的源极；PM104的栅极连接NM105的栅极；PM104的漏极连接NM103的漏极；NM103的栅极和NM104的栅极均连接NM102的栅极；NM103的源极连接NM105的漏极；NM105的源极接地；PM105的栅极连接NM106的栅极；PM105的漏极连接NM104的漏极；NM104的源极连接NM106的漏极；NM106的源极接地。
C1的一端连接NM105的漏极，C1的相对的另一端连接NM106的漏极。
PM103镜像PM102，当PM103和PM102的器件尺寸比例为1:1时，流过PM103和PM102的电流I130和I120相等。
PM104和PM105以及NM105和NM106两组MOS管做为开关，NM103和NM104构成的电流模比较器的输入管。
当时钟振荡器工作时，在时钟周期的前1/2时间内，PM104和NM103支路导通，PM105和NM104支路关断，NM105开关关断，NM106开关导通将第一电容C1右侧的VC12节点短路到地GND，PM103尾电流源镜像来的电流I130流过PM104和NM103支路对第一电容C1的左侧VC11节点进行充电，VC11逐渐升高，当VC11节点电压超过VR电压时，NM103进入关断状态，NM103的漏端节点V110(电流模比较器的输出端)被电流I130拉高，当V110变高，将改变RS锁存器的输出状态，RS锁存器输出V130变低，V140变高。
当时钟振荡器进入到后1/2周期；此时PM104和NM103支路关断，PM105和NM104支路导通，NM106开关关断，NM105开关导通，将第一电容C1左边节点电压VC11短路到地GND，VC11电压从VR跳变到0V，由于第一电容C1两个极板电压差无法突变，所以第一电容C1右边节点VC12会从之前0V状态跳变到-VR状态，I130流过PM105和NM104支路对第一电容C1的右侧极板VC12进行充电，VC12在时钟振荡器的后1/2周期被I130从-VR充到VR，NM104进入关断状态，NM104的漏端节点V120(电流模比较器的另一个输出端)被电流I130拉高引起RS锁存器输出V130和V140状态发生变化。此时时钟振荡器完成了一个完整周期的工作。在下一个时钟周期，电路将重复以上工作过程，形成持续的振荡状态。
在整个时钟周期中，本实施例只使用了一支电流I130进行了充电，没有任何多余功耗浪费，同时只使用一个充电电容，节省了芯片面积，提高了时钟信号占空比的精度。
本实施例中，振荡电容的充电电压的变化幅值范围是从-VR至VR，现有的使用两个充电电容的电流模比较器，其每个电容的变化幅值范围是从0至VR，可见本实施例中电容尺寸所使用的电容材料只需要为现有电流模比较器的1/4，大大减少了张弛振荡器整体的芯片面积。
如图3所示为图2中关键节点的波形示意图，张弛振荡器的一个周期的时间由第一电阻R1和第一电容C1来决定，与电源无关。其中，前后半个周期时间均为：
若PM103与PM102的尺寸相同，其镜像比例为1：1，则：
这样，张弛振荡器的理论周期应当为：
Tclk＝4·R1·C1。
RS锁存器包括PMOS管PM106和PM107，以及NMOS管NM107、NM108、NM109和NM110。
PM106和PM107的源极均连接VDD；PM106和PM107的栅极均连接PM102的栅极；PM106的漏极和PM105的栅极均连接NM107的漏极；NM107的漏极还分别连接NM108的漏极和NM110的栅极；NM107的栅极连接PM104的漏极；PM107的漏极和PM104的栅极均连接NM109的漏极；NM109的漏极还分别连接NM110的漏极和NM108的栅极；NM109的栅极连接NM104的漏极；NM107、NM108、NM109和NM110的源极均接地。
第一沿加速电路此时属于一种上升沿加速电路，其中：第一触发支路包括PMOS管PM108和NMOS管NM111；第一加速电流输出支路包括PMOS管PM109和PM110。
PM108和PM109的源极均连接VDD；PM108和PM109的栅极均连接PM102的栅极；PM108的漏极分别连接PM110的栅极和NM111的漏极；NM111的源极接地；NM111的栅极连接NM104的漏极；PM109的漏极连接PM110的源极；PM110的漏极连接NM107的漏极。
第二沿加速电路此时属于一种上升沿加速电路，其中：第二触发支路包括PMOS管PM111和NMOS管NM112；第二加速电流输出支路包括PMOS管PM112和PM113。
PM111和PM112的源极均连接VDD；PM111和PM112的栅极均连接PM102的栅极；PM111的漏极分别连接PM113的栅极和NM112的漏极；NM112的源极接地；NM112的栅极连接PM104的漏极；PM112的漏极连接PM113的源极；PM113的漏极连接NM109的漏极。
RS锁存器由尾电流管PM106和PM107，输入管NM107和NM109，以及，NM108和NM110构成。而沿加速电路有两组，分别加速V130和V140节点。加速V130节点的第一沿加速电路包括器件NM111、PM109、PM108，PM110。加速V140节点的第二沿加速电路包括器件NM112、PM111、PM112、PM113。
如图4所示为图2中RS锁存器、第一沿加速电路和第二沿加速电路的输出信号及负载电流波形示意图。为了降低功耗，本发明中的尾电流I141和I151可以采用极低的电流值来维持V130和V140的电平状态，当V130或者V140需要发生从低到高的反转时，沿加速电路会瞬时增加I142电流到I140上(或者瞬时增加I152电流到I150上)从而快速拉高V130或者V140，减小RS锁存器延时对时钟周期的贡献。以时钟前半周期TC1为例，如图4所示，由于V120为0V，NM9关断，V130为高电平，NM110导通，V140处于低电平。当V110被上拉到超过NM107的阈值以上，NM107导通，V130被拉低，NM110关断，则V140开始被I150(I150＝I151)拉高，由于I151比较小，只依赖于它来拉高V140，会在V140上产生比较大的延迟。V110的信号也同时输入到沿加速电路NM112的栅端，当V110超过与NM107有相同阈值的NM112的阈值时，NM112开始导通，它的漏端节点V141变低，从而它控制的PM113打开，从而有电流值比较大的I152从PM112经过PM113流入到V140，此时拉高V140的电流I150＝I151+I152，加速V140的上升沿，一旦当V140被拉高，V110被迅速拉低到零，NM112关断，V141变低迅速变高，PM113关断，流过NM112的电流I170和流过PM112、PM113的I152也因此被关断。瞬时存在的电流I152和I170被平均到整个周期内，也不会增加太多功耗。
图4中，在I140和I150电流波形中，虚线波形是不设置沿加速电路的电流限制RS锁存器的偏置电流，实线波形是本实施例中增加了沿加速电路之后的RS锁存器的偏置电流。对于不设置沿加速电路的电流限制RS锁存器，为了达到同样的V140上升速度，其尾电流源I150和本发明中的I150＝I151+I152的值相同，而这个电流I150会在前半个时钟周期一直存在，同样电流值的I140会在后半个时钟周期一直存在。本实施例中的RS锁存器和沿加速电路极大的降低了RS锁存器的功耗。
电流限制RS锁存器和沿加速电路，用于电流模比较器差分输出的高低状态，产生固定频率的方波信号，将RS锁存器静态偏置电流降到极低值，用其维持RS锁存器输出状态，通过检测RS锁存器输出信号上升沿、临时增加限制电流，加速了RS锁存器输出信号的上升沿，降低RS锁存器上升沿对时钟频率的贡献，临时增加的限制电流只有在输出有沿翻转时存在，它平均到时钟整个周期中时电流值十分小，从而降低了RS锁存器的功耗。
如图5所示为本发明实施例提供的一种张弛振荡器的电路原理示意图，其将图2中的NMOS管和PMOS管做了对称性替换，同样包括基准源产生电路、电流模比较器、RS锁存器、第一沿加速电路和第二沿加速电路。
基准源产生电路包括NMOS管NM201和NM202，PMOS管PM201和PM202，以及第二电阻R2。
NM201和NM202的源极均接地；NM201和NM202的栅极均连接NM201的漏极；NM201的漏极还连接PM201的漏极；NM202的漏极连接PM202的漏极；PM201和PM202的栅极均连接PM202的漏极；PM201的源极经R2接VDD；PM202的源极接VDD。
电流模比较器中，第一尾电流支路包括NMOS管NM203；所述第一比较器支路包括NMOS管NM204，以及PMOS管PM203和PM205；所述第二比较器支路包括NMOS管NM205，以及PMOS管PM204和PM206；所述振荡电容为第二电容C2。
NM203的源极接地；NM203的栅极连接NM202的栅极；NM203的漏极分别连接NM204和NM205的源极；NM204的栅极连接PM205的栅极；NM204的漏极连接PM203的漏极；PM203的栅极和PM204的栅极均连接PM202的栅极；PM203的源极连接PM205的漏极；PM205的源极接VDD；NM205的栅极连接PM206的栅极；NM205的漏极连接PM204的漏极；PM204的源极连接PM206的漏极；PM206的源极接VDD。
C2的一端连接PM205的漏极，C2的相对的另一端连接PM206的漏极。
RS锁存器包括NMOS管NM206和NM207，以及PMOS管PM207、PM208、PM209和PM210。
NM206和NM207的源极均接地；NM206和NM207的栅极均连接NM202的栅极；NM206的漏极和NM205的栅极均连接PM207的漏极；PM207的漏极还分别连接PM208的漏极和PM210的栅极；PM207的栅极连接NM204的漏极；NM207的漏极和NM204的栅极均连接PM209的漏极；PM209的漏极还分别连接PM210的漏极和PM208的栅极；PM209的栅极连接PM204的漏极；PM207、PM208、PM209和PM210的源极均接VDD。
第一沿加速电路此时属于一种下降沿加速电路，其中：第一触发支路包括NMOS管NM208和PMOS管PM211；第一加速电流输出支路包括NMOS管NM209和NM210。
NM208和NM209的源极均接地；NM208和NM209的栅极均连接NM202的栅极；NM208的漏极分别连接NM210的栅极和PM211的漏极；PM211的源极接VDD；PM211的栅极连接PM204的漏极；NM209的漏极连接NM210的源极；NM210的漏极连接PM207的漏极。
第二沿加速电路此时属于一种下降沿加速电路，其中：第二触发支路包括NMOS管NM211和PMOS管PM212；第二加速电流输出支路包括NMOS管NM212和NM213。
NM211和NM212的源极均接地；NM211和NM212的栅极均连接NM202的栅极；NM211的漏极分别连接NM213的栅极和PM212的漏极；PM212的源极接VDD；PM212的栅极连接NM204的漏极；NM212的漏极连接NM213的源极；NM213的漏极连接PM209的漏极。
图5中，基准源产生电路产生的基准参考电压为VDD-VR，它将与第二电容C2两端电压VC21和VC22进行比较。在振荡器工作时，电流模比较器中的尾电流源I230对C2进行放电。
如图6所示为图5中关键节点的波形示意图，在前后半个周期内，分别依次将VC21和VC22两个节点从VDD+VR电平放电到VDD-VR电平。电流限制RS锁存器将尾电流源用NMOS管实现，RS锁存器输入管用PMOS管实现，沿加速电路分别加速V230和V240的下降沿，并且有效地节省了I240、I250尾电流。
图5所展示的张弛振荡器的其他原理、效果与图2所展示的张弛振荡器相类似，在此不予以赘述。
基于与方法同样的发明构思，本发明实施例还提供了一种存储芯片，包括：如上文中任意一项所述的张弛振荡器。
存储芯片还包括存储单元、及触发器；
所述触发器的受控端与所述张弛振荡器的输出端连接；
所述触发器的输出端与所述存储器连接。
张弛振荡器用于输出第一振荡信号和第二振荡信号至触发器，以作为触发器的时钟控制信号，从而驱动触发器对存储器的工作。
本发明实施例中提供的技术方案，至少具有如下技术效果或优点：
本发明实施例中，基准源产生电路能够提供基准偏置电流和基准参考电压，使电流模比较器反复对其内部电容进行充放电，为RS锁存器提供置位信号和复位信号，使RS锁存器实现反复复位与置位，并输出第一振荡信号和第二振荡信号。
张弛振荡器的振荡频率精度与第一振荡信号和第二振荡信号的产生速度相关，第一振荡信号和第二振荡信号的上升沿的抬升速度越快或者下降沿的下降速度越快，第一振荡信号和第二振荡信号中上升沿或下降沿对于时钟频率的贡献越小，张弛振荡器的振荡频率精度就越高。本发明实施例为第一振荡信号配置了第一沿加速电路，为第二振荡信号配置了第二沿加速电路，能够实现第一振荡信号和第二振荡信号的上升沿或下降沿的加速功能，从而提高了张弛振荡器的振荡频率精度。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。
本发明实施例提供了以下方案：
A1、一种张弛振荡器，其特征在于，包括：
电流模比较器，用于获取基准偏置电流和基准参考电压，基于所述基准偏置电流和所述基准参考电压，对所述电流模比较器中的内部电容的充放电过程进行电压比较，实现所述电流模比较器输出状态翻转；
RS锁存器，用于基于所述内部电容的充放电和所述电流模比较器输出状态翻转，实现反复复位与置位，并输出第一振荡信号和第二振荡信号；
第一沿加速电路，用于加速所述第一振荡信号的上升沿或下降沿；
第二沿加速电路，用于加速所述第二振荡信号的上升沿或下降沿。
A2、根据A1所述的张弛振荡器，其特征在于，所述第一沿加速电路包括：
第一触发支路，用于在所述RS锁存器产生所述第一振荡信号时，导通所述第一沿加速电路；
第一加速电流输出支路，用于在导通所述第一沿加速电路时，产生并向所述RS锁存器的第一振荡信号输出端输出第一加速电流；
所述第二沿加速电路包括：
第二触发支路，用于在所述RS锁存器产生所述第二振荡信号时，导通所述第二沿加速电路；
第二加速电流输出支路，用于在导通所述第二沿加速电路时，产生并向所述RS锁存器的第二振荡信号输出端输出第二加速电流。
A3、根据A1所述的张弛振荡器，其特征在于，所述电流模比较器包括：振荡电容、第一比较器支路、第二比较器支路和第一尾电流支路；
所述第一比较器支路和所述第二比较器支路的并联电路与所述第一尾电流支路串联在工作电压端VDD和地之间；
所述振荡电容连接在所述第一比较器支路和所述第二比较器支路之间；
所述第一比较器支路与所述第二比较器支路交替连接所述振荡电容进行充放电；
所述第一尾电流输出支路用于为所述第一比较器支路与所述第二比较器支路提供偏置电流，并为所述振荡电容提供充电电流。
A4、根据A1所述的张弛振荡器，其特征在于，所述RS锁存器包括交叉耦合的两个或非门电路。
A5、根据A1至A4任一所述的张弛振荡器，其特征在于，所述张弛振荡器还包括：
基准源产生电路，用于提供基准偏置电流和基准参考电压。
A6、根据5所述的张弛振荡器，其特征在于，所述基准源产生电路包括PMOS管PM101和PM102，NMOS管NM101和NM102，以及第一电阻R1；
PM101和PM102的源极均连接VDD；PM101和PM102的栅极均连接PM102的漏极；PM101的漏极连接NM101的漏极；PM102的漏极还连接NM102的漏极；NM101和NM102的栅极均连接NM101的漏极；NM101的源极接地；NM102的源极经R1接地。
A7、根据6所述的张弛振荡器，其特征在于，所述第一尾电流支路包括PMOS管PM103；所述第一比较器支路包括PMOS管PM104，以及NMOS管NM103和NM105；所述第二比较器支路包括PMOS管PM105，以及NMOS管NM104和NM106；所述振荡电容为第一电容C1；
PM103的源极连接VDD；PM103的栅极连接PM102的栅极；PM103的漏极分别连接PM104和PM105的源极；PM104的栅极连接NM105的栅极；PM104的漏极连接NM103的漏极；NM103的栅极和NM104的栅极均连接NM102的栅极；NM103的源极连接NM105的漏极；NM105的源极接地；PM105的栅极连接NM106的栅极；PM105的漏极连接NM104的漏极；NM104的源极连接NM106的漏极；NM106的源极接地；
C1的一端连接NM105的漏极，C1的相对的另一端连接NM106的漏极。
A8、根据A7所述的张弛振荡器，其特征在于，所述RS锁存器包括PMOS管PM106和PM107，以及NMOS管NM107、NM108、NM109和NM110；
PM106和PM107的源极均连接VDD；PM106和PM107的栅极均连接PM102的栅极；PM106的漏极和PM105的栅极均连接NM107的漏极；NM107的漏极还分别连接NM108的漏极和NM110的栅极；NM107的栅极连接PM104的漏极；PM107的漏极和PM104的栅极均连接NM109的漏极；NM109的漏极还分别连接NM110的漏极和NM108的栅极；NM109的栅极连接NM104的漏极；NM107、NM108、NM109和NM110的源极均接地。
A9、根据A8所述的张弛振荡器，其特征在于，所述第一触发支路包括PMOS管PM108和NMOS管NM111；所述第一加速电流输出支路包括PMOS管PM109和PM110；
PM108和PM109的源极均连接VDD；PM108和PM109的栅极均连接PM102的栅极；PM108的漏极分别连接PM110的栅极和NM111的漏极；NM111的源极接地；NM111的栅极连接NM104的漏极；PM109的漏极连接PM110的源极；PM110的漏极连接NM107的漏极；
所述第二触发支路包括PMOS管PM111和NMOS管NM112；所述第二加速电流输出支路包括PMOS管PM112和PM113；
PM111和PM112的源极均连接VDD；PM111和PM112的栅极均连接PM102的栅极；PM111的漏极分别连接PM113的栅极和NM112的漏极；NM112的源极接地；NM112的栅极连接PM104的漏极；PM112的漏极连接PM113的源极；PM113的漏极连接NM109的漏极。
A10、根据A5所述的张弛振荡器，其特征在于，所述基准源产生电路包括NMOS管NM201和NM202，PMOS管PM201和PM202，以及第二电阻R2；
NM201和NM202的源极均接地；NM201和NM202的栅极均连接NM201的漏极；NM201的漏极还连接PM201的漏极；NM202的漏极连接PM202的漏极；PM201和PM202的栅极均连接PM202的漏极；PM201的源极经R2接VDD；PM202的源极接VDD。
A11、根据A10所述的张弛振荡器，其特征在于，所述第一尾电流支路包括NMOS管NM203；所述第一比较器支路包括NMOS管NM204，以及PMOS管PM203和PM205；所述第二比较器支路包括NMOS管NM205，以及PMOS管PM204和PM206；所述振荡电容为第二电容C2；
NM203的源极接地；NM203的栅极连接NM202的栅极；NM203的漏极分别连接NM204和NM205的源极；NM204的栅极连接PM205的栅极；NM204的漏极连接PM203的漏极；PM203的栅极和PM204的栅极均连接PM202的栅极；PM203的源极连接PM205的漏极；PM205的源极接VDD；NM205的栅极连接PM206的栅极；NM205的漏极连接PM204的漏极；PM204的源极连接PM206的漏极；PM206的源极接VDD；
C2的一端连接PM205的漏极，C2的相对的另一端连接PM206的漏极。
A12、根据A11所述的张弛振荡器，其特征在于，所述RS锁存器包括NMOS管NM206和NM207，以及PMOS管PM207、PM208、PM209和PM210；
NM206和NM207的源极均接地；NM206和NM207的栅极均连接NM202的栅极；NM206的漏极和NM205的栅极均连接PM207的漏极；PM207的漏极还分别连接PM208的漏极和PM210的栅极；PM207的栅极连接NM204的漏极；NM207的漏极和NM204的栅极均连接PM209的漏极；PM209的漏极还分别连接PM210的漏极和PM208的栅极；PM209的栅极连接PM204的漏极；PM207、PM208、PM209和PM210的源极均接VDD。
A13、根据A12所述的张弛振荡器，其特征在于，所述第一触发支路包括NMOS管NM208和PMOS管PM211；所述第一加速电流输出支路包括NMOS管NM209和NM210；
NM208和NM209的源极均接地；NM208和NM209的栅极均连接NM202的栅极；NM208的漏极分别连接NM210的栅极和PM211的漏极；PM211的源极接VDD；PM211的栅极连接PM204的漏极；NM209的漏极连接NM210的源极；NM210的漏极连接PM207的漏极；
所述第二触发支路包括NMOS管NM211和PMOS管PM212；所述第二加速电流输出支路包括NMOS管NM212和NM213；
NM211和NM212的源极均接地；NM211和NM212的栅极均连接NM202的栅极；NM211的漏极分别连接NM213的栅极和PM212的漏极；PM212的源极接VDD；PM212的栅极连接NM204的漏极；NM212的漏极连接NM213的源极；NM213的漏极连接PM209的漏极。
B1、一种存储芯片，其特征在于，包括：如权A1至A13任意一项所述的张弛振荡器。

Claims (13)

1.一种张弛振荡器，其特征在于，包括：
电流模比较器，用于获取基准偏置电流和基准参考电压，基于所述基准偏置电流和所述基准参考电压，对所述电流模比较器中的内部电容的充放电过程进行电压比较，实现所述电流模比较器输出状态翻转；
RS锁存器，用于基于所述内部电容的充放电和所述电流模比较器输出状态翻转，实现反复复位与置位，并输出第一振荡信号和第二振荡信号；
第一触发支路，用于在所述RS锁存器产生所述第一振荡信号时导通；
第一加速电流输出支路，用于在所述第一触发支路导通时，产生并向所述RS锁存器的第一振荡信号输出端输出第一加速电流；
第二触发支路，用于在所述RS锁存器产生所述第二振荡信号时导通；
第二加速电流输出支路，用于在所述第二触发支路导通时，产生并向所述RS锁存器的第二振荡信号输出端输出第二加速电流。
2.根据权利要求1所述的张弛振荡器，其特征在于，所述电流模比较器包括：振荡电容、第一比较器支路、第二比较器支路和第一尾电流支路；
所述第一比较器支路和所述第二比较器支路的并联电路与所述第一尾电流支路串联在工作电压端VDD和地之间；
所述振荡电容连接在所述第一比较器支路和所述第二比较器支路之间；
所述第一比较器支路与所述第二比较器支路交替连接所述振荡电容进行充放电；
所述第一尾电流输出支路用于为所述第一比较器支路与所述第二比较器支路提供偏置电流，并为所述振荡电容提供充电电流。
3.根据权利要求1所述的张弛振荡器，其特征在于，所述RS锁存器包括交叉耦合的两个或非门电路。
4.根据权利要求2所述的张弛振荡器，其特征在于，所述张弛振荡器还包括：
基准源产生电路，用于提供基准偏置电流和基准参考电压。
5.根据权利要求4所述的张弛振荡器，其特征在于，所述基准源产生电路包括PMOS管PM101和PM102，NMOS管NM101和NM102，以及第一电阻R1；
PM101和PM102的源极均连接VDD；PM101和PM102的栅极均连接PM102的漏极；PM101的漏极连接NM101的漏极；PM102的漏极还连接NM102的漏极；NM101和NM102的栅极均连接NM101的漏极；NM101的源极接地；NM102的源极经R1接地。
6.根据权利要求5所述的张弛振荡器，其特征在于，所述第一尾电流支路包括PMOS管PM103；所述第一比较器支路包括PMOS管PM104，以及NMOS管NM103和NM105；所述第二比较器支路包括PMOS管PM105，以及NMOS管NM104和NM106；所述振荡电容为第一电容C1；
PM103的源极连接VDD；PM103的栅极连接PM102的栅极；PM103的漏极分别连接PM104和PM105的源极；PM104的栅极连接NM105的栅极；PM104的漏极连接NM103的漏极；NM103的栅极和NM104的栅极均连接NM102的栅极；NM103的源极连接NM105的漏极；NM105的源极接地；PM105的栅极连接NM106的栅极；PM105的漏极连接NM104的漏极；NM104的源极连接NM106的漏极；NM106的源极接地；
C1的一端连接NM105的漏极，C1的相对的另一端连接NM106的漏极。
7.根据权利要求6所述的张弛振荡器，其特征在于，所述RS锁存器包括PMOS管PM106和PM107，以及NMOS管NM107、NM108、NM109和NM110；
PM106和PM107的源极均连接VDD；PM106和PM107的栅极均连接PM102的栅极；PM106的漏极和PM105的栅极均连接NM107的漏极；NM107的漏极还分别连接NM108的漏极和NM110的栅极；NM107的栅极连接PM104的漏极；PM107的漏极和PM104的栅极均连接NM109的漏极；NM109的漏极还分别连接NM110的漏极和NM108的栅极；NM109的栅极连接NM104的漏极；NM107、NM108、NM109和NM110的源极均接地。
8.根据权利要求7所述的张弛振荡器，其特征在于，所述第一触发支路包括PMOS管PM108和NMOS管NM111；所述第一加速电流输出支路包括PMOS管PM109和PM110；
PM108和PM109的源极均连接VDD；PM108和PM109的栅极均连接PM102的栅极；PM108的漏极分别连接PM110的栅极和NM111的漏极；NM111的源极接地；NM111的栅极连接NM104的漏极；PM109的漏极连接PM110的源极；PM110的漏极连接NM107的漏极；
所述第二触发支路包括PMOS管PM111和NMOS管NM112；所述第二加速电流输出支路包括PMOS管PM112和PM113；
PM111和PM112的源极均连接VDD；PM111和PM112的栅极均连接PM102的栅极；PM111的漏极分别连接PM113的栅极和NM112的漏极；NM112的源极接地；NM112的栅极连接PM104的漏极；PM112的漏极连接PM113的源极；PM113的漏极连接NM109的漏极。
9.根据权利要求4所述的张弛振荡器，其特征在于，所述基准源产生电路包括NMOS管NM201和NM202，PMOS管PM201和PM202，以及第二电阻R2；
NM201和NM202的源极均接地；NM201和NM202的栅极均连接NM201的漏极；NM201的漏极还连接PM201的漏极；NM202的漏极连接PM202的漏极；PM201和PM202的栅极均连接PM202的漏极；PM201的源极经R2接VDD；PM202的源极接VDD。
10.根据权利要求9所述的张弛振荡器，其特征在于，所述第一尾电流支路包括NMOS管NM203；所述第一比较器支路包括NMOS管NM204，以及PMOS管PM203和PM205；所述第二比较器支路包括NMOS管NM205，以及PMOS管PM204和PM206；所述振荡电容为第二电容C2；
NM203的源极接地；NM203的栅极连接NM202的栅极；NM203的漏极分别连接NM204和NM205的源极；NM204的栅极连接PM205的栅极；NM204的漏极连接PM203的漏极；PM203的栅极和PM204的栅极均连接PM202的栅极；PM203的源极连接PM205的漏极；PM205的源极接VDD；NM205的栅极连接PM206的栅极；NM205的漏极连接PM204的漏极；PM204的源极连接PM206的漏极；PM206的源极接VDD；
C2的一端连接PM205的漏极，C2的相对的另一端连接PM206的漏极。
11.根据权利要求10所述的张弛振荡器，其特征在于，所述RS锁存器包括NMOS管NM206和NM207，以及PMOS管PM207、PM208、PM209和PM210；
NM206和NM207的源极均接地；NM206和NM207的栅极均连接NM202的栅极；NM206的漏极和NM205的栅极均连接PM207的漏极；PM207的漏极还分别连接PM208的漏极和PM210的栅极；PM207的栅极连接NM204的漏极；NM207的漏极和NM204的栅极均连接PM209的漏极；PM209的漏极还分别连接PM210的漏极和PM208的栅极；PM209的栅极连接PM204的漏极；PM207、PM208、PM209和PM210的源极均接VDD。
12.根据权利要求11所述的张弛振荡器，其特征在于，所述第一触发支路包括NMOS管NM208和PMOS管PM211；所述第一加速电流输出支路包括NMOS管NM209和NM210；
NM208和NM209的源极均接地；NM208和NM209的栅极均连接NM202的栅极；NM208的漏极分别连接NM210的栅极和PM211的漏极；PM211的源极接VDD；PM211的栅极连接PM204的漏极；NM209的漏极连接NM210的源极；NM210的漏极连接PM207的漏极；
所述第二触发支路包括NMOS管NM211和PMOS管PM212；所述第二加速电流输出支路包括NMOS管NM212和NM213；
NM211和NM212的源极均接地；NM211和NM212的栅极均连接NM202的栅极；NM211的漏极分别连接NM213的栅极和PM212的漏极；PM212的源极接VDD；PM212的栅极连接NM204的漏极；NM212的漏极连接NM213的源极；NM213的漏极连接PM209的漏极。
13.一种存储芯片，其特征在于，包括：如权利要求1至12任意一项所述的张弛振荡器。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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* Cited by examiner, † Cited by third party
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CN103546123A (zh) * 2013-11-01 2014-01-29 东南大学 一种高线性度的张弛振荡器
CN104124921A (zh) * 2014-07-02 2014-10-29 浙江大学 基于电流模比较器的低压低功耗cmos张弛振荡器及方法
CN108880507A (zh) * 2018-09-18 2018-11-23 杭州洪芯微电子科技有限公司 张弛振荡器

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