JPH0968948A

JPH0968948A - 液晶駆動回路

Info

Publication number: JPH0968948A
Application number: JP22211095A
Authority: JP
Inventors: Masayuki Kawasaki; 崎正行川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-08-30
Filing date: 1995-08-30
Publication date: 1997-03-11

Abstract

(57)【要約】【課題】信頼性の高い液晶駆動回路を得ることを可能
にする。【解決手段】フレーム信号ＦＲに対応してフレーム出
力信号を第１および第２のレベルシフタによって４段階
に分けるとともにデータ信号Ｄ_iに対応してデータ出力
信号を第３および第４のレベルシフタによって４段階に
分け、第１乃至第４の出力バッファを駆動する第１乃至
第４の制御部を構成するＭＯＳＦＥＴ、および上記第１
乃至第４の出力バッファを構成するＭＯＳＦＥＴのゲー
トバイアスおよびドレインバイアスがフルバイアスとな
らないようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＳＴＮ方式液晶の駆
動回路に関するものである。

【０００２】

【従来の技術】一般に液晶を点灯させるには、液晶のセ
グメント電極とコモン電極間にしきい値を上回る実効電
圧を印加する必要がある。そして液晶の点灯、非点灯は
駆動回路に入力するデータ信号によって制御される。ま
た、液晶の寿命を長くするためにフレーム信号ＦＲによ
って液晶への印加電圧の極性を周期的に変化させてい
る。

【０００３】ＳＴＮ方式液晶の従来の駆動回路を図３を
参照して説明する。図３に示す回路は上記セグメント電
極の駆動部であって、図３（ａ）にレベルシフタ６を示
し、図３（ｂ）にセグメント電極の駆動部の出力部３０
₁，…30_ｎを示す。レベルシフタ６はフレーム信号ＦＲ
が“１”の場合に出力信号ＦＲ_aをＶ０に、出力信号Ｆ
Ｒ_aバーをＶ５（＜Ｖ０）に設定し、フレーム信号ＦＲ
が“０”の場合に出力信号ＦＲ_aをＶ５に、出力信号Ｆ
Ｒ_aバーをＶ０に設定する。

【０００４】各出力部３０_i（ｉ＝１，…ｎ）はｎ個の
セグメント電極に対応して設けられたもので、データ信
号Ｄ_iと、レベルシフタ６の出力とに基づいて図４に示
すような４個の出力電圧Ｖ０，Ｖ２（＜Ｖ０），Ｖ３
（＜Ｖ２），Ｖ５（＜Ｖ３）のうちの１個を生成して出
力端子Ｏｕｔ_iを介して対応するセグメント電極に送出
する。これらの４個の出力電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５
は液晶のレベル階調表示に用いられる。

【０００５】各出力部３０_i（ｉ＝１，…ｎ）はレベル
シフタ３１と、ＮＡＮＤゲート３２，３３と、ＮＯＲゲ
ート３４，３５と、出力バッファ４１，４２，４３，４
４とを備えている。

【０００６】レベルシフタ３１はデータ信号Ｄ_iが
“１”の場合には出力信号ＤをＶ０に、出力信号Ｄバー
をＶ５に設定し、データ信号Ｄ_iが“０”の場合には出
力信号ＤをＶ５に、出力信号ＤバーをＶ０に設定する。

【０００７】ＮＡＮＤゲート３２は並列に接続されたｐ
チャネルトランジスタ３２₁，３２₂と、直列に接続さ
れたｎチャネルトランジスタ３２₃，３２₄とからな
り、その出力を出力バッファ４１のゲートに送出する。
トランジスタ３２₁のソースには電圧Ｖ０が、ゲートに
はレベルシフタ３１の出力信号Ｄが印加されている。ま
たトランジスタ３２₂のソースには電圧Ｖ０が、ゲート
にはレベルシフタ６の出力信号ＦＲ_aが印加されてい
る。トランジスタ３２₃のドレインはトランジスタ３２
₁，３２₂のドレインに接続され、ゲートにはレベルシ
フタ３１の出力Ｄが印加されている。またトランジスタ
３２₄のドレインはトランジスタ３２₂のソースに接続
され、ソースには電圧Ｖ５が印加され、ゲートにはレベ
ルシフタ６の出力ＦＲ_aが印加されている。

【０００８】ＮＡＮＤゲート３３は並列に接続されたｐ
チャネルトランジスタ３３₁，３３₂と、直列に接続さ
れたｎチャネルトランジスタ３３₃，３３₄とからな
り、その出力を出力バッファ４２のゲートに送出する。
このＮＡＮＤゲート３３はＮＡＮＤゲート３２と同一の
構成であり、トランジスタ３３_i（ｉ＝１，…４）はト
ランジシスタ３２_iに対応している。なお、トランジス
タ３３₁，３３₃のゲートにレベルシフタ３１の出力信
号Ｄバーが印加される以外はＮＡＮＤゲート３２と同様
の電圧が対応するトランジスタに印加されている。

【０００９】ＮＯＲゲート３４は並列に接続されたｎチ
ャネルトランジスタ３４₁，３４₂と、直列に接続され
たｐチャネルトランジスタ３４₃，３４₄とからなり、
その出力を出力バッファ４３のゲートに送出する。トラ
ンジスタ３４₁のソースには電圧Ｖ５が印加され、ゲー
トにはレベルシフタ３１の出力信号Ｄが印加されてい
る。またトランジスタ３４₂のソースには電圧Ｖ５が印
加され、ゲートにはレベルシフタ６の出力信号ＦＲ_aが
印加されている。トランジスタ３４₃のドレインはトラ
ンジスタ３４₁，３４₂のドレインに接続され、ゲート
にはレベルシフタ３１の出力信号Ｄが印加されている。
またトランジスタ３４₄のドレインはトランジスタ３４
₃のソースに接続され、ソースには電圧Ｖ０が印加さ
れ、ゲートには信号ＦＲ_aが印加されている。

【００１０】ＮＯＲゲート３５は並列に接続されたｎチ
ャネルトランジスタ３５₁，３５₂と、直列に接続され
たｐチャネルトランジスタ３５₃，３５₄とからなり、
その出力を出力バッファ４４のゲートに送出する。この
ＮＯＲゲート３５はＮＯＲゲート３４と同一の構成であ
り、トランジスタ３５_i（ｉ＝１，…４）はトランジス
タ３４_iに対応している。なお、トランジスタ３５₁，
３５₃のゲートに信号Ｄバーが印加される以外はＮＡＮ
Ｄゲート３４と同様の電圧が対応するトランジスタに印
加されている。

【００１１】出力バッファ４１，４２はｐチャネルトラ
ンジスタからなり、ソースには電圧Ｖ０，Ｖ２が各々印
加され、出力バッファ４３，４４はｎチャネルトランジ
スタからなり、ソースには電圧Ｖ３，Ｖ５が各々印加さ
れている。そしてこれらのトランジスタのドレインは共
通に接続されて出力信号Ｏｕｔ_iを出力する。

【００１２】次にこの駆動回路の動作を出力部３０₁を
例にとって説明する。今、フレーム信号ＦＲの値が
“１”でデータ信号Ｄ₁の値が“１”とすると、レベル
シフタ６の出力信号ＦＲ_aはＶ０、出力信号ＦＲ_aバー
はＶ５のレベルになり、またレベルシフタ３１の出力信
号ＤはＶ０に、出力信号ＤバーはＶ５になる。するとＮ
ＡＮＤゲート３２の出力レベルはＶ５、ＮＡＮＤゲート
３３の出力レベルはＶ０、ＮＯＲゲート３４，３５の出
力レベルはＶ５となるから出力バッファ４１のみがＯＮ
し、他の出力バッファ４２，４３，４４はＯＦＦする。
これにより出力回路３０₁の出力Ｏｕｔ₁はＶ０レベル
となる。

【００１３】同様に、フレーム信号ＦＲの値が“１”で
データ信号Ｄ₁の値が“０”の場合は出力バッファ４２
のみがＯＮし、他の出力バッファ４１，４３，４４はＯ
ＦＦするため、出力回路３０₂の出力Ｏｕｔ₁はＶ２レ
ベルとなる。またフレーム信号ＦＲの値が“０”で、デ
ータ信号Ｄ_iの値が“１”の場合は出力バッファ４４の
みがＯＮし、他の出力バッファ４１，４２，４３はＯＦ
Ｆするため、出力回路３０₁の出力Ｏｕｔ₁はＶ５レベ
ルとなる。また、フレーム信号ＦＲの値が“０”で、デ
ータ信号Ｄ_iの値が“０”の場合は出力バッファ４３の
みがＯＮし、他の出力バッファ４１，４２，４４はＯＦ
Ｆするため、出力回路３０₁の出力Ｏｕｔ₁はＶ３レベ
ルとなる。

【００１４】以上説明した従来の液晶駆動回路のセグメ
ント電極の駆動部の出力をまとめると図４に示すように
なる。

【００１５】なお、コモン電極の駆動部（図示せず）
は、フレーム信号ＦＲの値が“１”の場合には、選択さ
れたコモン出力にＶ５レベル、非選択コモン出力にＶ１
（Ｖ１＞Ｖ２）レベルを出力して、液晶の点灯、非点灯
を制御する。また、フレーム信号ＦＲの値が“０”の場
合には、選択されたコモン出力にＶ０レベル、非選択コ
モン出力にＶ４レベルを出力して液晶の点灯、非点灯を
制御している。

【００１６】

【発明が解決しようとする課題】このような従来の液晶
駆動回路においては、セグメント電極駆動部の各トラン
ジスタのＯＮ時のゲートバイアスは高電圧であるＶ０−
Ｖ５の電位差が印加されており、またドレイン電圧も過
渡時に短時間であるが高電圧となる。

【００１７】このようなフルバイアス状態になると、ト
ランジスタのソース・ドレイン間に大電流が流れ、トラ
ンジスタの拡散層（ソース、ドレイン）が発熱し、破壊
してしまい、信頼性に欠けるという問題があった。

【００１８】本発明は上記事情を考慮してなされたもの
であって、信頼性が可及的に高い液晶駆動回路を提供す
ることを目的とする。

【００１９】

【課題を解決するための手段】本発明による液晶駆動回
路の第１の態様は、液晶への印加電圧の極性を周期的に
変化させるフレーム信号の値に基づいて第１および第２
のフレーム出力信号を出力し、前記第１のフレーム出力
信号の値が第１の電位のレベルのときには前記第２のフ
レーム出力信号の値は前記第１の電位のレベルよりも低
い第２の電位のレベルであり、前記第１のフレーム出力
信号の値が前記第２の電位のレベルのときには前記第２
のフレーム出力信号の値は前記第１の電位のレベルとな
る第１のレベルシフタと、前記フレーム信号の値に基づ
いて第３および第４のフレーム出力信号を出力し、前記
第３のフレーム出力信号の値が前記第１の電位のレベル
より低くてかつ前記第２の電位のレベルよりも高い第３
の電位のレベルのときには前記第４のフレーム出力信号
の値は前記第２の電位のレベルよりも低い第４の電位の
レベルであり、前記第３のフレーム出力信号の値が前記
第４の電位のレベルのとき前記第４のフレーム出力信号
の値は前記第３の電位のレベルとなる第２のレベルシフ
タと、セグメント電極に対応して設けられ、液晶の点
灯、非点灯を制御するためのデータ信号に基づいて第１
および第２のデータ出力信号を出力し、前記第１のデー
タ出力信号が前記第１の電位のレベルのときに前記第２
のデータ出力信号は前記第２の電位のレベルであり、前
記第１のデータ出力信号が前記第２の電位のレベルのと
きに前記第２のデータ出力信号は前記第１の電位のレベ
ルとなる第３のレベルシフタ、前記データ信号に基づい
て第３および第４のデータ出力信号を出力し、前記第３
のデータ出力信号が前記第３の電位のレベルのときに前
記第４のデータ出力信号は前記第４の電位のレベルであ
り、前記第３のデータ出力信号が前記第４の電位のレベ
ルのときに前記第４のデータ出力信号は前記第３の電位
のレベルである第４のレベルシフタ、前記第１および第
３のレベルシフタの出力信号に基づいて前記第１の電位
のレベルまたは前記第２のデータ出力信号の値をとる第
１の制御信号を出力する第１の制御部、前記第１および
第３のレベルシフタの出力信号に基づいて前記第１の電
位のレベルまたは前記第１のデータ出力信号の値をとる
第２の制御信号を出力する第２の制御部、前記第２およ
び第４のレベルシフタの出力信号に基づいて前記第４の
電位のレベルまたは前記第４のデータ出力信号の値をと
る第３の制御信号を出力する第３の制御部、前記第２お
よび第４のレベルシフタの出力信号に基づいて前記第４
の電位のレベルまたは前記第３のデータ出力信号の値を
とる第４の制御信号を出力する第４の制御部、前記第１
の制御信号に基づいて前記第１の電位のレベルの信号を
出力する第１の出力バッファ、前記第２の制御信号に基
づいて前記第３の電位のレベルの信号を出力する第２の
出力バッファ、前記第３の制御信号に基づいて前記第２
の電位のレベルの信号を出力する第３の出力バッファ、
および前記第４の制御信号に基づいて前記第４の電位の
レベルの信号を出力する第４の出力バッファ、を有し、
前記第１乃至第４の出力バッファの出力端が共通に接続
されている出力部と、を備えていることを特徴とする。

【００２０】また、本発明による液晶駆動回路の第２の
態様は、液晶への印加電圧の極性を周期的に変化させる
フレーム信号の値に基づいて第１および第２のフレーム
出力信号を出力し、前記第１のフレーム出力信号の値が
第１の電位のレベルのときには前記第２のフレーム出力
信号の値は前記第１の電位のレベルよりも低い第２の電
位のレベルであり、前記第１のフレーム出力信号の値が
前記第２の電位のレベルのときには前記第２のフレーム
出力信号の値は前記第１の電位のレベルとなる第１のレ
ベルシフタと、前記フレーム信号の値に基づいて第３お
よび第４のフレーム出力信号を出力し、前記第３のフレ
ーム出力信号の値が前記第１の電位のレベルより低くて
かつ前記第２の電位のレベルよりも高い第３の電位のレ
ベルのときには前記第４のフレーム出力信号の値は前記
第２の電位のレベルよりも低い第４の電位のレベルであ
り、前記第３のフレーム出力信号の値が前記第４の電位
のレベルのとき前記第４のフレーム出力信号の値は前記
第３の電位のレベルとなる第２のレベルシフタと、セグ
メント電極に対応して設けられ、液晶の点灯、非点灯を
制御するためのデータ信号に基づいて第１および第２の
データ出力信号を出力し、前記第１のデータ出力信号が
前記第１の電位のレベルのときに前記第２のデータ出力
信号は前記第２の電位のレベルであり、前記第１のデー
タ出力信号が前記第２の電位のレベルのときに前記第２
のデータ出力信号は前記第１の電位のレベルとなる第３
のレベルシフタ、前記データ信号に基づいて第３および
第４のデータ出力信号を出力し、前記第３のデータ出力
信号が前記第３の電位のレベルのときに前記第４のデー
タ出力信号は前記第４の電位のレベルであり、前記第３
のデータ出力信号が前記第４の電位のレベルのときに前
記第４のデータ出力信号は前記第３の電位のレベルであ
る第４のレベルシフタ、前記第１および第３のレベルシ
フタの出力信号に基づいて前記第１の電位のレベルまた
は前記第２の電位のレベルをとる第１の制御信号を出力
する第１の制御部、前記第１および第３のレベルシフタ
の出力信号に基づいて前記第１の電位のレベルまたは前
記第２の電位のレベルをとる第２の制御信号を出力する
第２の制御部、前記第２および第４のレベルシフタの出
力信号に基づいて前記第３の電位のレベルまたは前記第
４の電位のレベルをとる第３の制御信号を出力する第３
の制御部、前記第２および第４のレベルシフタの出力信
号に基づいて前記第３の電位のレベルまたは前記第４の
電位のレベルをとる第４の制御信号を出力する第４の制
御部、前記第１の制御信号に基づいて前記第１の電位の
レベルの信号を出力する第１の出力バッファ、前記第２
の制御信号に基づいて前記第１の電位のレベルの信号を
出力する第２の出力バッファ、前記第３の制御信号に基
づいて前記第４の電位のレベルの信号を出力する第３の
出力バッファ、および前記第４の制御信号に基づいて前
記第４の電位のレベルの信号を出力する第４の出力バッ
ファ、を有し、前記第１乃至第４の出力バッファの出力
端が共通に接続されている出力部と、を備えていること
を特徴とする。

【００２１】

【発明の実施の形態】本発明による液晶駆動回路の第１
の実施の形態を図１を参照して説明する。この実施の形
態の液晶駆動回路はＳＴＮ方式の液晶を駆動するもので
あって、セグメント電極駆動部と、コモン電極駆動部と
を備えている。セグメント電極駆動部は図１（ａ）に示
すレベルシフタ２，４と、図１（ｂ）示す出力部７₁，
…７_nとを備えている。なおコモン電極駆動部は従来の
場合と同様に周知であるため図示していない。

【００２２】レベルシフタ２はフレーム信号ＦＲの値が
“１”の場合には出力信号ＦＲ_aをＶ０に、出力信号Ｆ
Ｒ_aバーをＶ３（＜Ｖ０）に設定し、フレーム信号ＦＲ
の値が“０”の場合には出力信号ＦＲ_aをＶ３に、出力
信号ＦＲ_aバーをＶ０に設定する。またレベルシフタ４
は、フレーム信号ＦＲの値が“１”の場合には出力信号
ＦＲ_bをＶ２（Ｖ０＞Ｖ２＞Ｖ３）に、出力信号ＦＲ_b
バーをＶ５に設定し、フレーム信号ＦＲの値が“０”の
場合には出力信号ＦＲ_bをＶ５に、出力信号ＦＲ_bバー
をＶ２に設定する。

【００２３】出力部７₁，…７_nはｎ個のセグメント電
極に対応して設けられたものであって、各出力部７
_i（ｉ＝１，…ｎ）はデータ信号Ｄ_iと、レベルシフタ
２，４の出力とに基づいて４種類の電圧のうちの１個を
生成して出力端子Ｏｕｔ_iを介して対応するセグメント
電極に送出する。これらの４個の出力電圧Ｖ０，Ｖ２，
Ｖ３，Ｖ５は液晶のレベル階調表示に用いられる。

【００２４】そして各出力部７_i（ｉ＝１，…ｎ）はレ
ベルシフタ１２，１３と、制御部１５，１６，１７，１
８と、出力バッファ４１，４２，４３，４４とを備えて
いる。各出力部７_iは同一の構成なので以下においては
出力部７₁についてのみ説明する。

【００２５】レベルシフタ１２はデータ信号Ｄ₁の値が
“１”の場合には出力信号Ｄ_aをＶ０に、出力信号Ｄ_a
バーをＶ３に設定し、データ信号Ｄ₁の値が“０”の場
合に出力信号Ｄ_aをＶ３に、出力信号Ｄ_aバーをＶ０に
設定する。またレベルシフタ１３はデータ信号Ｄ₁の値
が“１”の場合には出力信号Ｄ_bをＶ２に、出力信号Ｄ
_bバーをＶ５に設定し、データ信号Ｄ₁の値が“０”の
場合には出力信号Ｄ_bをＶ５に、出力信号Ｄ_bバーをＶ
２に設定する。

【００２６】制御部１５はｐチャネルトランジスタ１５
₁，１５₂，１５₃からなり、その出力をｐチャネルト
ランジスタからなる出力バッファ４１のゲートに送出す
る。トランジスタ１５₁のソースには電圧Ｖ０が印加さ
れ、ゲートにはレベルシフタ２の出力信号ＦＲ_aが印加
されている。トランジスタ１５₂とトランジスタ１５₃
は直列に接続されている。トランジスタ１５₂のソース
には電圧Ｖ０が、ゲートにはレベルシフタ１２の出力信
号Ｄ_aが印加され、ドレインはトランジスタ１５₃のソ
ースに接続されている。トランジスタ１５₃のゲートに
はレベルシフタ２の出力信号ＦＲ_aバーが、ドレインに
はレベルシフタ１２の出力信号Ｄ_aバーが印加されてい
る。そしてトランジスタ１５₁のドレインは、トランジ
スタ１５₂のドレインおよびトランジスタ１５₃のソー
スと共通に接続され、この共通接続点の電位が出力バッ
ファ４１のゲートに印加される。

【００２７】制御部１６はｐチャネルトランジスタ１６
₁，１６₂，１６₃からなり、その出力をｐチャネルト
ランジスタからなる出力バッファ４２のゲートに送出す
る。トランジスタ１６₁のソースには電圧Ｖ０が印加さ
れ、ゲートにはレベルシフタ２の出力信号ＦＲ_aが印加
されている。トランジスタ１６₂とトランジスタ１６₃
は直列に接続されている。トランジスタ１６₂のソース
には電圧Ｖ０が、ゲートにはレベルシフタ１２の出力信
号Ｄ_aバーが印加され、ドレインはトランジスタ１６₃
のソースに接続されている。トランジスタ１６₃のゲー
トにはレベルシフタ２の出力信号ＦＲ_aバーが、ドレイ
ンにはレベルシフタ１２の出力信号Ｄ_aが印加されてい
る。そしてトランジスタ１６₁のドレインはトランジス
タ１６₂とトランジスタ１６₃の共通接続点に接続さ
れ、この共通接続点の電位が出力バッファ４２のゲート
に印加される。

【００２８】制御部１７はｎチャネルトランジスタ１７
₁，１７₂，１７₃からなり、その出力をｎチャネルト
ランジスタからなる出力バッファ４３に送出する。トラ
ンジスタ１７₁のソースには電圧Ｖ５が、ゲートにはレ
ベルシフタ４の出力信号ＦＲ_bが印加されている。トラ
ンジスタ１７₂とトランジスタ１７₃は直列に接続され
ている。トランジスタ１７₂のソースには電圧Ｖ５が、
ゲートにはレベルシフタ１３の出力信号Ｄ_bが印加さ
れ、ドレインはトランジスタ１７₃のソースに接続され
ている。またトランジスタ１７₃のゲートにはレベルシ
フタ４の出力信号ＦＲ_bバーが、ドレインにはレベルシ
フタ１３の出力信号Ｄ_bバーが印加されている。そして
トランジスタ１７₁のドレインはトランジスタ１７₂と
トランジスタ１７₃の共通接続点に接続され、この共通
接続点の電位が出力バッファ４３のゲートに印加され
る。

【００２９】制御部１８はｎチャネルトランジスタ１８
₁，１８₂，１８₃からなり、その出力をｎチャネルト
ランジスタからなる出力バッファ４４に送出する。トラ
ンジスタ１８₁のソースには電圧Ｖ₅が、ゲートにはレ
ベルシフタ４の出力信号ＦＲ_bが印加されている。トラ
ンジスタ１８₂とトランジスタ１８₃は直列に接続され
ている。トランジスタ１８₂のソースには電圧Ｖ５が、
ゲートにはレベルシフタ１３の出力信号Ｄ_bバーが印加
され、ドレインはトランジスタ１８₃のソースに接続さ
れている。トランジスタ１８₃のゲートにはレベルシフ
タ４の出力信号ＦＲ_bバーがドレインにはレベルシフタ
１３の出力信号Ｄ_bが印加されている。そしてトランジ
スタ１８₁のドレインはトランジスタ１８₂とトランジ
スタ１８₃の共通接続点に接続され、この共通接続点の
電位が出力バッファ４４のゲートに印加される。

【００３０】出力バッファ４１，４２，４３，４４のソ
ースには電圧Ｖ０，Ｖ２，Ｖ３，Ｖ５が各々印加され、
ドレインは共通に接続されて、この共通接続点の電位を
対応するセグメント電極に送出する。

【００３１】次にこの実施の形態の動作を説明する。
今、フレーム信号ＦＲの値が“１”でデータ信号Ｄ₁の
値が“１”とすると、レベルシフタ２の出力信号ＦＲ_a
はＶ０レベルに、出力信号ＦＲ_aバーはＶ３レベルにな
り、レベルシフタ４の出力信号ＦＲ_bはＶ２レベルに、
出力信号ＦＲ_bバーはＶ５レベルになる。またレベルシ
フタ１２の出力信号Ｄ_aはＶ０レベルに、出力信号Ｄ_a
バーはＶ３レベルになり、レベルシフタ１３の出力信号
Ｄ_bはＶ２レベルに、出力信号Ｄ_bバーはＶ５レベルに
なる。

【００３２】すると制御部１５内のトランジスタ１
５₁，１５₂はＯＦＦ状態となる。しかし、トランジス
タ１５₃のソースには出力バッファ４１がＯＦＦとなっ
ている電位Ｖ₀が印加されているため、トランジスタ１
５₃のゲートバイアスは電位差Ｖ₀−Ｖ₃となってトラ
ンジスタ１５₃はＯＮし、出力バッファ４１のゲートに
電位Ｖ₃−Ｖ_thpを供給し、出力バッファ４１をＯＮさ
せる。このとき制御部１６においては、トランジスタ１
６₂，１６₃がＯＮ状態であり、他のトランジスタ１６
₁はＯＦＦ状態であるため、制御部１６の出力はＶ０レ
ベルとなり、出力バッファ４２はＯＦＦする。また制御
部１７においては、トランジスタ１７₁，１７₂がＯＮ
状態、トランジスタ１７₃はＯＦＦ状態となるので制御
部１７の出力はＶ₅レベルとなり、出力バッファ４３は
ＯＦＦする。また制御部１８においては、トランジスタ
１８₁がＯＮ状態、トランジスタ１８₂，１８₃がＯＦ
Ｆ状態となるので、制御部１８の出力はＶ₅レベルとな
り、出力バッファ４４はＯＦＦする。これにより、出力
部７₁の出力Ｏｕｔ₁はＶ０レベルとなる。

【００３３】次にフレーム信号ＦＲの値が“１”でデー
タ信号Ｄ₁の値が“０”とすると、レベルシフタ２，４
の各々の出力信号の値は変化しないが、レベルシフタ１
２の出力信号Ｄ_aはＶ３に、出力信号Ｄ_aバーはＶ０に
変化し、レベルシフタ１３の出力信号Ｄ_bはＶ５に出力
信号Ｄ_bバーはＶ２に変化する。

【００３４】すると、制御部１５においてはトランジス
タ１５₂，１５₃がＯＮし、出力バッファ４１のゲート
にＶ０レベルの出力を送出し、出力バッファ４１をＯＦ
Ｆさせる。このとき制御部１６においてはトランジスタ
１６₁，１６₂がＯＦＦ状態となるが、トランジスタ１
６₃のソースには出力バッファ４２がＯＦＦとなってい
るＶ０レベルの電位が印加されているため、トランジス
タ１６₃のゲートバイアスは電位差Ｖ０−Ｖ３となっ
て、トランジスタ１５₃はＯＮし、出力バッファ４２の
ゲートに電位Ｖ３−Ｖ_thpを供給し、出力バッファ４２
をゲートバイアス電位Ｖ０−Ｖ３でＯＮさせる。また制
御部１７においてはトランジスタ１７₁がＯＮし、出力
バッファ４３をＯＦＦさせる。また制御部１８において
はトランジスタ１８₁，１８₂がＯＮし、出力バッファ
４４にＶ５レベルの電位を供給し、出力バッファ４４を
ＯＦＦさせる。これにより出力部７₁の出力Ｏｕｔ₁は
Ｖ２レベルとなる。

【００３５】次にフレーム信号ＦＲの値が“０”でデー
タ信号Ｄ₁の値が“０”とすると、レベルシフタ２の出
力信号ＦＲ_aはＶ３に、出力信号ＦＲ_aバーはＶ０にな
り、レベルシフタ４の出力信号ＦＲ_bはＶ５に、出力信
号ＦＲ_bバーはＶ２になる。しかし、レベルシフタ１
２，１３の出力は変化しない。

【００３６】すると、制御部１５，１６，１８は各々、
対応する出力バッファ４１，４２，４４をＯＦＦさせ
る。一方制御部１７においては、トランジスタ１７₁，
１７₂がＯＦＦ状態となるが、トランジスタ１７₃のソ
ースには出力バッファ４３がＯＦＦとなっているＶ５レ
ベルの電位が印加されているため、トランジスタ１７₃
のゲートバイアスは電位差Ｖ２−Ｖ５となってトランジ
スタ１７₃はＯＮし、出力バッファ４３のゲートに電位
Ｖ２−Ｖthp を供給し、出力バッファ４３をゲートバイ
アスがＶ２−Ｖ５電位としＯＮ状態にする。これにより
出力部７₁の出力Ｏｕｔ₁はＶ３レベルとなる。

【００３７】次にフレーム信号ＦＲの値が“０”で、デ
ータ信号Ｄ₁の値が“１”とすると、レベルシフタ２，
４の出力は変化しないが、レベルシフタ１２の出力信号
Ｄ_aはＶ０に、出力信号Ｄ_aバーはＶ３になり、またレ
ベルシフタ１３の出力信号Ｄ_bはＶ２に、出力信号Ｄ_b
バーはＶ５になる。

【００３８】すると、制御部１５，１６，１７は各々、
対応する出力バッファ４１，４２，４３をＯＦＦさせ
る。しかし、制御部１８においては、トランジスタ１８
₁，１８₂はＯＦＦ状態、トランジスタ１８₃はゲート
バイアスＶ₂−Ｖ₅電位となってＯＮし、出力バッファ
４４へＶ２−Ｖ_thnレベルを供給し、出力バッファ４４
をゲートバイアスＶ２−Ｖ５電位で導通させる。これに
より出力部７₁の出力Ｏｕｔ₁はＶ５レベルとなる。

【００３９】以上説明した本実施の形態の液晶駆動回路
のセグメント電極駆動部の出力は、図４に示す従来の場
合と同一になる。

【００４０】このような本実施の形態の液晶駆動回路に
おいては、出力バッファ４１，４２，４３，４４、制御
部１５，１６，１７，１８、およびレベルシフタ２，
４，１２，１３の全ての高耐圧系ロジックをＶ０−Ｖ３
電位、またはＶ２−Ｖ５電位で動作させることにより全
てのＭＯＳＦＥＴのゲートバイアスおよびドレインバイ
アスがフルバイアスとなることはない。これにより各Ｍ
ＯＳＦＥＴの拡散層が発熱により破壊してしまうことを
防止することが可能となり、可及的に信頼性の高いもの
を得ることができる。

【００４１】なお、本実施の形態においては、ｐチャネ
ルトランジスタからなる出力バッファ４１，４２を駆動
する制御部１５，１６は全てｐチャネルトランジスタで
構成され、ｎチャネルトランジスタからなる出力バッフ
ァ４３，４４を駆動する制御部１７，１８は全てｎチャ
ネルトランジスタで構成されているため、各出力バッフ
ァの導通電位はバックゲートバイアス効果分、低くな
り、スイッチングノイズを低減させることができる。

【００４２】次に本発明による液晶駆動回路の第２の実
施の形態を図２を参照して説明する。この実施の形態の
液晶駆動回路はＳＴＮ方式の液晶を駆動するものであっ
て、セグメント電極駆動部と、コモン電極駆動部とを備
えている。セグメント電極駆動部は図２（ａ）に示すレ
ベルシフタ２，４と、図２（ｂ）に示す出力部８₁，…
８_nとを備えている。レベルシフタ２，４は図１に示す
第１の実施の形態で説明済のため説明を省略する。

【００４３】各出力部８₁，…８_nはｎ個のセグメント
電極に対応して設けられたものであって、各出力部８_i
（ｉ＝１，…ｎ）はデータ信号Ｄ_iと、レベルシフタ
２，４の出力とに基づいて２種類の電圧を生成して出力
端子Ｏｕｔ_iを介して対応するセグメント電極に送出す
る。

【００４４】そして各出力部８_i（ｉ＝１，…ｎ）はレ
ベルシフタ１２，１３と、ＮＡＮＤゲートからなる制御
部２１，２２と、ＮＯＲゲートからなる制御部２３，２
４と、出力バッファ４１，４２，４３，４４とを備えて
いる。各出力部８_iは同一の構成なので以下においては
出力部８₁について説明する。また、レベルシフタ１
２，１３は図１に示す第１の実施の形態で説明済のため
説明を省略する。

【００４５】制御部２１は並列に接続されたｐチャネル
トランジスタ２１₁，２１₂と、直列に接続されたｎチ
ャネルトランジスタ２１₃，２１₄からなるＮＡＮＤゲ
ートであって、その出力を出力バッファ４１のゲートに
送出する。トランジスタ２１₁，２１₂のソースには電
圧Ｖ０が印加され、トランジスタ２１₄のソースには電
圧Ｖ３が印加されている。またトランジスタ２１₁，２
１₄のゲートにはレベルシフタ２の出力信号ＦＲ_aが印
加され、トランジスタ２１₂，２１₃のゲートにはレベ
ルシフタ１２の出力信号Ｄ_aが印加されている。

【００４６】制御部２２は並列に接続されたｐチャネル
トランジスタ２２₁，２２₂と、直列に接続されたｎチ
ャネルトランジスタ２２₃，２２₄からなるＮＡＮＤゲ
ートであって、その出力を出力バッファ４２に送出す
る。トランジスタ２２₁，２２₂のソースには電圧Ｖ０
が印加され、トランジスタ２２₄のソースには電圧Ｖ₃
が印加されている。またトランジスタ２２₁，２２₄の
ゲートにはレベルシフタ２の出力信号ＦＲ_aが印加さ
れ、トランジスタ２２₂，２２₃のゲートにはレベルシ
フタ１２の出力信号Ｄ_aバーが印加されている。

【００４７】制御部２３は並列に接続されたｎチャネル
トランジスタ２３₁，２３₂と、直列に接続されたｐチ
ャネルトランジスタ２３₃，２３₄とからなるＮＯＲゲ
ートであって、その出力を出力バッファ４３のゲートに
送出する。トランジスタ２３₁，２３₂のソースには電
圧Ｖ５が印加され、トランジスタ２３₄のソースには電
圧Ｖ２が印加されている。またトランジスタ２３₁，２
３₄のゲートにはレベルシフタ４の出力信号ＦＲ_bが印
加され、トランジスタ２３₂，２３₃のゲートにはレベ
ルシフタ１３の出力信号Ｄ_bが印加されている。

【００４８】制御部２４は並列に接続されたｎチャネル
トランジスタ２４₁，２４₂と、直列に接続されたｐチ
ャネルトランジスタとからなるＮＯＲゲートであって、
その出力を出力バッファ４４のゲートに送出する。トラ
ンジスタ２４₁，２４₂のソースには電圧Ｖ５が印加さ
れ、トランジスタ２４₄のソースには電圧Ｖ２が印加さ
れている。またトランジスタ２４₁，２４₄のゲートに
はレベルシフタ４の出力信号ＦＲ_bが印加され、トラン
ジスタ２４₂，２４₃のゲートにはレベルシフタ１３の
出力信号Ｄ_bバーが印加されている。

【００４９】出力バッファ４１，４２はｐチャネルトラ
ンジスタからなっており、ソースには各々電圧Ｖ０，Ｖ
２が印加され、出力バッファ４３，４４はｎチャネルト
ランジスタからなっており、ソースには各々電圧Ｖ３，
Ｖ５が印加されている。そして、これらの出力バッファ
４１，４２，４３，４４のドレインは共通に接続され、
この共通に接続された電位は出力Ｏｕｔ₁として対応す
るセグメント電極に送出される。

【００５０】次にこの実施の形態の液晶駆動回路の動作
を説明する。今、フレーム信号ＦＲの値が“１”でデー
タ信号Ｄ₁の値が“１”とすると、ＮＡＮＤゲート２１
の出力がＶ３レベル、ＮＡＮＤゲート２２の出力がＶ０
レベル、ＮＯＲゲート２３の出力がＶ５レベル、ＮＯＲ
ゲート２４の出力もＶ５レベルとなるから出力バッファ
４１のみがＯＮ状態で、他の出力バッファ４２，４３，
４４はＯＦＦ状態となる。したがって出力部８₁の出力
Ｏｕｔ₁はＶ０レベルとなる。

【００５１】またフレーム信号ＦＲの値が“１”で、デ
ータ信号Ｄ₁の値が“０”のときには、ＮＡＮＤゲート
２１の出力がＶ０レベル、ＮＡＮＤゲート２２の出力が
Ｖ３レベル、ＮＯＲゲート２３の出力がＶ５レベル、Ｎ
ＯＲゲート２４の出力もＶ５レベルとなるから、出力バ
ッファ４２のみがＯＮし、他の出力バッファ４１，４
３，４４はＯＦＦ状態となる。したがって出力部８₁の
出力Ｏｕｔ₁はＶ２となる。

【００５２】またフレーム信号ＦＲの値が“０”で、デ
ータ信号Ｄ₁の値が“０”のときには、出力バッファ４
３のみがＯＮ状態となり、出力部Ｏｕｔ₁はＶ３レベル
となる。

【００５３】またフレーム信号ＦＲの値が“０”で、デ
ータ信号Ｄ₁の値が“１”のときは、出力バッファ４４
のみがＯＮ状態となり、出力部Ｏｕｔ₁はＶ５レベルと
なる。

【００５４】以上説明したように本実施の形態の液晶駆
動回路においては、出力バッファ４１，４２，４３，４
４、制御部２１，２２，２３，２４、およびレベルシフ
タ２，４，１２，１３の全ての高耐圧系ロジックをＶ０
−Ｖ３電位またはＶ２−Ｖ５電位で動作させることが可
能となり、全てのＭＯＳＦＥＴのゲートバイアスおよび
ドレインバイアスがフルバイアスとなることはない。こ
れにより各ＭＯＳＦＥＴの拡散層の発熱により破壊して
しまうことを防止することが可能となり、可及的に信頼
性の高いものを得ることができる。

【００５５】なお、出力部８_i（ｉ＝１，…ｎ）の出力
は第１の実施の形態の液晶駆動回路と同様に図４に示す
ものとなる。

【００５６】

【発明の効果】以上述べたように本発明によれば、信頼
性を可及的に高くすることができる。

【図面の簡単な説明】

【図１】本発明による液晶駆動回路の第１の実施の形態
の構成を示す構成図。

【図２】本発明による液晶駆動回路の第２の実施の形態
の構成を示す構成図。

【図３】従来の液晶駆動回路の構成を示す構成図。

【図４】データ信号とフレーム信号の値に依存する液晶
駆動回路の出力を示す図。

【符号の説明】

２レベルシフタ４レベルシフタ７_i（ｉ＝１，…ｎ）出力部８_i（ｉ＝１，…ｎ）出力部１２レベルシフタ１３レベルシフタ１５制御部１５_i（ｉ＝１，２，３）トランジスタ１６制御部１６_i（ｉ＝１，２，３）ＭＯＳトランジスタ１７制御部１７_i（ｉ＝１，２，３）ＭＯＳトランジスタ１８制御部１８_i（ｉ＝１，２，３）ＭＯＳトランジスタ２１制御部（ＮＡＮＤゲート）２１_i（ｉ＝１，…４）ＭＯＳトランジスタ２２制御部（ＮＡＮＤゲート）２２_i（ｉ＝１，…４）ＭＯＳトランジスタ２３制御部（ＮＯＲゲート）２３_i（ｉ＝１，…４）ＭＯＳトランジスタ２４制御部２４_i（ｉ＝１，…４）ＭＯＳトランジスタ

Claims

【特許請求の範囲】

【請求項１】液晶への印加電圧の極性を周期的に変化さ
せるフレーム信号の値に基づいて第１および第２のフレ
ーム出力信号を出力し、前記第１のフレーム出力信号の
値が第１の電位のレベルのときには前記第２のフレーム
出力信号の値は前記第１の電位のレベルよりも低い第２
の電位のレベルであり、前記第１のフレーム出力信号の
値が前記第２の電位のレベルのときには前記第２のフレ
ーム出力信号の値は前記第１の電位のレベルとなる第１
のレベルシフタと、前記フレーム信号の値に基づいて第３および第４のフレ
ーム出力信号を出力し、前記第３のフレーム出力信号の
値が前記第１の電位のレベルより低くてかつ前記第２の
電位のレベルよりも高い第３の電位のレベルのときには
前記第４のフレーム出力信号の値は前記第２の電位のレ
ベルよりも低い第４の電位のレベルであり、前記第３の
フレーム出力信号の値が前記第４の電位のレベルのとき
前記第４のフレーム出力信号の値は前記第３の電位のレ
ベルとなる第２のレベルシフタと、セグメント電極に対応して設けられ、液晶の点灯、非点灯を制御するためのデータ信号に基づ
いて第１および第２のデータ出力信号を出力し、前記第
１のデータ出力信号が前記第１の電位のレベルのときに
前記第２のデータ出力信号は前記第２の電位のレベルで
あり、前記第１のデータ出力信号が前記第２の電位のレ
ベルのときに前記第２のデータ出力信号は前記第１の電
位のレベルとなる第３のレベルシフタ、前記データ信号に基づいて第３および第４のデータ出力
信号を出力し、前記第３のデータ出力信号が前記第３の
電位のレベルのときに前記第４のデータ出力信号は前記
第４の電位のレベルであり、前記第３のデータ出力信号
が前記第４の電位のレベルのときに前記第４のデータ出
力信号は前記第３の電位のレベルである第４のレベルシ
フタ、前記第１および第３のレベルシフタの出力信号に基づい
て前記第１の電位のレベルまたは前記第２のデータ出力
信号の値をとる第１の制御信号を出力する第１の制御
部、前記第１および第３のレベルシフタの出力信号に基づい
て前記第１の電位のレベルまたは前記第１のデータ出力
信号の値をとる第２の制御信号を出力する第２の制御
部、前記第２および第４のレベルシフタの出力信号に基づい
て前記第４の電位のレベルまたは前記第４のデータ出力
信号の値をとる第３の制御信号を出力する第３の制御
部、前記第２および第４のレベルシフタの出力信号に基づい
て前記第４の電位のレベルまたは前記第３のデータ出力
信号の値をとる第４の制御信号を出力する第４の制御
部、前記第１の制御信号に基づいて前記第１の電位のレベル
の信号を出力する第１の出力バッファ、前記第２の制御信号に基づいて前記第３の電位のレベル
の信号を出力する第２の出力バッファ、前記第３の制御信号に基づいて前記第２の電位のレベル
の信号を出力する第３の出力バッファ、および前記第４
の制御信号に基づいて前記第４の電位のレベルの信号を
出力する第４の出力バッファ、を有し、前記第１乃至第４の出力バッファの出力端が共
通に接続されている出力部と、を備えていることを特徴とする液晶駆動回路。
【請求項２】前記第１の制御部は、ソースに前記第１の電位が印加され、ゲートに前記第１
のフレーム出力信号が印加された第１のｐチャネルＭＯ
Ｓトランジスタと、前記第１のｐチャネルＭＯＳトランジスタに並列に接続
され、ソースに前記第１の電位が印加され、ゲートに前
記第１のデータ出力信号が印加された第２のｐチャネル
ＭＯＳトランジスタと、前記第２のｐチャネルＭＯＳトランジスタに直列に接続
され、ゲートに前記第２のフレーム出力信号が印加さ
れ、ドレインに前記第２のデータ出力信号が印加された
第３のｐチャネルトランジスタと、を有し、前記第２の制御部は、ソースに前記第１の電位が印加され、ゲートに前記第１
のフレーム出力信号が印加された第４のｐチャネルＭＯ
Ｓトランジスタと、前記第１のｐチャネルＭＯＳトランジスタに並列に接続
され、ソースに前記第１の電位が印加され、ゲートに前
記第２のデータ出力信号が印加された第５のｐチャネル
ＭＯＳトランジスタと、前記第５のｐチャネルＭＯＳトランジスタに直列に接続
され、ゲートに前記第２のフレーム信号が印加され、ド
レインに前記第１のデータ出力信号が印加された第６の
ｐチャネルＭＯＳトランジスタと、を有し、前記第３の制御部は、ソースに前記第４の電位が印加され、ゲートに前記第３
のフレーム出力信号が印加された第１のｎチャネルＭＯ
Ｓトランジスタと、前記第１のｎチャネルＭＯＳトランジスタに並列に接続
され、ソースに前記第４の電位が印加され、ゲートに前
記第３のデータ出力信号が印加された第２のｎチャネル
ＭＯＳトランジスタと、前記第２のｎチャネルＭＯＳトランジスタに直列に接続
され、ゲートに前記第４のフレーム出力信号が印加さ
れ、ドレインに前記第４のデータ出力信号が印加された
第３のｎチャネルＭＯＳトランジスタと、を有し、前記第４の制御部は、ソースに第４の電位が印加され、ゲートに第３のフレー
ム出力信号が印加された第４のｎチャネルＭＯＳトラン
ジスタと、前記第４のｎチャネルＭＯＳトランジスタに並列に接続
され、ソースに前記第４の電位が印加され、ゲートに前
記第４のデータ出力信号が印加された第５のｎチャネル
ＭＯＳトランジスタと、前記第５のｎチャネルＭＯＳトランジスタに直列に接続
され、ゲートに前記第４のフレーム出力信号が印加さ
れ、ドレインに前記第３のデータ出力信号が印加されて
いる第６のｎチャネルＭＯＳトランジスタと、を有して
いることを特徴とする請求項１記載の液晶駆動回路。
【請求項３】前記第１の出力バッファはソースに前記第
１の電位が印加され、ゲートに前記第１の制御部の出力
信号が印加されたｐチャネルＭＯＳトランジスタであ
り、前記第２の出力バッファはソースに前記第３の電位が印
加され、ゲートに前記第２の制御部の出力信号が印加さ
れたｐチャネルＭＯＳトランジスタであり、前記第３の出力バッファはソースに前記第２の電位が印
加され、ゲートに前記第３の制御部の出力信号が印加さ
れたｎチャネルＭＯＳトランジスタであり、前記第４の出力バッファはソースに前記第４の電位が印
加され、ゲートに前記第４の制御部の出力信号が印加さ
れたｎチャネルＭＯＳトランジスタであることを特徴と
する請求項１または２記載の液晶駆動回路。
【請求項４】液晶への印加電圧の極性を周期的に変化さ
せるフレーム信号の値に基づいて第１および第２のフレ
ーム出力信号を出力し、前記第１のフレーム出力信号の
値が第１の電位のレベルのときには前記第２のフレーム
出力信号の値は前記第１の電位のレベルよりも低い第２
の電位のレベルであり、前記第１のフレーム出力信号の
値が前記第２の電位のレベルのときには前記第２のフレ
ーム出力信号の値は前記第１の電位のレベルとなる第１
のレベルシフタと、前記フレーム信号の値に基づいて第３および第４のフレ
ーム出力信号を出力し、前記第３のフレーム出力信号の
値が前記第１の電位のレベルより低くてかつ前記第２の
電位のレベルよりも高い第３の電位のレベルのときには
前記第４のフレーム出力信号の値は前記第２の電位のレ
ベルよりも低い第４の電位のレベルであり、前記第３の
フレーム出力信号の値が前記第４の電位のレベルのとき
前記第４のフレーム出力信号の値は前記第３の電位のレ
ベルとなる第２のレベルシフタと、セグメント電極に対応して設けられ、液晶の点灯、非点灯を制御するためのデータ信号に基づ
いて第１および第２のデータ出力信号を出力し、前記第
１のデータ出力信号が前記第１の電位のレベルのときに
前記第２のデータ出力信号は前記第２の電位のレベルで
あり、前記第１のデータ出力信号が前記第２の電位のレ
ベルのときに前記第２のデータ出力信号は前記第１の電
位のレベルとなる第３のレベルシフタ、前記データ信号に基づいて第３および第４のデータ出力
信号を出力し、前記第３のデータ出力信号が前記第３の
電位のレベルのときに前記第４のデータ出力信号は前記
第４の電位のレベルであり、前記第３のデータ出力信号
が前記第４の電位のレベルのときに前記第４のデータ出
力信号は前記第３の電位のレベルである第４のレベルシ
フタ、前記第１および第３のレベルシフタの出力信号に基づい
て前記第１の電位のレベルまたは前記第２の電位のレベ
ルをとる第１の制御信号を出力する第１の制御部、前記第１および第３のレベルシフタの出力信号に基づい
て前記第１の電位のレベルまたは前記第２の電位のレベ
ルをとる第２の制御信号を出力する第２の制御部、前記第２および第４のレベルシフタの出力信号に基づい
て前記第３の電位のレベルまたは前記第４の電位のレベ
ルをとる第３の制御信号を出力する第３の制御部、前記第２および第４のレベルシフタの出力信号に基づい
て前記第３の電位のレベルまたは前記第４の電位のレベ
ルをとる第４の制御信号を出力する第４の制御部、前記第１の制御信号に基づいて前記第１の電位のレベル
の信号を出力する第１の出力バッファ、前記第２の制御信号に基づいて前記第３の電位のレベル
の信号を出力する第２の出力バッファ、前記第３の制御信号に基づいて前記第２の電位のレベル
の信号を出力する第３の出力バッファ、および前記第４
の制御信号に基づいて前記第４の電位のレベルの信号を
出力する第４の出力バッファと、を有し、前記第１乃至第４の出力バッファの出力端が共
通に接続されている出力部と、を備えていることを特徴とする液晶駆動回路。
【請求項５】前記第１および第２の制御部は、並列に接
続された２個のｐチャネルＭＯＳトランジスタと、直列
に接続された２個のｎチャネルＭＯＳトランジスタとか
らなるＮＡＮＤゲートであり、前記第３および第４の制御部は、直列に接続された２個
のｐチャネルＭＯＳトランジスタと、並列に接続された
２個のｎチャネルＭＯＳトランジスタからＮＯＲゲート
であることを特徴とする請求項４記載の液晶駆動回路。
【請求項６】前記第１の出力バッファはソースに前記第
１の電位が印加され、ゲートに前記第１の制御部の出力
信号が印加されたｐチャネルＭＯＳトランジスタであ
り、前記第２の出力バッファはソースに前記第３の電位が印
加され、ゲートに前記第２の制御部の出力信号が印加さ
れたｐチャネルＭＯＳトランジスタであり、前記第３の出力バッファはソースに前記第２の電位が印
加され、ゲートに前記第３の制御部の出力信号が印加さ
れたｎチャネルＭＯＳトランジスタであり、前記第４の出力バッファはソースに前記第４の電位が印
加され、ゲートに前記第４の制御部の出力信号が印加さ
れたｎチャネルＭＯＳトランジスタであることを特徴と
する請求項４または５記載の液晶駆動回路。