JPWO2007037220A1 - Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置 - Google Patents

Abstract

カレントミラー回路で構成されるＤ／Ａ変換回路（電流スイッチング型Ｄ／Ａ変換回路）において、ｎビットの被変換データの上位（ｎ−ｍ）桁についてＤ／Ａ変換をする第１のカレントミラー回路（１１０）と、下位ｍ桁のＤ／Ａ変換を行う荷重電流回路ブロックあるいは第２のカレントミラー回路（１１１）とを設け、さらに第１のカレントミラー回路（１１０）の、出力側トランジスタとは別の出力側トランジスタ（ＴＮｂ）の上流あるいは下流に荷重電流回路ブロックあるいは第２のカレントミラー回路（１１１）を縦続接続することにより、別の出力側トランジスタ（ＴＮｂ）に流れる電流を下位ｍ桁の桁重みに対応して荷重電流回路ブロックあるいは第２のカレントミラー回路（１１１）に分流電流として流し、この分流電流を下位ｍ桁のアナログ変換電流としてＤ／Ａ変換回路の出力に取り出すものである。

Description

この発明は、Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、低電圧駆動が可能で、高い変換精度でかつＩＣ化した場合に専有面積を抑えることが可能な、カレントミラー回路を利用したＤ／Ａ変換回路に関する。さらには、カレントミラー回路を利用したＤ／Ａ変換回路により表示データに応じた駆動電流を生成してこれを有機ＥＬパネルの端子ピンに出力するカラムライン（有機ＥＬ素子の陽極側ドライブライン、以下同じ）あるいはデータ線を駆動する電流駆動回路であって、表示装置の製品毎の輝度ばらつきや表示装置の輝度むらを抑えることでき、表示輝度のγ補正が容易な有機ＥＬ駆動回路に関する。

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａ変換回路（以下Ｄ／Ａ）を設けたこの出願人の特開２００３−２３４６５５号の出願がある（特許文献１）。これは、カラムピン対応のＤ／Ａが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データをＤ／Ａ変換してカラムピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
特開２００３−２３４６５５号公報

特許文献１に記載された有機ＥＬ駆動回路は、消費電力を低減するために、前記のＤ／Ａの電源電圧は、例えば、ＤＣ３Ｖ程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、ＤＣ１５Ｖ〜２０Ｖとし、各カラムピン（あるいはドライバＩＣの各出力端子）対応に設けられた各Ｄ／Ａが、各カラムピン（あるいはドライバＩＣの各出力端子）対応に分配された基準駆動電流を受けて有機ＥＬ素子（以下ＯＥＬ素子）の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。
しかし、前記のＤ／Ａは、ＩＣ化した場合にピン対応に設ける必要があるので、その占有面積を抑えるために、現在のところ、４ビット〜６ビット程度の変換ビット数となっている。

特許文献１に記載された有機ＥＬ駆動回路のように、変換ビット数４ビット〜６ビット程度のＤ／Ａを使用して出力段電流源を駆動し、ＯＥＬ素子を電流駆動すると、Ｄ／Ａの電流変換精度が悪いために、有機ＥＬ駆動回路は、カラムピン対応のあるいは各出力端子対応の駆動電流にばらつきを生じる。それが表示装置の製品毎の輝度ばらつきや表示装置の輝度むらとなって現れてくる問題がある。
ところで、有機ＥＬ表示パネルの各ＯＥＬ素子は、ブラウン管の場合と同様に表示データの値に応じて発生する駆動電流に対してその輝度が直線的な関係にはなく、その輝度は、Ｒ，Ｇ，Ｂとして使用される有機ＥＬ素子の材料の発光特性に応じた曲線になる。また、有機ＥＬ表示パネルが高解像度になればなるほど、その表示画面の画質の変化は目立ってくる。そのために表示輝度のγ補正をすることが必要になる。
通常、表示輝度のγ補正をする場合には、ドライバ等の内部でのソフトウエアの処理によりＤ／Ａ変換回路に設定する表示データを補正することが考えられるが、４ビット〜６ビット程度のＤ／Ａでは、変換ビット数が少ないのでγ補正ができない問題がある。そのためγ補正回路をピン対応に設けることになるが、γ補正回路の増加により電流駆動回路の占有面積が増える問題がある。

そこで、このような問題を解決する発明を出願人は、国際出願ＪＰ２００５−５６７３号「Ｄ／Ａ変換回路、有機ＥＬ駆動回路および有機ＥＬ表示装置」として出願している。 γ補正に限らず、高精細の要求からＤ／Ａの変換ビット数は６ビット以上の桁数の要求があるが、７ビットか、それ以上にするとＤ／Ａの占有面積の増加により１個のＩＣに割当てられるピン数が制限され、走査線１ラインのカラムピン数の増加に対応してドライバＩＣの数を増加させなければならなくなる。
この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動が可能で、高い変換精度でかつＩＣ化した場合に専有面積を抑えることが可能なＤ／Ａを提供することにある。
この発明の他の目的は、表示装置の輝度ばらつきや輝度むらを抑えることでき、高精細表示に適した有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
この発明のさらに他の目的は、表示輝度のγ補正が容易な有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。

このような目的を達成するための第１の発明のＤ／Ａ、有機ＥＬ駆動回路および有機ＥＬ表示装置の構成は、被変換データをＤ／Ａ変換するカレントミラー回路で構成されるＤ／Ａコンバータにおいて、
前記カレントミラー回路が、ｎビットの被変換データの上位（ｎ−ｍ）桁（ｎは４か、それ以上の整数，ｍは２か、それ以上の整数，（ｎ−ｍ）は２か、それ以上の整数）についてＤ／Ａ変換をする第１のカレントミラー回路と、下位ｍ桁のＤ／Ａ変換を行う荷重電流回路ブロックとを有し、
荷重電流回路ブロックが、第１のカレントミラー回路の、Ｄ／Ａ変換をするための出力側トランジスタとは別の出力側トランジスタの１つの上流あるいは下流に従属接続されかつ別の出力側トランジスタに流れる電流を前記下位ｍ桁の各桁重みの電流値に対応する分流電流として流す少なくともｍ個の分流回路と、このｍ個の分流回路のそれぞれに流れる各分流電流を第１のカレントミラー回路のアナログ変換電流の出力端子へ選択的に出力する選択回路とを備えるものである。

第２の発明の構成は、前記カレントミラー回路を第１カレントミラー回路として、前記荷重電流回路ブロックを入力側トランジスタがダイオード接続されない第２のカレントミラー回路としたものである。
第１のカレントミラー回路は、ｎビットの被変換データの上位（ｎ−ｍ）桁（ｍは２か、それ以上の整数，（ｎ−ｍ）は２か、それ以上の整数）の各桁位置にそれぞれ対応する複数の出力側トランジスタとこれら複数の出力側トランジスタに並列に設けられた別の出力側トランジスタとを有しかつ複数の出力側トランジスタが（ｎ−ｍ）桁の各桁重みの電流値に対応する各電流をそれぞれ発生する。
第２のカレントミラー回路は、別の出力側トランジスタの上流側あるいは下流側に従属接続されかつ入力側トランジスタとこれの複数の出力側トランジスタとが共通に接続されたベースが所定の定電圧に設定されて、別の出力側トランジスタに流れた電流あるいはこれに流す電流を第２のカレントミラー回路の入力側トランジスタとこれの複数の出力側トランジスタとに分配することでこの第２のカレントミラー回路の前記複数の出力側トランジスタがｍ桁の各桁重みの電流値に対応する各電流をそれぞれ発生するものである。

この発明は、カレントミラー回路で構成されるＤ／Ａ（電流スイッチング型Ｄ／Ａ）において、ｎビットの被変換データの上位（ｎ−ｍ）桁についてＤ／Ａ変換をする第１のカレントミラー回路と、下位ｍ桁のＤ／Ａ変換を行う荷重電流回路ブロックあるいは第２のカレントミラー回路とを設け、さらに第１のカレントミラー回路の、出力側トランジスタとは別の出力側トランジスタの上流あるいは下流に荷重電流回路ブロックあるいは第２のカレントミラー回路を従属接続することにより、別の出力側トランジスタに流れる電流を下位ｍ桁の桁重みに対応して荷重電流回路ブロックあるいは第２のカレントミラー回路に分流電流として流し、この分流電流を下位ｍ桁のアナログ変換電流としてＤ／Ａ変換回路の出力に取り出す。
カレントミラー回路型のＤ／Ａ変換回路においては、１の位の桁から最大桁位置までの重み値は、１，２，４，８，１６，…と１つ手前の桁に対して２の累乗分で増加する。そのため、桁重みに対応してアナログ変換電流を生成する出力側トランジスタの数も増加するが、前記のようにＤ／Ａ変換をするカレントミラー回路の出力側トランジスタとは別の出力側トランジスタに流れる電流を下位ｍ桁の桁重みに対応して分流する回路を設ければ、カレントミラー回路型のＤ／Ａ変換回路の第１のカレントミラー回路の変換桁数は上位（ｎ−ｍ）桁となり、その分、トランジスタの数を低減することができる。そして、下位ｍ桁のＤ／Ａ変換を行う荷重電流回路ブロックあるいは第２のカレントミラー回路を構成するトランジスタ数は、ｍ桁に対応するもので済む。

具体的に説明すると、特性が等しいトランジスタセルをパラレルに接続してカレントミラー回路型のＤ／Ａを構成する場合、全体のトランジスタセルの数は、本来ならばΣ２のｎ乗（ｎ＝１〜ｎ）となるところである。しかし、前記のように上流、下流の関係で上位桁と下位桁とに分割して、例えば、ｍを１の位より下位の桁に採った場合、全体のトランジスタセル数は、Σ２の（ｎ−ｍ）乗（ｎ＝１〜（ｎ−ｍ））＋Σ２のｍ乗（ｍ＝１〜ｍ）＋２となる。これにより、セルトランジスタ数が大きく低減される。
ただし、前記式の最後の項の“＋２”は、荷重電流回路ブロックを、入力側トランジスタがダイオード接続されないカレントミラー回路とした場合の第２の発明において、第１のカレントミラー回路に設けられる別の出力側トランジスタと第２のカレントミラー回路の入力トランジスタの和の個数である。
例えば、８桁の場合にはトランジスタセル数は、従来ではΣ２のｎ乗（ｎ＝１〜ｎ）＝２５５個となるが、この発明にあっては、ｍ＝４とした場合には、上位桁は３２個で済み、下位桁は１６個程度となるので、合計でも４８個程度で済む。

ｍを１の位より上位の桁に割当てた場合も従来よりもトランジスタセルの個数は少なくて済む。１の位より下位の桁重みは、１／２（＝０．５），１／４（＝０．２５），１／８（＝０．１２５），…となるが、ｍを１の位よりさらに低い桁位置、例えば、１／４（＝０．２５）の桁位置か、これ以下に割当てた場合でも同様にトランジスタセルの個数は低減される。
以上の場合、この発明のＤ／Ａは、１個のカレントミラー回路のＤ／Ａ変換ブロックの出力側トランジスタの上に荷重電流回路ブロックあるいは他のカレントミラー回路のＤ／Ａ変換ブロックが従属接続される。そして、後者の回路に選択回路あるいは複数の切換スイッチ回路等がさらに設けられるだけの回路で済む。そのため、Ｄ／Ａの電源電圧を高くしなくてもＤ／Ａ変換が可能となり、低電圧駆動に適した回路になる。
その結果、この発明は、低電圧駆動が可能で、高い変換精度でかつＩＣ化した場合に専有面積を抑えることが可能なＤ／Ａを実現できる。さらに、このＤ／Ａを用いて表示データに応じた駆動電流を生成する電流駆動回路を構成し、有機ＥＬパネルの端子ピンに出力するカラムラインあるいはデータ線を駆動することで、有機ＥＬパネルを用いる表示装置の輝度ばらつきや輝度むらを抑えることができる。そして、この場合のＤ／Ａとして変換ビット数を、例えば、８ビットか、それ以上にすることで、この発明は、表示データをγ補正したデータとすることができる。これにより各出力端子対応にγ補正が容易な電流駆動回路を実現できかつ電流駆動回路の占有面積の増加を抑えることができる。

図１は、この発明のＤ／Ａを適用した一実施例の有機ＥＬ駆動回路のブロック図、図２は、図１のＤ／Ａの他の具体例の回路図、図３は、アクディブマトリックス形の有機ＥＬ駆動回路のブロック図である。
図１において、１０は、有機ＥＬ駆動回路のカラムドライバであって、１１は、そのＤ／Ａ、１２は、基準駆動電流Ｉpを発生する定電流源、１３は、定電圧バイアス回路、１４は、ピーク電流生成回路、１５は、コントロール回路、そして、１６は表示データを記憶するレジスタである。
Ｄ／Ａ１１は、カレントミラー回路１１０と、入力側トランジスタがダイオード接続されないカレントミラー回路１１１とで構成される。定電圧バイアス回路１３は、カレントミラー回路１１１を構成するトランジスタの共通ゲートを定電圧バイアスする。これによりカレントミラー回路１１１は、入力側トランジスタと複数の出力側トランジスタとが電流分流路を形成する電流分流回路ブロックとなる。
カレントミラー回路１１０は、ＮチャネルＭＯＳの入力側トランジスタＴNa，ＴNpとＮチャネルＭＯＳの出力側トランジスタＴNb〜ＴNgとによるカレントミラー回路である。入力側トランジスタＴNpは、入力側トランジスタＴNaに並列に設けられている。
各出力側トランジスタTNc〜ＴNgは、８ビット表示データのうち上位５ビット（Ｄ3〜Ｄ7）の各桁位置にそれぞれ対応して設けられていて、それぞれのドレインは、各桁位置に対応するアナログ変換電流を発生し、各ドレインに流れる電流の合計値が上位５ビットのアナログ変換電流になる。
各出力側トランジスタTNc〜ＴNgのドレインと出力ライン１１４との間にはスイッチ回路としてＮチャネルＭＯＳＦＥＴトランジスタTrc〜Trgとがそれぞれ設けられている。そして、トランジスタTrc〜Trgのゲートがそれぞれ上位５ビットの表示データの各入力端子Ｄ3〜Ｄ7に接続されている。

ここで、各トランジスタTrc〜Trgは、それぞれスイッチ回路となっていて、レジスタ１７からの送出される表示データＤ3〜Ｄ7に応じてこれらトランジスタのＯＮ／ＯＦＦが決定される。表示データＤ3〜Ｄ7は、これの第１位桁から第５位桁までの１，２，４，８，１６の桁重みの上位５桁に対応している。一方、下位桁３ビットの表示データＤ0〜Ｄ2は、カレントミラー回路１１１のスイッチ回路ＳＷ１a 〜ＳＷ３a，ＳＷ１b 〜ＳＷ３bに供給される。
なお、８ビットの表示データＤ0〜Ｄ7は、コントロール回路１５のラッチパルスＬPに応じてＭＰＵ等からレジスタ１６にセットされる。
カレントミラー回路１１１は、ＮチャンネルＭＯＳの入力側トランジスタＱN1とＮチャンネルＭＯＳの出力側トランジスタＱN2〜ＱN4とからなり、これらトランジスタＱN1〜ＱN4のソースは、トランジスタTrbのドレイン−ソースを介して出力側トランジスタＴNbのドレインに接続されている。これにより、トランジスタＱN1〜ＱN4は、出力側トランジスタＴNbの上流に位置する。なお、この出力側トランジスタＴNbは、この発明における別の出力側トランジスタの具体例である。
トランジスタTrbは、出力側トランジスタTNc〜TNgの上流に設けられた各トランジスタTrc〜Trgに対応するスイッチ回路の１つであるが、これのゲートが所定のバイアスＶａに接続されて常時ＯＮ状態にされている。そこで、トランジスタTrbを設けることなく、直接カレントミラー回路１１１が出力側トランジスタＴNbの上流に接続されてもよいが、トランジスタTrbを設けた方がＤ／Ａとしての回路バランスがよい。
なお、各Ｎチャネルの入力側トランジスタＴNa，ＴNp，出力側トランジスタＴNb〜ＴNg，Trc〜Trgのバックゲートは、グランドＧＮＤに接続されている。

カレントミラー回路１１０において、その入力側トランジスタＴNaのソースは、グランドＧＮＤに接続され、入力側トランジスタＴNpのソースは、スイッチ回路ＳＷを介してグランドＧＮＤに接続されている。そして、各トランジスタＴNa，ＴNp，ＴNb〜ＴNgのゲートは共通に接続され、さらにトランジスタＴNa，ＴNpのそれぞれのゲートとドレインとがＤ／Ａ１１の入力端子１１ａに接続されている。このことでトランジスタＴNa，ＴNpは、ダイオード接続され、これら２つのトランジスタがこのカレントミラー回路の入力側トランジスタとなっている。
なお、スイッチ回路ＳＷは、コントロール回路１５からインバータ１５ａを介して制御パルスＣＯＮＴを受けてＯＮ／ＯＦＦされる。
ここで、出力側トランジスタＴNbとこれの上流に設けられたカレントミラー回路１１１とは電源電圧ラインとグランドラインとの間において従属接続されているので、カレントミラー回路１１１の各トランジスタＱN1〜ＱN4に流れた電流の合計電流が出力側トランジスタＴNに流れることになる。

カレントミラー回路１１１は、これの入力側トランジスタＱN1がダイオード接続されることなく、入力側トランジスタN1とこれの複数の出力側トランジスタＱN2〜ＱN4のベースが共通に接続され、この共通接続のベースが定電圧バイアス回路１３により所定の定電圧にバイアスされて下流の出力側トランジスタＴNbに流れる電流をトランジスタＱN1〜ＱN4に分流する。これにより、この回路は、抵抗回路網の２進荷重の荷重電流回路に換えて同じ値のトランジスタセルの内部インピーダンスで形成される２進荷重の荷重電流回路ブロックになる。
出力側トランジスタＱN2〜ＱN4のドレインは、それぞれ、トランジスタTrc〜Trgと同様なＮチャンネルＭＯＳトランジスタで構成されている一対のスイッチ回路ＳＷ1aとＳＷ1bの一端が共通接続された端子、一対のスイッチ回路ＳＷ2aとＳＷ2bの一端が共通接続された端子、そして一対のスイッチ回路ＳＷ3aとＳＷ3bの一端が共通接続された端子にそれぞれに接続されている。
スイッチ回路ＳＷ1a、スイッチ回路ＳＷ2a、スイッチ回路ＳＷ3aの他方の端子は、出力ライン１１４に接続されている。この出力ライン１１４は、Ｄ／Ａ１１の出力端子１１ｂに接続されている。スイッチ回路ＳＷ1b、スイッチ回路ＳＷ2b、スイッチ回路ＳＷ3bの他方の端子は、電源ライン１１３に接続されている。この出力ライン１１３は、レギュレータ電源１１２に接続されている。
そこで、レギュレータ電源１１２の安定化された定電源圧に応じて同じ電流が各トランジスタセル流れる。これにより、選択されたセルトランジスタの数に応じた電流値の電流がレギュレータ電源１１２から電源ライン１１３を介してカレントミラー回路１１１に供給される。また、カレントミラー回路１１１は、選択されたセルトランジスタの数に応じた電流値の電流を出力端子１１ｂからシンクして出力端子１１ｂに出力する。
トランジスタＱN2〜ＱN4の脇に示す、×１，×２，×４…の数字は、パラレルに接続されたトランジスタセルのセル数（以下セル数）を示している。

トランジスタＱN1〜ＱN4は、バイアス回路１３から所定の定電圧のバイアスを共通ベースに受けることにより、各トランジスタＱN1〜ＱN4を構成する各トランジスタセルが実質的に同じ所定のインピーダンス（抵抗値）に設定される。そこで、カレントミラー回路１１１は、各トランジスタＱN1〜ＱN4を構成するトランジスタセル数に応じて所定の比率で下流の出力側トランジスタＴNbに流れる電流を分配することができる。各トランジスタセルは実質的にその特性が等しいものとしてＩＣに形成されるからである。
カレントミラー回路１１１は、ここでは、バイアス回路１３から所定の定電圧のバイアスを共通ベースに受けることにより、下位ｍ桁の桁重みに対応してパラレルに同じ値の内部インピーダンスのトランジスタが接続されたｍ個の分流路を持つ分流回路（ただし最下位桁の桁重みに対応する分流回路はパラレル接続ではない）が出力側トランジスタＱN2〜ＱN4で形成され、これに加えて最下位桁の桁重みに対応する分流回路が入力側トランジスタＱN1により形成されて１個追加されて構成された荷重電流回路ブロック（電流分流回路ブロック）になっている。
各出力側トランジスタＱN2〜ＱN4は、表示データ（被変換データ）の下位ｍ桁の各桁位置にそれぞれ対応している。
入力側トランジスタＱN1のドレインは、スイッチ回路ＳＷbを介して電源ライン１１３側に接続され、スイッチ回路ＳＷbは常時ＯＮ状態に設定されている。また、入力側トランジスタＱN1のドレインは、スイッチ回路ＳＷaを介して出力ライン１１４に接続され、スイッチ回路ＳＷaは常時ＯＦＦ状態になっている。その結果、入力側トランジスタＱN1のドレインは、出力ライン１１３を介してレギュレータ電源１１２に接続され、ここに流れた電流が常時下流の出力側トランジスタＴNbに流れることになる。

スイッチ回路ＳＷ1a，ＳＷ1bとスイッチ回路ＳＷ2aとスイッチ回路ＳＷ2b，ＳＷ3a，ＳＷ3bは、それぞれ表示データＤ0〜Ｄ2を受けてＯＮ／ＯＦＦされる。表示データＤ0〜Ｄ2は、１の位以下となる下位３桁、すなわち１／８，１／４，１／２の桁重みに対応しているデータである。
スイッチ回路ＳＷ1aとＳＷ1b、スイッチ回路ＳＷ2aとＳＷ2b、スイッチ回路ＳＷ3aとＳＷ3bとは、トランジスタTrc〜Trgと同様なトランジスタで構成されていて、１対のスイッチ回路の一方のトランジスタのゲートは、それぞれインバータ１７ａ，１７ｂ，１７ｃを介して表示データＤ0〜Ｄ2をそれぞれが受ける。これにより各スイッチ回路ＳＷ1aとＳＷ1b，ＳＷ2aとＳＷ2b，ＳＷ3aとＳＷ3bはそれぞれＯＮ／ＯＦＦが相補動作になり、出力側トランジスタＱN2〜ＱN4のドレインは、レギュレータ電源１１２か、Ｄ／Ａ１１の出力端子１１ｂのいずれかにその接続が選択される。したがって、これらスイッチ回路ＳＷ1a〜ＳＷ3aと、スイッチ回路ＳＷ1b〜ＳＷ3bとは、レギュレータ電源１１２からの電流とＤ／Ａ１１の出力端子１１ｂからのシンクする電流とを切り換える切換回路になっている。

Ｄ／Ａ１１の出力端子１１ｂは、出力段電流源１の入力に接続され、Ｄ／Ａ１１が出力段電流源１を電流駆動する。出力段電流源１は、通常、カレントミラー回路で構成される。その入力側トランジスタがＤ／Ａ１１により駆動されてその出力側トランジスタに発生する電流が、パッシブマトリックス型では有機ＥＬパネルの端子ピン２を介してＯＥＬ素子３の陽極に接続され、これを電流駆動する。なお、ＯＥＬ素子３の陰極は、通常、ロー側駆動回路を介して接地されるが、ロー側駆動回路は発明に関係していないので、ここでは図示するように接地されているものとする。
各トランジスタＴNa，ＴNp，ＴNb〜ＴNgの脇に示す、×１，×２，×４…の数字もパラレルに接続されたセル数を示している。×１の場合にパラレル接続はない。このセル数に応じて出力側トランジスタＴNc〜ＴNgと、出力側トランジスタＱN2〜ＱN4とは、それぞれの出力電流が表示データＤ0〜Ｄ7の桁重みに対応するアナログ変換電流を発生する。出力側トランジスタＴNb，ＴNcは、×１となっていて、これらに流れる動作電流は等しい。

出力側トランジスタＴNb，ＴNcは×１であるので、入力側トランジスタＴNaと同じ電流値Ｉpの電流が流れる。そこで、カレントミラー回路１１１の入力側トランジスタＱN1と出力側トランジスタＱN2〜ＱN4には、トランジスタＴNbの電流値Ｉpの電流が分流することになる。
すなわち、レギュレータ電源１１２からの電流が電源ライン１１３を介して、出力側トランジスタＴNbに流れる電流値Ｉpの電流が分流して入力側トランジスタＱN1と出力側トランジスタＱN2〜ＱN4に流れる。このとき、電流値Ｉpは、これらトランジスタの動作電流比に応じて分流される。入力側トランジスタＱN1は×１であり、出力側トランジスタＱN2〜ＱN4は、それぞれ×４，×２，×１である。セル数の総数が×８となるので、トランジスタＱN1には電流値Ｉp／８、トランジスタＱN2には電流値Ｉp／２、トランジスタＱN3には電流値Ｉp／４、トランジスタＱN4には電流値Ｉp／８の分流電流が流れる。これら電流値は、１以下の下位桁のアナログ変換電流値に対応している。
ここで、追加した分流回路のトランジスタＱN1にはレギュレータ電源１１２から電流値Ｉp／８が常時流れるので、下流の出力側トランジスタＴNbに流れる電流は、各分流電流の合計値として電流値Ｉpの電流が流れる。その結果、出力側トランジスタＴNbに流れる電流の電流値が入力側トランジスタＴNaと同じ電流値Ｉpになるので、Ｄ／Ａ変換精度を向上させることができる。
なお、このときの各トランジスタＱN1〜ＱN4の動作電流比は、ＱN1：ＱN2：ＱN2：ＱN4＝１：４：２：１である。
ここで、各トランジスタＱN1〜ＱN4における×４，×２，×１でパラレル接続されるセル数について考えてみると、各セルトランジスタの内部インピーダンスは等しく、それぞれに同じ電流値Ｉp／８が流れることになる。その結果、このカレントミラー回路１１１は、電流値Ｉp／８を分解能とする２進荷重の荷重電流回路によるＤ／Ａ変換回路となる。
レギュレータ電源１１２は、電源ライン＋ＶDDから電力供給を受けて１．５Ｖ〜２．０Ｖ程度の安定化された電圧を発生する。図１に示すような電源電位とグランドＧＮＤとの間に４段程度のＭＯＳトランジスタの積み上げた場合には、Ｄ／Ａ１１は、電源電圧が１．５Ｖ〜２．０Ｖ程度あればＤ／Ａ変換回路として十分な動作が可能である。

カレントミラー回路１１１における各分流電流は、スイッチ回路ＳＷ1b、スイッチ回路ＳＷ2b、スイッチ回路ＳＷ3bがすべてＯＮしているときには、レギュレータ電源１１２から入力側トランジスタＱN1と出力側トランジスタＱN2〜ＱN4を介して下流にあるカレントミラー回路１１０のトランジスタＴNbに供給される。このときには、スイッチ回路ＳＷ1b、スイッチ回路ＳＷ2b、スイッチ回路ＳＷ3bは、“０００”の表示データＤ0〜Ｄ2を受けてそれぞれＯＮになり、スイッチ回路ＳＷ1a、スイッチ回路ＳＷ2a、スイッチ回路ＳＷ3aは逆にＯＦＦになる。
ここで、表示データＤ0〜Ｄ2のうち“１”になっている桁位置では、スイッチ回路ＳＷ1a、スイッチ回路ＳＷ2a、スイッチ回路ＳＷ3aの対応するものがＯＮとなり、出力側トランジスタＱN2〜ＱN4のうち“１”になっている桁位置に対応するものが出力端子１１ｂに接続される。逆に“１”になっている桁位置に対応するスイッチ回路ＳＷ1b、スイッチ回路ＳＷ2b、スイッチ回路ＳＷ3bがＯＦＦとなり、出力側トランジスタＱN2〜ＱN4のうち“１”になっている桁位置に対応するものがレギュレータ電源１１２から切り離される。
例えば、表示データＤ0〜Ｄ2のうち“００１”でＯＮとなったスイッチ回路がスイッチ回路ＳＷ1aとすると、スイッチ回路ＳＷ1aは、出力側トランジスタＱN2のドレインを出力端子１１ｂに接続する。これにより出力端子１１ｂから電流値Ｉp／２（＝４×Ｉp／８）がシンクされる。
すなわち、表示データＤ0〜Ｄ2に応じて、ＱN2＝Ｉp／２、ＱN2＝Ｉp／４、ＱN4＝Ｉp／８のいずれか１つあるいは複数の電流値をアナログ変換電流として選択して出力端子１１ｂに取り出すことができる。
したがって、一対のスイッチ回路ＳＷ1aとＳＷ1b、一対のスイッチ回路ＳＷ2aとＳＷ2b、一対のスイッチ回路ＳＷ3aとＳＷ3bは、分流電流を選択する選択回路になっている。

ここで、４桁目（Ｄ3）は１の位の桁位置にある。表示データを８ビットとすれば、１の位の桁位置は、８ビットを上位と下位の２つに割ったときの実質的に真ん中に相当する桁位置（表示データをｍビットとすれば、ｍが偶数のときにはｍ／２の桁位置，ｍが奇数のときには真ん中の桁位置）とするとよい。そこで、４桁目（Ｄ3）が１の位の桁位置になっている。この実質的に真ん中に相当する桁位置を１の位としてこれよりも下位の桁位置に対応する位置に出力側トランジスタＴNbを設け、この出力側トランジスタＴNbを自己の電流（その電流値は、１の位の桁位置の電流値と同じＩp）をカレントミラー回路１１１に分流するトランジスタに割当てる。
これにより８ビットの最上位桁の桁重み１２８を、１の位より下位に設けた３桁分だけ下側にシフトして最上位桁の桁重み１６とすることができる。通常、８ビットの最大桁位置の重み値１２８は、１つ手前の桁が６４で、１桁増すごとに２倍の値に増加するが、この実施例の桁位置Ｄ0〜Ｄ2のようにカレントミラー回路を上流に設けてこれにより出力側トランジスタＴNbの電流をカレントミラー回路１１１に分流して１の位より下位の桁重みの電流値の電流をカレントミラー回路１１１で多数生成するようにすれば、カレントミラー回路１１０の最大桁のセルトランジスタ数が１６個となり、カレントミラー回路１１１のセルトランジスタ数も１６個程度で済む。
すなわち、上流のカレントミラー回路の各出力側トランジスタがそれぞれ１の位より下位の桁重みの電流値を生成するようにすれば、出力側トランジスタの数の増加を抑えることができる。なお、出力側トランジスタＴNbのセル数を×２として、その電流を５桁目（Ｄ4）電流値２Ｉpと同じとしてもよい。この場合には、トランジスタＱN1には電流値Ｉp／４、トランジスタＱN2には電流値Ｉp、トランジスタＱN3には電流値Ｉp／２、トランジスタＱN4には電流値Ｉp／４の分流電流が流れる。したがって、トランジスタＱN2が１位の桁の分流電流を発生して全体は７ビットになる。カレントミラー回路１１０の１位の桁は不要になって、上位桁が４ビットになる。
このように、下位の桁重みは、上流側に設けたカレントミラー回路の入力側トランジスタと出力側トランジスタとのチャネル幅比（あるいはゲート幅比）で下流の出力側トランジスタに流れる電流をこれらトランジスタに分配することで容易に生成することができる。そして、上流のカレントミラー回路１１１がその出力側トランジスタに分配した２の累乗の電流あるいは２の累乗分の１の電流は、Ｄ／Ａ１１の出力端子１１ｂに出力される。

前記の実施例では、出力端子１１ｂからシンクする電流の桁重みが１／８，１／４，１／２となっているので、これらの桁重みに対応する電流が１の位以下のそれぞれの桁位置に発生する。このとき、下流のトランジスタＴNbに流れる電流は、カレントミラー回路１１１で分配された電流が合流した電流、すなわち、カレントミラー回路の全体の動作電流である。この動作電流は、４桁目（Ｄ3）のトランジスタＴNeに流れる電流と同じ電流値Ｉpである。このようにするためには、トランジスタＱＮ1からなる１個追加された分流回路が必要になる。
このような上流、下流に積み重ねた関係のカレントミラー回路からなるＤ／Ａでは、トランジスタＴNb〜ＴNｄのドレイン−ソース間の電圧は、１の位以下の桁の電流を１つのカレントミラー回路構成で直接分流して得るＤ／Ａよりも低くすることができる。しかも、トランジスタＴNbの電流は、トランジスタＴNaとトランジスタＴNpに流れる駆動電流に対応した値となるので、Ｄ／Ａ変換して得られるアナログ電流値の精度が高い。
前記の実施例では、トランジスタＴNb〜ＴNcに流れる電流が入力側トランジスタＴNaと同じ電流値Ｉpとなり、実質的に等しくなっているので、４桁目（Ｄ3）からその下側の下位桁の変換電流精度が向上する。また、最上位桁もパラレル接続セル数が１６個と少ない数で留まるので、その分、変換電流精度が向上する。

ところで、この実施例のＤ／Ａ１１は、出力側トランジスタで発生するアナログ変換電流値が低い位桁位置側にシフトした分だけ小さくなる。しかし、それは、入力側トランジスタの駆動電流をその分大きくすればシフトする前の桁位置のアナログ変換電流をシフトした低い桁位置で得ることができる。その入力側トランジスタの駆動電流を発生するのが定電流源１２である。
定電流源１２は、例えば、＋３Ｖ程度の低い電源ライン＋ＶDDに接続されていて、これの下流に設けられたトランジスタＴNaとトランジスタＴNpに入力端子１１ａを介して駆動電流Ｉpを送出する。
この定電流源１２は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、出力端子ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を分配する。このとき分配された基準電流あるいは基準駆動電流（基準電流が増幅された電流）は、ＯＥＬ素子３の駆動初期にＯＥＬ素子３の駆動電流にピーク電流を発生させる。このピーク電流を生成する電流値に対応させた電流値が駆動電流値Ｉpである。これが基準電流分配回路に設けられたカレントミラー回路の各出力側トランジスタから各Ｄ／Ａ１１の入力側トランジスタＴNaに出力される。なお、電流源１２は、通常、１個のＰチャネルのＭＯＳトランジスタとされ、そのソースが電源ライン＋ＶDDに接続され、そのドレインが入力端子１１ａに接続されたものとなる。

図１に示すように、入力側トランジスタＴNaに並列に設けられた入力側トランジスタＴNpの下流にはスイッチ回路ＳＷがある。このスイッチ回路ＳＷは、コントロールパルスＣＯＮＴの反転信号をインバータ１５ａを介して受ける。コントロール回路１５は、ＯＥＬ素子３の駆動初期に一定期間ＨＩＧＨレベル（“Ｈ”）となるコントロールパルスＣＯＮＴを発生する。これにより駆動初期はスイッチ回路ＳＷがＯＦＦとなって、Ｄ／Ａ１１に前記のピーク電流を生成するアナログ変換電流が発生する。その後、コントロールパルスＣＯＮＴが停止してＬＯＷレベル（“Ｌ”）になることでスイッチ回路ＳＷがその反転信号“Ｈ”を受けてＯＮになる。これにより駆動電流値Ｉpは、トランジスタＴNpに分流されてトランジスタＴNaとトランジスタＴNpとに流れ、入力側の駆動電流がＩp／１０になって、ＯＥＬ素子３の駆動電流は、駆動初期のピーク電流から定常電流に落ちる。
さて、以上により、Ｄ／Ａ１１は、変換ビット数が８ビットでありながら最大桁の重みは、×１６で済む。これにより、４桁目（Ｄ3）を越える上位桁の出力電流のばらつきも抑えることができる。

図２は、さらに他の実施例のＤ／Ａ２１の回路であって、カレントミラー回路１１１を２段積み上げたＤ／Ａの実施例である。これには、図１のカレントミラー回路１１１に換えてカレントミラー回路１１１ａ，１１１ｂがカレントミラー回路１１０の上流に設けられている。
なお、図２では、図１のトランジスタによる各スイッチ回路を単にスイッチに変更して記述し、Ｄ／Ａの回路２１を回路を簡略化して示してある。また、定電圧バイアス回路１３も定電圧バイアス回路１３ａ，１３ｂとし、レギュレーション電源１１２等も単なる電源として簡略化してある。レギュレーション電源１１２の電圧は、この実施例では、２．０Ｖ〜２．５Ｖ程度が好ましい。
図２のカレントミラー回路１１１ａ，１１１ｂは、説明の都合上、図１で一番右側にあるトランジスタＱN1が一番左側に移っている。カレントミラー回路１１１ａのトランジスタＱN1は、スイッチ回路ＳＷa，ＳＷbを省略してカレントミラー回路１１１ｂのトランジスタＱN1に直接接続してある。

Ｄ／Ａ２１は、カレントミラー回路１１１ａがトランジスタＴNbの上流に設けられている。そして、カレントミラー回路１１１ａの出力側トランジスタＱN1の上流にカレントミラー回路１１１ｂが設けられている。
カレントミラー回路１１１ｂは、カレントミラー回路１１１と同様な回路であり、カレントミラー回路１１１ａの下流にあるトランジスタＴNbに相当するトランジスタがカレントミラー回路１１１ａの出力側トランジスタＱN1になっている。
これにより、カレントミラー回路１１１ｂの下流にある出力側トランジスタＱN1の電流値がＩp／８となるので、カレントミラー回路１１１ｂの各トランジスタＱN1〜ＱN4の分配電流がＱN1＝Ｉp／（８×８）、ＱN2＝Ｉp／（２×８）、ＱN3＝Ｉp／（４×８）、ＱN4＝Ｉp／（８×８）となる。その結果、カレントミラー回路１１１ｂのトランジスタＱN2，ＱN3，ＱN4の桁重みが１／１６，１／３２，１／６４となり、これらに対応する桁重みを持つのアナログ変換電流値がカレントミラー回路１１１ｂで発生する。
なお、この実施例では、Ｄ／Ａ２１は、３ビット分さらに変換ビット数が下位桁側において増加する。変換対象となる表示データは、全体で１１ビットとなり、Ｄ0〜Ｄ10となる。表示データＤ0〜Ｄ10のうち表示データＤ0〜Ｄ2の３ビットがカレントミラー回路１１１ｂへ、表示データＤ3〜Ｄ5の３ビットがカレントミラー回路１１１ａへ、表示データＤ6〜Ｄ10の５ビットがカレントミラー回路１１０へ加えられる。図ではこの点については割愛している。

図３は、Ｄ／Ａ１１の出力端子１１ｂが電流シンクの出力となっているので、出力段電流源１を削除して、Ｄ／Ａの出力端子１１ｂをアクディブマトリックス形の有機ＥＬパネルの端子ピン２に直接接続した実施例である。Ｄ／Ａ１１は、有機ＥＬパネル１０１のピクセル回路４のデータ線Ｘ（Ｘ1〜Ｘn）に端子ピン２に出力端子１１ａが接続され、アクディブマトリックス形の有機ＥＬパネルを駆動する。
１００は、Ｄ／Ａ１１が出力端子ピン２に対応して設けられた電流駆動回路であり、ＭＰＵ６により制御される。コントロール回路１５は、ＭＰＵ６により制御されてタイミング制御信号Ｔ1、Ｔ2を書込制御回路５に送出する。

図３に示すように、ピクセル回路（表示セル）４は、Ｘ，Ｙのマトリックス配線（データ線Ｘ1，…Ｘn，走査線Ｙ1，Ｙ2，…）の交点に対応して設けられている。このピクセル回路４内には各データ線と各走査線Ｙ1との各交点にソース側とゲートが接続されたＮチャネルＭＯＳトランジスタＴr１が配置されている。ＯＥＬ素子４ａは、ピクセル回路４に設けられたＰチャネルＭＯＳの駆動トランジスタＴr2により駆動される。トランジスタＴr2のソース−ゲート間にはコンデンサＣが接続されている。トランジスタＴr2のソースは、例えば、＋７Ｖ程度の＋Ｖcc電源ラインに接続され、そのドレイン側はＯＥＬ素子４ａの陽極に接続されている。ＯＥＬ素子４ａの陰極は、ロー側走査回路７のスイッチ回路７ａに接続され、このスイッチ回路７ａを介してグランドＧＮＤに接続されている。

ピクセル回路４において、トランジスタＴr１とトランジスタＴr2との間にはＰチャネルＭＯＳトランジスタＴr3とＮチャネルＭＯＳトランジスタＴr4が設けられている。トランジスタＴr3は、トランジスタＴr2を出力側トランジスタとしてカレントミラー回路４ｂを構成する入力側トランジスタとなっている。トランジスタＴr3の下流でこれのドレインにトランジスタＴr１のドレインが接続されている。トランジスタＴr4は、そのソースとドレインを介してトランジスタＴr3とトランジスタＴr１の接続点とカレントミラー回路４ｂの共通ゲート（トランジスタＴr2のゲート）との間に接続されている。
トランジスタＴr１のゲートは、走査線Ｙ1（書込線）を介して書込制御回路５に接続され、トランジスタＴr4のゲートは、走査線Ｙ2（イレーズ線）を介して書込制御回路５に接続されている。書込制御回路５は、制御信号Ｔ1、Ｔ2に応じて走査線Ｙ1（書込線）と走査線Ｙ2（イレーズ線）とを駆動走査し、これら走査線が“Ｈ”になることでトランジスタＴr１とトランジスタＴr4とがともにＯＮとなる。これにより所定の駆動電流でトランジスタＴr2が駆動されるとともにコンデンサＣに充電されて所定の駆動電圧がコンデンサＣに保持される。
その結果、コンデンサＣに駆動電流値が書込まれる。このとき、コンデンサＣはこれを電圧値として記憶する。なお、コントロール回路１５からの制御パルスＣＯＮＴに応じて、このコンデンサＣには充電初期にピーク電流が流される。
ＭＯＳトランジスタＴr2は、この記憶されたコンデンサＣの電圧に応じて電流駆動されることになる。このときコンデンサＣに記憶された電圧は、書込時の駆動電流に対応する電圧値となり、ＯＥＬ素子４ａは、書込時の駆動電流に対応した電流値で電流駆動される。トランジスタＴr2とトランジスタＴr3のチャネル幅が等しいときには、書込み電流と同じ駆動電流を発生させることができる。

各実施例において、カレントミラー回路１１１は、Ｄ／Ａを構成するカレントミラー回路の出力側トランジスタＴNb〜ＴNgに対してスイッチ回路を構成するトランジスタＴrb〜Ｔｒdがこれら各出力側トランジスタの上流に設けられているが、トランジスタＴrb〜Ｔｒdは、各出力側トランジスタの下流に設けられていてもよい。
また、実施例のＤ／Ａは、８ビットと１１ビットの例を挙げている。しかし、この発明は、９ビット，１０ビット、あるいは１１ビットを超えるビット数の変換桁数をもつＤ／Ａであっても適用できることはもちろんである。
また、カレントミラー回路１１０とカレントミラー回路１１１は、それぞれの各出力側トランジスタに直列にスイッチ回路がそれぞれ設けられているが、これらの各スイッチ回路も各出力側トランジスタの下流側に設けられていてもよい。

以上説明してきたが、実施例は、入力側トランジスタがダイオード接続されないカレントミラー回路により２進荷重の荷重電流回路ブロックが形成されているが、この発明の２進荷重の荷重電流回路ブロックは、カレントミラー回路によるものに限定されない。
また、実施例のＤ／Ａは、ＮチャネルＭＯＳトランジスタを主体としたものであるが、このＤ／Ａは、ＰチャネルＭＯＳトランジスタあるいはこれとＮチャネルＭＯＳトランジスタとを組み合わせた回路であってもよいことはもちろんである。さらに、これらトランジスタは、バイポーラトランジスタであってもよいことはもちろんである。なお、その場合には、ゲートはベースに、ソースはエミッタに、ドレインがコレクタに対応し、トランジスタのチャネル幅（ゲート幅）の比は、エミッタ面積比になる。

図１は、この発明のＤ／Ａを適用した一実施例の有機ＥＬ駆動回路のブロック図である。 図２は、他の実施例のブロック図であるo 図３は、アクディブマトリックス形の有機ＥＬ駆動回路のブロック図である。

符号の説明

１…出力段電流源、２…端子ピン、
３，４ａ…ＯＥＬ素子、４…ピクセル回路、
５…書込制御回路、６…ＭＰＵ、７…ロー側走査回路、
１０…カラムドライバ、１１，２１…Ｄ／Ａ変換回路（Ｄ／Ａ）、
１２…定電流源、１３…定電圧バイアス回路、
１３…定電圧バイアス回路、
１４…ピーク電流生成回路、
１５…コントロール回路、１５ａ…インバータ、
１６，１７…レジスタ、
１１０，１１１，１１１ａ，１１１ｂ…カレントミラー回路、
１１２…レギュレータ電源、１１３…電源ライン、１１４…出力ライン、
ＴNa〜TNg，ＱN1〜ＱN5，Ｔrb〜Ｔrg…ＮチャネルのＭＯＳトランジスタ、
ＳＷ1a，ＳＷ1b，ＳＷ2a，ＳＷ2b，ＳＷ3a，ＳＷ3b…スイッチ回路。

Claims (18)

1. 被変換データをＤ／Ａ変換するカレントミラー回路で構成されるＤ／Ａコンバータにおいて、
   前記カレントミラー回路は、ｎビットの前記被変換データの上位（ｎ−ｍ）桁（ｎは４か、それ以上の整数，ｍは２か、それ以上の整数，（ｎ−ｍ）は２か、それ以上の整数）についてＤ／Ａ変換をする前記第１のカレントミラー回路と、下位ｍ桁のＤ／Ａ変換を行う荷重電流回路ブロックとを有し、
   前記荷重電流回路ブロックは、前記第１のカレントミラー回路の、Ｄ／Ａ変換をするための出力側トランジスタとは別の出力側トランジスタの１つの上流あるいは下流に従属接続されかつ前記別の出力側トランジスタに流れる電流を前記下位ｍ桁の各桁重みの電流値に対応する分流電流として流す少なくともｍ個の分流回路と、このｍ個の分流回路のそれぞれに流れる各前記分流電流を前記第１のカレントミラー回路の前記アナログ変換電流の出力端子へ選択的に出力する選択回路とを備える、Ｄ／Ａ変換回路。
2. 前記選択回路は、前記下位ｍ桁のデータ値に応じて各前記分流電流の選択をするための複数のスイッチ回路を有し、複数のスイッチ回路は、前記ｍ個の分流回路に対応してそれぞれ設けられている請求項１記載のＤ／Ａ変換回路。
3. 前記選択回路は、前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を一定値にするために、さらに所定の電流源からの電流を受けて前記別の出力側トランジスタに電流を供給する別の分流回路を有し、前記複数のスイッチ回路は、前記所定の電流源からの電流と前記出力端子に出力する分流電流とをそれぞれに切換えて前記ｍ個の分流回路に流す複数の切換回路である請求項２記載のＤ／Ａ変換回路。
4. 前記荷重電流回路ブロックは、ベースが共通に接続され入力側トランジスタがダイオード接続されない第２のカレントミラー回路で構成され、共通に接続された前記ベースが所定の定電圧に設定され、前記第２のカレントミラー回路の出力側トランジスが前記ｍ個の分流回路とされ、前記第２のカレントミラー回路の入側トランジスが前記別の分流回路とされる請求項３記載のＤ／Ａ変換回路。
5. 前記第１のカレントミラー回路は、これの前記複数の出力側トランジスタに直列にスイッチ回路をそれぞれ有し、これらスイッチ回路は、前記上位（ｎ−ｍ）桁のデータに応じてＯＮ／ＯＦＦされ、前記複数の切換回路は、前記第２のカレントミラー回路のそれぞれ各前記出力側トランジスに直列にそれぞれ接続され、前記下位ｍ桁のデータに応じて切換動作をし、前記下位ｍ桁は、１の位より下位の桁重みに対応するものである請求項４記載のＤ／Ａ変換回路。
6. 前記ｍ個の分流回路は、前記下位ｍ桁の各桁重みに対応する数のトランジスタセルでそれぞれ構成され、前記トランジスタセルの内部インピーダンスが同じ値になる設定される請求項１〜５のうちいずれか１項記載のＤ／Ａ変換回路。
7. ｎビット（ｎは４か、それ以上の整数）の被変換データの各桁位置に対応してそれぞれ設けられた複数の出力側トランジスタを有するカレントミラー回路を有し、前記被変換データの桁位置に対応する桁重みに応じた電流を前記被変換データに応じて前記複数の出力側トランジスタの少なくとも１つに得ることでアナログ変換電流を生成するＤ／Ａ変換回路において、
   前記カレントミラー回路は、第１カレントミラー回路と、入力側トランジスタがダイオード接続されない第２のカレントミラー回路で構成され、
   前記第１のカレントミラー回路は、前記被変換データの上位（ｎ−ｍ）桁（ｍは２か、それ以上の整数，（ｎ−ｍ）は２か、それ以上の整数）の各桁位置にそれぞれ対応する前記複数の出力側トランジスタとこれら複数の出力側トランジスタに並列に設けられた別の出力側トランジスタとを有しかつ前記複数の出力側トランジスタが（ｎ−ｍ）桁の各桁重みの電流値に対応する各電流をそれぞれ発生し、
   前記第２のカレントミラー回路は、前記別の出力側トランジスタの上流側あるいは下流側に従属接続されかつ前記入力側トランジスタとこれの複数の出力側トランジスタとが共通に接続されたベースが所定の定電圧に設定されて前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を第２のカレントミラー回路の前記入力側トランジスタとこれの前記複数の出力側トランジスタとに分配することでこの第２のカレントミラー回路の前記複数の出力側トランジスタがｍ桁の各桁重みの電流値に対応する各電流をそれぞれ発生し、前記アナログ変換電流の出力端子に出力するＤ／Ａ変換回路。
8. さらに、前記第２のカレントミラー回路の各前記複数の出力側トランジスタに対応して設けられ前記第２のカレントミラー回路の各前記複数の出力側トランジスタのそれぞれに分配された各分流電流をそれぞれ前記アナログ変換電流の出力端子へ出力するための複数の切換スイッチ回路を有し、
   前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を一定値にするために、
   前記第２のカレントミラー回路の入力側トランジスタは、所定の電力供給ラインから電力供給された電流を前記別の出力側トランジスタに流し、かつ、前記切換スイッチ回路は、前記所定の電力供給ラインから所定の電流を受けてこれとと前記出力端子に出力する分流電流とをそれぞれとを切換えて前記第２のカレントミラー回路の入力側トランジスタと複数の出力側トランジスタに流す請求項７記載のＤ／Ａ変換回路。
9. 前記第１のカレントミラー回路は、これの前記複数の出力側トランジスタに直列にスイッチ回路をそれぞれ有し、これらスイッチ回路は、前記上位（ｎ−ｍ）桁のデータに応じてＯＮ／ＯＦＦされ、前記複数の切換スイッチ回路は、前記第２のカレントミラー回路のそれぞれ各前記出力側トランジスに直列にそれぞれ接続され、前記下位ｍ桁のデータに応じて切換動作をし、前記下位ｍ桁は、１の位より下位の桁重みに対応するものである請求項８記載のＤ／Ａ変換回路。
10. 前記複数の切換スイッチ回路は、それぞれ第１のスイッチ回路と第２のスイッチ回路とを有し、前記第１のスイッチ回路は前記第２のカレントミラー回路の各前記複数の出力側トランジスタの１つと前記出力端子との間に設けられ、前記第２のスイッチ回路は、前記第２のカレントミラー回路の各前記複数の出力側トランジスタの１つと前記所定の電力供給ラインとの間に設けられている請求項９記載のＤ／Ａ変換回路。
11. 前記ｎが偶数のときにはｎ／２を前記１の位の桁とし、ｎが奇数のときには真ん中の桁を前記１の位の桁とする請求項１０記載のＤ／Ａ変換回路。
12. 前記第１および第２のカレントミラー回路の前記入力側トランジスタ、前記出力側トランジスタそして前記別の出力側トランジスタはそれぞれＭＯＳトランジスタであり、前記第２のカレントミラー回路の前記入力側トランジスタと前記複数の出力側トランジスタは、所定の電源から前記所定の電力供給ラインを介して電力供給されて前記別の出力側トランジスタに流れる電流に対してこれの２の累乗の値が１の除数とされる電流値の電流が前記第２のカレントミラー回路の入力側トランジスタと複数の出力側トランジスタにそれぞれ分流される請求項９記載のＤ／Ａ変換回路。
13. 前記ｎは８ビットか、それ以上である請求項１１または１２記載のＤ／Ａ変換回路。
14. 前記被変換データの桁数は、８ビットか、それ以上でありかつγ補正された表示データである請求項１１または１２記載のＤ／Ａ変換回路。
15. 前記ｍ個の分流回路は、前記下位ｍ桁の各桁重みに対応する数のトランジスタセルでそれぞれ構成され、前記トランジスタセルの内部インピーダンスが同じ値になる設定される請求項７〜１４のうちいずれか１項記載のＤ／Ａ変換回路。
16. 請求項１〜１４のいずれか１項記載の前記Ｄ／Ａ変換回路の出力電流により有機ＥＬ素子を電流駆動する有機ＥＬ駆動回路。
17. 請求項１〜１４のいずれか１項記の前記Ｄ／Ａ変換回路と、このＤ／Ａ変換回路の出力電流を受けてこれにより駆動されて有機ＥＬ素子を電流駆動する電流源とを備える有機ＥＬ駆動回路。
18. 請求項１５または１６項記載の有機ＥＬ駆動回路を有する有機ＥＬ表示装置。

Images