WO2007037220A1

WO2007037220A1 - Ｄ／ａ変換回路、有機ｅｌ駆動回路および有機ｅｌ表示装置

Info

Publication number: WO2007037220A1
Application number: PCT/JP2006/319036
Authority: WO
Inventors: Kouichi Matumoto; Shinichi Abe; Yuji Shimada
Original assignee: Rohm Co., Ltd.
Priority date: 2005-09-27
Filing date: 2006-09-26
Publication date: 2007-04-05
Also published as: US7629908B2; TW200717423A; KR20080041275A; JPWO2007037220A1; CN101273397A; US20090179783A1

Description

明細書

DZA変換回路、有機 EL駆動回路および有機 EL表示装置

技術分野

[0001] この発明は、 DZA変換回路、有機 EL駆動回路および有機 EL表示装置に関し、詳しくは、低電圧駆動が可能で、高い変換精度でかつ IC化した場合に専有面積を抑えることが可能な、カレントミラー回路を利用した DZA変換回路に関する。さらには、カレントミラー回路を利用した DZA変換回路により表示データに応じた駆動電流を生成してこれを有機 ELパネルの端子ピンに出力するカラムライン (有機 EL素子の陽極側ドライブライン、以下同じ)あるいはデータ線を駆動する電流駆動回路であつて、表示装置の製品毎の輝度ばらつきや表示装置の輝度むらを抑えることでき、表示輝度の γ補正が容易な有機 EL駆動回路に関する。

背景技術

[0002] 携帯電話機， PHS、 DVDプレーヤ、 PDA (携帯端末装置)等に搭載される有機 E L表示装置の有機 EL表示パネルでは、カラムラインの数が 396個（132 X 3)の端子ピン、ローラインが 162個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。

このような有機 EL表示パネルの駆動回路として、カラムピン対応に DZA変換回路 (以下 DZA)を設けたこの出願人の特開 2003— 234655号の出願がある（特許文献 1)。これは、カラムピン対応の DZAが表示データと基準駆動電流とを受けて、基準駆動電流に従って表示データを DZA変換してカラムピン対応にカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。

特許文献 1：特開 2003 - 234655号公報

[0003] 特許文献 1に記載された有機 EL駆動回路は、消費電力を低減するために、前記の DZAの電源電圧は、例えば、 DC3V程度と低く抑えられ、最終段の出力段電流源の電源電圧だけを、例えば、 DC15V〜20Vとし、各カラムピン（あるいはドライバ I Cの各出力端子)対応に設けられた各 DZAが、各カラムピン (あるいはドライバ ICの各出力端子)対応に分配された基準駆動電流を受けて有機 EL素子 (以下 OEL素子 )の駆動電流の元となる電流を生成して出力段電流源を駆動する。これにより電流駆動回路全体の消費電力を低く抑えている。

しかし、前記の DZAは、 IC化した場合にピン対応に設ける必要があるので、その占有面積を抑えるために、現在のところ、 4ビット〜 6ビット程度の変換ビット数となつている。

発明の開示

発明が解決しょうとする課題

[0004] 特許文献 1に記載された有機 EL駆動回路のように、変換ビット数 4ビット〜 6ビット程度の DZAを使用して出力段電流源を駆動し、 OEL素子を電流駆動すると、 Ό/ Aの電流変換精度が悪いために、有機 EL駆動回路は、カラムピン対応のあるいは各出力端子対応の駆動電流にばらつきを生じる。それが表示装置の製品毎の輝度ばらつきや表示装置の輝度むらとなって現れてくる問題がある。

ところで、有機 EL表示パネルの各 OEL素子は、ブラウン管の場合と同様に表示データの値に応じて発生する駆動電流に対してその輝度が直線的な関係にはなぐその輝度は、 R, G, Bとして使用される有機 EL素子の材料の発光特性に応じた曲線になる。また、有機 EL表示パネルが高解像度になればなるほど、その表示画面の画質の変化は目立ってくる。そのために表示輝度の γ補正をすることが必要になる。通常、表示輝度の γ補正をする場合には、ドライバ等の内部でのソフトウェアの処理により DZA変換回路に設定する表示データを補正することが考えられるが、 4ビット〜 6ビット程度の DZAでは、変換ビット数が少な!/、ので γ補正ができな!/、問題がある。そのため γ補正回路をピン対応に設けることになるが、 γ補正回路の増加により電流駆動回路の占有面積が増える問題がある。

[0005] そこで、このような問題を解決する発明を出願人は、国際出騎 Ρ2005— 5673号「 DZA変換回路、有機 EL駆動回路および有機 EL表示装置」として出願してヽる。

Ύ補正に限らず、高精細の要求力 DZAの変換ビット数は 6ビット以上の桁数の要求があるが、 7ビットか、それ以上にすると DZAの占有面積の増加により 1個の ICに割当てられるピン数が制限され、走査線 1ラインのカラムピン数の増加に対応してドラィバ ICの数を増加させなければならなくなる。この発明の目的は、このような従来技術の問題点を解決するものであって、低電圧駆動が可能で、高、変換精度でかつ IC化した場合に専有面積を抑えることが可能な DZAを提供することにある。

この発明の他の目的は、表示装置の輝度ばらつきや輝度むらを抑えることでき、高精細表示に適した有機 EL駆動回路および有機 EL表示装置を提供することにある。この発明のさらに他の目的は、表示輝度の _Ί補正が容易な有機 EL駆動回路および有機 EL表示装置を提供することにある。

課題を解決するための手段

[0006] このような目的を達成するための第 1の発明の DZA、有機 EL駆動回路および有機 EL表示装置の構成は、被変換データを DZA変換するカレントミラー回路で構成される D/Aコンバータにお!/、て、

前記カレントミラー回路力 nビットの被変換データの上位 (n—m)桁 (nは 4か、それ以上の整数， mは 2か、それ以上の整数， (n-m)は 2か、それ以上の整数）について DZA変換をする第 1のカレントミラー回路と、下位 m桁の DZA変換を行う荷重電流回路ブロックとを有し、

荷重電流回路ブロック力第 1のカレントミラー回路の、 DZA変換をするための出力側トランジスタとは別の出力側トランジスタの 1つの上流あるいは下流に従属接続されかつ別の出力側トランジスタに流れる電流を前記下位 m桁の各桁重みの電流値に対応する分流電流として流す少なくとも m個の分流回路と、この m個の分流回路のそれぞれに流れる各分流電流を第 1のカレントミラー回路のアナログ変換電流の出力端子へ選択的に出力する選択回路とを備えるものである。

[0007] 第 2の発明の構成は、前記カレントミラー回路を第 1カレントミラー回路として、前記荷重電流回路ブロックを入力側トランジスタがダイオード接続されない第 2のカレントミラー回路としたものである。

第 1のカレントミラー回路は、 nビットの被変換データの上位 (n—m)桁 (mは 2か、それ以上の整数，（n— m)は 2か、それ以上の整数)の各桁位置にそれぞれ対応する複数の出力側トランジスタとこれら複数の出力側トランジスタに並列に設けられた別の出力側トランジスタとを有しかつ複数の出力側トランジスタが（n—m)桁の各桁重みの電流値に対応する各電流をそれぞれ発生する。

第 2のカレントミラー回路は、別の出力側トランジスタの上流側あるいは下流側に従属接続されかつ入力側トランジスタとこれの複数の出力側トランジスタとが共通に接続されたベースが所定の定電圧に設定されて、別の出力側トランジスタに流れた電流あるいはこれに流す電流を第 2のカレントミラー回路の入力側トランジスタとこれの複数の出力側トランジスタとに分配することでこの第 2のカレントミラー回路の前記複数の出力側トランジスタが m桁の各桁重みの電流値に対応する各電流をそれぞれ発生するものである。

発明の効果

[0008] この発明は、カレントミラー回路で構成される DZA (電流スイッチング型 DZA)にお!、て、 nビットの被変換データの上位 (n-m)桁にっ、て DZ A変換をする第 1のカレントミラー回路と、下位 m桁の DZA変換を行う荷重電流回路ブロックあるいは第 2のカレントミラー回路とを設け、さらに第 1のカレントミラー回路の、出力側トランジスタとは別の出力側トランジスタの上流あるいは下流に荷重電流回路ブロックあるいは第 2のカレントミラー回路を従属接続することにより、別の出力側トランジスタに流れる電流を下位 m桁の桁重みに対応して荷重電流回路ブロックあるいは第 2のカレントミラー回路に分流電流として流し、この分流電流を下位 m桁のアナログ変換電流として DZA変換回路の出力に取り出す。

カレントミラー回路型の DZA変換回路においては、 1の位の桁力も最大桁位置までの重み値は、 1, 2, 4, 8, 16,…と 1つ手前の桁に対して 2の累乗分で増加する。そのため、桁重みに対応してアナログ変換電流を生成する出力側トランジスタの数も増加するが、前記のように DZA変換をするカレントミラー回路の出力側トランジスタとは別の出力側トランジスタに流れる電流を下位 m桁の桁重みに対応して分流する回路を設ければ、カレントミラー回路型の DZA変換回路の第 1のカレントミラー回路の変翻亍数は上位 (n—m)桁となり、その分、トランジスタの数を低減することができる。そして、下位 m桁の DZA変換を行う荷重電流回路ブロックあるヽは第 2のカレントミラー回路を構成するトランジスタ数は、 m桁に対応するもので済む。

[0009] 具体的に説明すると、特性が等しいトランジスタセルをパラレルに接続してカレントミラー回路型の DZAを構成する場合、全体のトランジスタセルの数は、本来ならば∑

2の n乗 (n= l〜n)となるところである。しかし、前記のように上流、下流の関係で上位桁と下位桁とに分割して、例えば、 mを 1の位より下位の桁に採った場合、全体のトランジスタセル数は、∑ 2の（n— m)乗（n = 1〜(； n— m) ) +∑ 2の m乗（m= l〜m) + 2となる。これにより、セルトランジスタ数が大きく低減される。

ただし、前記式の最後の項の" + 2"は、荷重電流回路ブロックを、入力側トランジスタがダイオード接続されな、カレントミラー回路とした場合の第 2の発明にお、て、第 1のカレントミラー回路に設けられる別の出力側トランジスタと第 2のカレントミラー回路の入力トランジスタの和の個数である。

例えば、 8桁の場合にはトランジスタセル数は、従来では∑2の n乗 (n= l〜n) =2 55個となる力この発明にあっては、 m=4とした場合には、上位桁は 32個で済み、下位桁は 16個程度となるので、合計でも 48個程度で済む。

mを 1の位より上位の桁に割当てた場合も従来よりもトランジスタセルの個数は少なくて済む。 1の位より下位の桁重みは、 1Z2 ( = 0. 5) , 1/4( = 0. 25) , 1/8 ( = 0 . 125) ,…となる力 mを 1の位よりさらに低い桁位置、例えば、 1Z4( = 0. 25)の桁位置か、これ以下に割当てた場合でも同様にトランジスタセルの個数は低減される。以上の場合、この発明の DZAは、 1個のカレントミラー回路の DZA変換ブロックの出力側トランジスタの上に荷重電流回路ブロックあるいは他のカレントミラー回路の DZA変換ブロックが従属接続される。そして、後者の回路に選択回路あるいは複数の切換スィッチ回路等がさらに設けられるだけの回路で済む。そのため、 DZAの電源電圧を高くしなくても DZA変換が可能となり、低電圧駆動に適した回路になる。その結果、この発明は、低電圧駆動が可能で、高い変換精度でかつ IC化した場合に専有面積を抑えることが可能な DZAを実現できる。さらに、この DZAを用いて表示データに応じた駆動電流を生成する電流駆動回路を構成し、有機 ELパネルの端子ピンに出力するカラムラインあるいはデータ線を駆動することで、有機 ELパネルを用いる表示装置の輝度ばらつきや輝度むらを抑えることができる。そして、この場合の DZAとして変換ビット数を、例えば、 8ビットか、それ以上にすることで、この発明は、表示データを γ補正したデータとすることができる。これにより各出力端子対応に Ύ補正が容易な電流駆動回路を実現できかつ電流駆動回路の占有面積の増加を抑えることができる。

発明を実施するための最良の形態

[0011] 図 1は、この発明の DZAを適用した一実施例の有機 EL駆動回路のブロック図、図 2は、図 1の DZAの他の具体例の回路図、図 3は、ァクディブマトリックス形の有機 E L駆動回路のブロック図である。

図 1において、 10は、有機 EL駆動回路のカラムドライバであって、 11は、その DZ A、 12は、基準駆動電流 Ipを発生する定電流源、 13は、定電圧バイアス回路、 14は、ピーク電流生成回路、 15は、コントロール回路、そして、 16は表示データを記憶するレジスタである。

DZA11は、カレントミラー回路 110と、入力側トランジスタがダイオード接続されないカレントミラー回路 111とで構成される。定電圧バイアス回路 13は、カレントミラー回路 111を構成するトランジスタの共通ゲートを定電圧バイアスする。これによりカレントミラー回路 111は、入力側トランジスタと複数の出力側トランジスタとが電流分流路を形成する電流分流回路ブロックとなる。

カレントミラー回路 110は、 Nチャネル MOSの入力側トランジスタ TNa, TNpと Nチャネル MOSの出力側トランジスタ TNb〜TNgとによるカレントミラー回路である。入力側トランジスタ TNpは、入力側トランジスタ TNaに並列に設けられてヽる。

各出力側トランジスタ TNc〜TNgは、 8ビット表示データのうち上位 5ビット（D3〜D7 )の各桁位置にそれぞれ対応して設けられていて、それぞれのドレインは、各桁位置に対応するアナログ変換電流を発生し、各ドレインに流れる電流の合計値が上位 5ビットのアナログ変換電流になる。

各出力側トランジスタ TNc〜TNgのドレインと出力ライン 114との間にはスィッチ回路として Nチャネル MOSFETトランジスタ Trc〜Trgとがそれぞれ設けられて!/、る。そして、トランジスタ Trc〜Trgのゲートがそれぞれ上位 5ビットの表示データの各入力端子 D3〜D7に接続されている。

[0012] ここで、各トランジスタ Trc〜Trgは、それぞれスィッチ回路となっていて、レジスタ 17 力の送出される表示データ D3〜D7に応じてこれらトランジスタの ONZOFFが決定される。表示データ D3〜D7は、これの第 1位桁力も第 5位桁までの 1, 2, 4, 8, 1 6の桁重みの上位 5桁に対応している。一方、下位桁 3ビットの表示データ D0〜D2 は、カレントミラー回路 111のスィッチ回路 SWla〜SW3a, SWlb〜SW3bに供給される。

なお、 8ビットの表示データ D0〜D7は、コントロール回路 15のラッチパルス LPに応じて MPU等からレジスタ 16にセットされる。

カレントミラー回路 111は、 Nチャンネル MOSの入力側トランジスタ QN1と Nチャンネル MOSの出力側トランジスタ QN2〜QN4とからなり、これらトランジスタ QN1〜QN4 のソースは、トランジスタ Trbのドレイン一ソースを介して出力側トランジスタ TNbのドレインに接続されている。これ〖こより、トランジスタ QN1〜QN4は、出力側トランジスタ TN bの上流に位置する。なお、この出力側トランジスタ TNbは、この発明における別の出力側トランジスタの具体例である。

トランジスタ Trbは、出力側トランジスタ TNc〜TNgの上流に設けられた各トランジスタ Trc〜Trgに対応するスィッチ回路の 1つであるが、これのゲートが所定のバイアス Va に接続されて常時 ON状態にされている。そこで、トランジスタ Trbを設けることなぐ直接カレントミラー回路 111が出力側トランジスタ TNbの上流に接続されてもよいが、トランジスタ Trbを設けた方が DZAとしての回路バランスがよい。

なお、各 Nチャネルの入力側トランジスタ TNa, TNp, 出力側トランジスタ TNb〜TNg , Trc〜Trgのバックゲートは、グランド GNDに接続されている。

カレントミラー回路 110において、その入力側トランジスタ TNaのソースは、グランド GNDに接続され、入力側トランジスタ TNpのソースは、スィッチ回路 SWを介してダランド GNDに接続されている。そして、各トランジスタ TNa, TNp, TNb〜TNgのゲートは共通に接続され、さらにトランジスタ TNa, TNpのそれぞれのゲートとドレインとが D ZA11の入力端子 11aに接続されている。このことでトランジスタ TNa, TNpは、ダイオード接続され、これら 2つのトランジスタがこのカレントミラー回路の入力側トランジスタとなっている。

なお、スィッチ回路 SWは、コントロール回路 15からインバータ 15aを介して制御パルス CONTを受けて ONZOFFされる。ここで、出力側トランジスタ TNbとこれの上流に設けられたカレントミラー回路 111とは電源電圧ラインとグランドラインとの間において従属接続されているので、カレントミラー回路 111の各トランジスタ QN1〜QN4に流れた電流の合計電流が出力側トランジスタ TNに流れることになる。

カレントミラー回路 111は、これの入力側トランジスタ QN1がダイオード接続されることなぐ入力側トランジスタ N1とこれの複数の出力側トランジスタ QN2〜QN4のベースが共通に接続され、この共通接続のベースが定電圧ノィァス回路 13により所定の定電圧にバイアスされて下流の出力側トランジスタ TNbに流れる電流をトランジスタ QN1 〜QN4に分流する。これにより、この回路は、抵抗回路網の 2進荷重の荷重電流回路に換えて同じ値のトランジスタセルの内部インピーダンスで形成される 2進荷重の荷重電流回路ブロックになる。

出力側トランジスタ QN2〜QN4のドレインは、それぞれ、トランジスタ Trc〜Trgと同様な Nチャンネル MOSトランジスタで構成されている一対のスィッチ回路 SWlaと S Wlbの一端が共通接続された端子、一対のスィッチ回路 SW2aと SW2bの一端が共通接続された端子、そして一対のスィッチ回路 SW3aと SW3bの一端が共通接続された端子にそれぞれに接続されている。

スィッチ回路 SWla、スィッチ回路 SW2a、スィッチ回路 SW3aの他方の端子は、出カライン 114に接続されている。この出力ライン 114は、 DZA11の出力端子 l ibに接続されている。スィッチ回路 SWlb、スィッチ回路 SW2b、スィッチ回路 SW3bの他方の端子は、電源ライン 113に接続されている。この出力ライン 113は、レギユレータ電源 112に接続されている。

そこで、レギユレータ電源 112の安定化された定電源圧に応じて同じ電流が各トランジスタセル流れる。これにより、選択されたセルトランジスタの数に応じた電流値の電流がレギユレータ電源 112から電源ライン 113を介してカレントミラー回路 111に供給される。また、カレントミラー回路 111は、選択されたセルトランジスタの数に応じた電流値の電流を出力端子 l ibからシンクして出力端子 l ibに出力する。

トランジスタ QN2〜QN4の脇に示す、 X I, X 2, X 4…の数字は、パラレルに接続されたトランジスタセルのセル数（以下セル数）を示して！/、る。 [0015] トランジスタ QN1〜QN4は、バイアス回路 13から所定の定電圧のバイアスを共通べースに受けることにより、各トランジスタ QN1〜QN4を構成する各トランジスタセルが実質的に同じ所定のインピーダンス (抵抗値）に設定される。そこで、カレントミラー回路 111は、各トランジスタ QN1〜QN4を構成するトランジスタセル数に応じて所定の比率で下流の出力側トランジスタ TNbに流れる電流を分配することができる。各トランジスタセルは実質的にその特性が等しいものとして ICに形成される力もである。

カレントミラー回路 111は、ここでは、バイアス回路 13から所定の定電圧のバイアスを共通ベースに受けることにより、下位 m桁の桁重みに対応してパラレルに同じ値の内部インピーダンスのトランジスタが接続された m個の分流路を持つ分流回路 (ただし最下位桁の桁重みに対応する分流回路はパラレル接続ではない）が出力側トランジスタ QN2〜QN4で形成され、これに加えて最下位桁の桁重みに対応する分流回路が入力側トランジスタ QN1により形成されて 1個追加されて構成された荷重電流回路ブロック（電流分流回路ブロック）になっている。

各出力側トランジスタ QN2〜QN4は、表示データ (被変換データ）の下位 m桁の各桁位置にそれぞれ対応して、る。

入力側トランジスタ QN1のドレインは、スィッチ回路 SWbを介して電源ライン 113側に接続され、スィッチ回路 SWbは常時 ON状態に設定されている。また、入力側トランジスタ QN1のドレインは、スィッチ回路 SWaを介して出力ライン 114に接続され、スイッチ回路 SWaは常時 OFF状態になっている。その結果、入力側トランジスタ QN1 のドレインは、出力ライン 113を介してレギユレータ電源 112に接続され、ここに流れた電流が常時下流の出力側トランジスタ TNbに流れることになる。

[0016] スィッチ回路 SWla, SWlbとスィッチ回路 SW2aとスィッチ回路 SW2b, SW3a, SW 3bは、それぞれ表示データ D0〜D2を受けて ONZOFFされる。表示データ D0〜D 2は、 1の位以下となる下位 3桁、すなわち 1Z8, 1/4, 1Z2の桁重みに対応しているデータである。

スィッチ回路 SWlaと SWlb、スィッチ回路 SW2aと SW2b、スィッチ回路 SW3aと SW 3bとは、トランジスタ Trc〜Trgと同様なトランジスタで構成されていて、 1対のスィッチ回路の一方のトランジスタのゲートは、それぞれインバータ 17a, 17b, 17cを介して表示データ D0〜D2をそれぞれが受ける。これにより各スィッチ回路 SWlaと SWlb, SW2aと SW2b, SW3aと SW3bはそれぞれ ONZOFFが相補動作になり、出力側トランジスタ QN2〜QN4のドレインは、レギユレータ電源 112か、 DZA11の出力端子 11 bのいずれかにその接続が選択される。したがって、これらスィッチ回路 SWla〜SW 3aと、スィッチ回路 SWlb〜SW3bとは、レギユレータ電源 112からの電流と DZA11 の出力端子 1 lbからのシンクする電流とを切り換える切換回路になって、る。

[0017] DZA11の出力端子 l ibは、出力段電流源 1の入力に接続され、 DZA11が出力段電流源 1を電流駆動する。出力段電流源 1は、通常、カレントミラー回路で構成される。その入力側トランジスタが DZA11により駆動されてその出力側トランジスタに発生する電流が、パッシブマトリックス型では有機 ELパネルの端子ピン 2を介して OE L素子 3の陽極に接続され、これを電流駆動する。なお、 OEL素子 3の陰極は、通常、ロー側駆動回路を介して接地されるが、ロー側駆動回路は発明に関係していないので、ここでは図示するように接地されて、るものとする。

各トランジスタ TNa, TNp, TNb〜TNgの脇に示す、 X I, X 2, X 4…の数字もパラレルに接続されたセル数を示している。 X 1の場合にパラレル接続はない。このセル数に応じて出力側トランジスタ TNc〜TNgと、出力側トランジスタ QN2〜QN4とは、それぞれの出力電流が表示データ D0〜D7の桁重みに対応するアナログ変換電流を発生する。出力側トランジスタ TNb, TNcは、 X Iとなっていて、これらに流れる動作電流は等しい。

[0018] 出力側トランジスタ TNb, TNcは X 1であるので、入力側トランジスタ TNaと同じ電流値 Ipの電流が流れる。そこで、カレントミラー回路 111の入力側トランジスタ QN1と出力側トランジスタ QN2〜QN4には、トランジスタ TNbの電流値 Ipの電流が分流することになる。

すなわち、レギユレータ電源 112からの電流が電源ライン 113を介して、出力側トランジスタ TNbに流れる電流値 Ipの電流が分流して入力側トランジスタ QN1と出力側トランジスタ QN2〜QN4に流れる。このとき、電流値 Ipは、これらトランジスタの動作電流比に応じて分流される。入力側トランジスタ QN1は X Iであり、出力側トランジスタ Q N2〜QN4は、それぞれ X 4, X 2, X 1である。セル数の総数が X 8となるので、トランジスタ QN1には電流値 IpZ8、トランジスタ QN2には電流値 IpZ2、トランジスタ QN3 には電流値 IpZ4、トランジスタ QN4には電流値 IpZ8の分流電流が流れる。これら電流値は、 1以下の下位桁のアナログ変換電流値に対応して、る。

ここで、追カ卩した分流回路のトランジスタ QN1にはレギユレータ電源 112から電流値 IpZ8が常時流れるので、下流の出力側トランジスタ TNbに流れる電流は、各分流電流の合計値として電流値 Ipの電流が流れる。その結果、出力側トランジスタ TNbに流れる電流の電流値が入力側トランジスタ TNaと同じ電流値 Ipになるので、 DZA変換精度を向上させることができる。

なお、このときの各トランジスタ QN1〜QN4の動作電流比は、 QN1 : QN2 : QN2 : QN 4= 1 :4 : 2 : 1である。

ここで、各トランジスタ QN1〜QN4における X 4, X 2, X 1でパラレル接続されるセル数について考えてみると、各セルトランジスタの内部インピーダンスは等しぐそれぞれに同じ電流値 IpZ8が流れることになる。その結果、このカレントミラー回路 111 は、電流値 IpZ8を分解能とする 2進荷重の荷重電流回路による DZA変換回路となる。

レギユレータ電源 112は、電源ライン +VDDから電力供給を受けて 1. 5V〜2. OV 程度の安定化された電圧を発生する。図 1に示すような電源電位とグランド GNDとの間に 4段程度の MOSトランジスタの積み上げた場合には、 DZA11は、電源電圧が 1. 5V〜2. OV程度あれば DZA変換回路として十分な動作が可能である。

カレントミラー回路 111における各分流電流は、スィッチ回路 SWlb、スィッチ回路 S W2b、スィッチ回路 SW3bがすべて ONしているときには、レギユレータ電源 112から入力側トランジスタ QN1と出力側トランジスタ QN2〜QN4を介して下流にあるカレントミラー回路 110のトランジスタ TNbに供給される。このときには、スィッチ回路 SWlb、スィッチ回路 SW2b、スィッチ回路 SW3bは、 "000"の表示データ D0〜D2を受けてそれぞれ ONになり、スィッチ回路 SWla、スィッチ回路 SW2a、スィッチ回路 SW3aは逆に OFFになる。

ここで、表示データ D0〜D2のうち" 1"になっている桁位置では、スィッチ回路 SW1 a、スィッチ回路 SW2a、スィッチ回路 SW3aの対応するものが ONとなり、出力側トランジスタ QN2〜QN4のうち" 1 "になって!/、る桁位置に対応するものが出力端子 1 lbに接続される。逆に" 1"になっている桁位置に対応するスィッチ回路 SWlb、スィッチ回路 SW2b、スィッチ回路 SW3bが OFFとなり、出力側トランジスタ QN2〜QN4のうち" 1 "になっている桁位置に対応するものがレギユレータ電源 112から切り離される。例えば、表示データ D0〜D2のうち" 001"で ONとなったスィッチ回路がスィッチ回路 SWlaとすると、スィッチ回路 SWlaは、出力側トランジスタ QN2のドレインを出力端子 1 lbに接続する。これにより出力端子 1 lbから電流値 IpZ2 ( =4 X Ip/8)がシンクされる。

すなわち、表示データ D0〜D2に応じて、 QN2=IpZ2、 QN2=Ip/4, QN4=Ip/ 8のいずれか 1つあるいは複数の電流値をアナログ変換電流として選択して出力端子 1 lbに取り出すことができる。

したがって、一対のスィッチ回路 SWlaと SWlb、一対のスィッチ回路 SW2aと SW2b 、一対のスィッチ回路 SW3aと SW3bは、分流電流を選択する選択回路になっているここで、 4桁目（D3)は 1の位の桁位置にある。表示データを 8ビットとすれば、 1の位の桁位置は、 8ビットを上位と下位の 2つに割ったときの実質的に真ん中に相当する桁位置（表示データを mビットとすれば、 mが偶数のときには mZ2の桁位置， mが奇数のときには真ん中の桁位置）とするとよい。そこで、 4桁目（D3)が 1の位の桁位置になっている。この実質的に真ん中に相当する桁位置を 1の位としてこれよりも下位の桁位置に対応する位置に出力側トランジスタ TNbを設け、この出力側トランジスタ T Nbを自己の電流（その電流値は、 1の位の桁位置の電流値と同じ Ip)をカレントミラー回路 111に分流するトランジスタに割当てる。

これにより 8ビットの最上位桁の桁重み 128を、 1の位より下位に設けた 3桁分だけ下側にシフトして最上位桁の桁重み 16とすることができる。通常、 8ビットの最大桁位置の重み値 128は、 1つ手前の桁が 64で、 1桁増すごとに 2倍の値に増加する力この実施例の桁位置 D0〜D2のようにカレントミラー回路を上流に設けてこれにより出力側トランジスタ TNbの電流をカレントミラー回路 111に分流して 1の位より下位の桁重みの電流値の電流をカレントミラー回路 111で多数生成するようにすれば、カレントミラー回路 110の最大桁のセルトランジスタ数が 16個となり、カレントミラー回路 111 のセルトランジスタ数も 16個程度で済む。

すなわち、上流のカレントミラー回路の各出力側トランジスタがそれぞれ 1の位より下位の桁重みの電流値を生成するようにすれば、出力側トランジスタの数の増加を抑えることができる。なお、出力側トランジスタ TNbのセル数を X 2として、その電流を 5桁目（D4)電流値 2Ipと同じとしてもよい。この場合には、トランジスタ QN1には電流値 Ip/4、トランジスタ QN2には電流値 Ip、トランジスタ QN3には電流値 Ip/2、トランジスタ QN4には電流値 IpZ4の分流電流が流れる。したがって、トランジスタ QN2が 1 位の桁の分流電流を発生して全体は 7ビットになる。カレントミラー回路 110の 1位の桁は不要になって、上位桁力ビットになる。

このように、下位の桁重みは、上流側に設けたカレントミラー回路の入力側トランジスタと出力側トランジスタとのチャネル幅比（あるいはゲート幅比）で下流の出力側トランジスタに流れる電流をこれらトランジスタに分配することで容易に生成することができる。そして、上流のカレントミラー回路 111がその出力側トランジスタに分配した 2の累乗の電流あるいは 2の累乗分の 1の電流は、 DZA11の出力端子 l ibに出力される。

前記の実施例では、出力端子 l ibからシンクする電流の桁重みが 1Z8, 1/4, 1 Z2となっているので、これらの桁重みに対応する電流が 1の位以下のそれぞれの桁位置に発生する。このとき、下流のトランジスタ TNbに流れる電流は、カレントミラー回路 111で分配された電流が合流した電流、すなわち、カレントミラー回路の全体の動作電流である。この動作電流は、 4桁目（D3)のトランジスタ TNeに流れる電流と同じ電流値 Ipである。このようにするためには、トランジスタ QN1からなる 1個追加された分流回路が必要になる。

このような上流、下流に積み重ねた関係のカレントミラー回路力もなる DZAでは、トランジスタ TNb〜TNdのドレインソース間の電圧は、 1の位以下の桁の電流を 1つのカレントミラー回路構成で直接分流して得る DZAよりも低くすることができる。しかも、トランジスタ TNbの電流は、トランジスタ TNaとトランジスタ TNpに流れる駆動電流に対応した値となるので、 DZA変換して得られるアナログ電流値の精度が高、。前記の実施例では、トランジスタ TNb〜TNcに流れる電流が入力側トランジスタ TNa と同じ電流値 Ipとなり、実質的に等しくなつているので、 4桁目（D3)力もその下側の下位桁の変換電流精度が向上する。また、最上位桁もパラレル接続セル数が 16個と少ない数で留まるので、その分、変換電流精度が向上する。

[0022] ところで、この実施例の DZA11は、出力側トランジスタで発生するアナログ変換電流値が低い位桁位置側にシフトした分だけ小さくなる。しかし、それは、入力側トランジスタの駆動電流をその分大きくすればシフトする前の桁位置のアナログ変換電流をシフトした低、桁位置で得ることができる。その入力側トランジスタの駆動電流を発生するのが定電流源 12である。

定電流源 12は、例えば、 + 3V程度の低い電源ライン +VDDに接続されていて、これの下流に設けられたトランジスタ TNaとトランジスタ TNpに入力端子 11aを介して駆動電流 Ipを送出する。

この定電流源 12は、基準電流分配回路の出力電流源に対応している。基準電流分配回路は、カレントミラー回路で構成される入力側トランジスタが基準電流を受けて、出力端子ピン対応に並列に設けられた多数の出力側トランジスタにミラー電流として基準電流を分配する。このとき分配された基準電流あるいは基準駆動電流 (基準電流が増幅された電流）は、 OEL素子 3の駆動初期に OEL素子 3の駆動電流にピーク電流を発生させる。このピーク電流を生成する電流値に対応させた電流値が駆動電流値 Ipである。これが基準電流分配回路に設けられたカレントミラー回路の各出力側トランジスタ力各 DZA11の入力側トランジスタ TNaに出力される。なお、電流源 12は、通常、 1個の Pチャネルの MOSトランジスタとされ、そのソースが電源ライン +VDDに接続され、そのドレインが入力端子 11aに接続されたものとなる。

[0023] 図 1に示すように、入力側トランジスタ TNaに並列に設けられた入力側トランジスタ T Npの下流にはスィッチ回路 SWがある。このスィッチ回路 SWは、コントロールパルス CONTの反転信号をインバータ 15aを介して受ける。コントロール回路 15は、 OEL 素子 3の駆動初期に一定期間 HIGHレベル（"H")となるコントロールパルス CONT を発生する。これにより駆動初期はスィッチ回路 SWが OFFとなって、 DZA11に前記のピーク電流を生成するアナログ変換電流が発生する。その後、コントロールパルス CONTが停止して LOWレベル（"L")になることでスィッチ回路 SWがその反転信号" H"を受けて ONになる。これにより駆動電流値 Ipは、トランジスタ TNpに分流されてトランジスタ TNaとトランジスタ TNpとに流れ、入力側の駆動電流が IpZlOになって、 OEL素子 3の駆動電流は、駆動初期のピーク電流から定常電流に落ちる。

さて、以上により、 DZA11は、変換ビット数が 8ビットでありながら最大桁の重みは、 X 16で済む。これにより、 4桁目（D3)を越える上位桁の出力電流のばらつきも抑えることがでさる。

[0024] 図 2は、さらに他の実施例の DZA21の回路であって、カレントミラー回路 111を 2 段積み上げた DZAの実施例である。これには、図 1のカレントミラー回路 111に換えてカレントミラー回路 11 la, 11 lbがカレントミラー回路 110の上流に設けられて、るなお、図 2では、図 1のトランジスタによる各スィッチ回路を単にスィッチに変更して記述し、 DZAの回路 21を回路を簡略ィ匕して示してある。また、定電圧バイアス回路 13も定電圧バイアス回路 13a, 13bとし、レギュレーション電源 112等も単なる電源として簡略化してある。レギュレーション電源 112の電圧は、この実施例では、 2. 0V〜 2. 5V程度が好ましい。

図 2のカレントミラー回路 111a, 111bは、説明の都合上、図 1で一番右側にあるトランジスタ QN1が一番左側に移って!/、る。カレントミラー回路 11 laのトランジスタ QN1 は、スィッチ回路 SWa, SWbを省略してカレントミラー回路 11 lbのトランジスタ QN1 に直接接続してある。

[0025] DZA21は、カレントミラー回路 11 laがトランジスタ TNbの上流に設けられている。

そして、カレントミラー回路 11 laの出力側トランジスタ QN1の上流にカレントミラー回路 11 lbが設けられている。

カレントミラー回路 111bは、カレントミラー回路 111と同様な回路であり、カレントミラ一回路 111aの下流にあるトランジスタ TNbに相当するトランジスタがカレントミラー回路 11 laの出力側トランジスタ QN1になって!/、る。

これにより、カレントミラー回路 111bの下流にある出力側トランジスタ QN1の電流値が IpZ8となるので、カレントミラー回路 11 lbの各トランジスタ QN1〜QN4の分配電流が<3^= 7(8 8)、^^2= 7(2 8)、^^3= 7(4 8)、^^4= 7(8 X 8)となる。その結果、カレントミラー回路 11 lbのトランジスタ QN2, QN3, QN4の桁重みが 1Z16, 1/32, 1Z64となり、これらに対応する桁重みを持つのアナログ変換電流値がカレントミラー回路 11 lbで発生する。

なお、この実施例では、 DZA21は、 3ビット分さらに変換ビット数が下位桁側において増加する。変換対象となる表示データは、全体で 11ビットとなり、 D0〜D10となる。表示データ D0〜D10のうち表示データ D0〜D2の 3ビットがカレントミラー回路 111 bへ、表示データ D3〜D5の 3ビットがカレントミラー回路 11 laへ、表示データ D6〜D 10の 5ビットがカレントミラー回路 110へ加えられる。図ではこの点については割愛している。

[0026] 図 3は、 DZA11の出力端子 l ibが電流シンクの出力となっているので、出力段電流源 1を削除して、 DZAの出力端子 l ibをァクディブマトリックス形の有機 ELパネルの端子ピン 2に直接接続した実施例である。 DZA11は、有機 ELパネル 101のピクセル回路 4のデータ線 X (XI〜Xn)に端子ピン 2に出力端子 11aが接続され、ァクデイブマトリックス形の有機 ELパネルを駆動する。

100は、 DZA11が出力端子ピン 2に対応して設けられた電流駆動回路であり、 M PU6により制御される。コントロール回路 15は、 MPU6により制御されてタイミング制御信号 Tl、 Τ2を書込制御回路 5に送出する。

[0027] 図 3に示すように、ピクセル回路（表示セル) 4は、 X, Υのマトリックス配線 (データ線 XI, 〜Χη,走査線 Yl, Y2, · ··)の交点に対応して設けられている。このピクセル回路 4内には各データ線と各走査線 Y1との各交点にソース側とゲートが接続された Nチヤネル MOSトランジスタ Trlが配置されている。 OEL素子 4aは、ピクセル回路 4に設けられた Pチャネル MOSの駆動トランジスタ Tr2により駆動される。トランジスタ Tr2のソース—ゲート間にはコンデンサ Cが接続されている。トランジスタ Tr2のソースは、例えば、 + 7V程度の +Vcc電源ラインに接続され、そのドレイン側は OEL素子 4aの陽極に接続されている。 OEL素子 4aの陰極は、ロー側走査回路 7のスィッチ回路 7aに接続され、このスィッチ回路 7aを介してグランド GNDに接続されて、る。

[0028] ピクセル回路 4において、トランジスタ Trlとトランジスタ Tr2との間には Pチャネル M OSトランジスタ Tr3と Nチャネル MOSトランジスタ Tr4が設けられて!/、る。トランジスタ Tr3は、トランジスタ Tr2を出力側トランジスタとしてカレントミラー回路 4bを構成する入力側トランジスタとなって、る。トランジスタ Tr3の下流でこれのドレインにトランジスタ T rlのドレインが接続されている。トランジスタ Tr4は、そのソースとドレインを介してトランジスタ Tr3とトランジスタ Trlの接続点とカレントミラー回路 4bの共通ゲート（トランジスタ Tr2のゲート）との間に接続されている。

トランジスタ Trlのゲートは、走査線 Y1 (書込線)を介して書込制御回路 5に接続され、トランジスタ Tr4のゲートは、走査線 Y2 (ィレーズ線)を介して書込制御回路 5に接続されている。書込制御回路 5は、制御信号 Tl、 Τ2に応じて走査線 Y1 (書込線）と走査線 Υ2 (ィレーズ線）とを駆動走査し、これら走査線が" Η"になることでトランジスタ Trlとトランジスタ Tr4とがともに ONとなる。これにより所定の駆動電流でトランジスタ T r2が駆動されるとともにコンデンサ Cに充電されて所定の駆動電圧がコンデンサこ保持される。

その結果、コンデンサ Cに駆動電流値が書込まれる。このとき、コンデンサ Cはこれを電圧値として記憶する。なお、コントロール回路 15からの制御パルス CONTに応じて、このコンデンサ Cには充電初期にピーク電流が流される。

MOSトランジスタ Tr2は、この記憶されたコンデンサ Cの電圧に応じて電流駆動されることになる。このときコンデンサ Cに記憶された電圧は、書込時の駆動電流に対応する電圧値となり、 OEL素子 4aは、書込時の駆動電流に対応した電流値で電流駆動される。トランジスタ Tr2とトランジスタ Tr3のチャネル幅が等しいときには、書込み電流と同じ駆動電流を発生させることができる。

各実施例において、カレントミラー回路 111は、 DZAを構成するカレントミラー回路の出力側トランジスタ TNb〜TNgに対してスィッチ回路を構成するトランジスタ Trb 〜Trdがこれら各出力側トランジスタの上流に設けられている力トランジスタ Trb〜T rdは、各出力側トランジスタの下流に設けられていてもよい。

また、実施例の DZAは、 8ビットと 11ビットの例を挙げている。しかし、この発明は、 9ビット， 10ビット、あるいは 11ビットを超えるビット数の変翻 ΐ数をもつ DZ Aであつても適用できることはもちろんである。また、カレントミラー回路 110とカレントミラー回路 111は、それぞれの各出力側トランジスタに直列にスィッチ回路がそれぞれ設けられている力これらの各スィッチ回路も各出力側トランジスタの下流側に設けられて、てもよ、。

産業上の利用可能性

[0030] 以上説明してきたが、実施例は、入力側トランジスタがダイオード接続されないカレントミラー回路により 2進荷重の荷重電流回路ブロックが形成されている力この発明の 2進荷重の荷重電流回路ブロックは、カレントミラー回路によるものに限定されないまた、実施例の DZAは、 Nチャネル MOSトランジスタを主体としたものである力この DZAは、 Pチャネル MOSトランジスタあるいはこれと Nチャネル MOSトランジスタとを組み合わせた回路であってもよいことはもちろんである。さらに、これらトランジスタは、バイポーラトランジスタであってもよいことはもちろんである。なお、その場合には、ゲートはベースに、ソースはェミッタに、ドレインがコレクタに対応し、トランジスタのチャネル幅（ゲート幅）の比は、ェミッタ面積比になる。

図面の簡単な説明

[0031] [図 1]図 1は、この発明の DZAを適用した一実施例の有機 EL駆動回路のブロック図である。

[図 2]図 2は、他の実施例のブロック図である 0

[図 3]図 3は、ァクディブマトリックス形の有機 EL駆動回路のブロック図である。

符号の説明

[0032] 1…出力段電流源、 2· · '端子ピン、

3, 4a"-OEL素子、 4···ピクセル回路、

5…書込制御回路、 6· ··ΜΡυ、 7…ロー側走査回路、

10···カラムドライノく、 11, 21 -DZA変換回路（DZA)、

12···定電流源、 13···定電圧バイアス回路、

13···定電圧バイアス回路、

14···ピーク電流生成回路、

15···コン卜ロール回路、 15a…インノータ、 16, 17· ··レジスタ、

110, 111, 111a, 111b…カレントミラー回路、

112· ··レギユレータ電源、 113…電源ライン、 114…出力ライン、 TNa〜TNg, QN1〜QN5, Trb〜Trg" ·Νチャネルの MOSトランジスタ SWla, SWlb, SW2a， SW2b, SW3a, SW3b…スィッチ回路。

Claims

請求の範囲

[1] 被変換データを DZA変換するカレントミラー回路で構成される DZAコンバータにおいて、

前記カレントミラー回路は、 nビットの前記被変換データの上位 (n—m)桁 (nは 4か、それ以上の整数， mは 2か、それ以上の整数， (n-m)は 2力、それ以上の整数）について DZA変換をする前記第 1のカレントミラー回路と、下位 m桁の DZA変換を行う荷重電流回路ブロックとを有し、

前記荷重電流回路ブロックは、前記第 1のカレントミラー回路の、 DZA変換をするための出力側トランジスタとは別の出力側トランジスタの 1つの上流あるいは下流に従属接続されかつ前記別の出力側トランジスタに流れる電流を前記下位 m桁の各桁重みの電流値に対応する分流電流として流す少なくとも m個の分流回路と、この m個の分流回路のそれぞれに流れる各前記分流電流を前記第 1のカレントミラー回路の前記アナログ変換電流の出力端子へ選択的に出力する選択回路とを備える、 DZA変換回路。

[2] 前記選択回路は、前記下位 m桁のデータ値に応じて各前記分流電流の選択をするための複数のスィッチ回路を有し、複数のスィッチ回路は、前記 m個の分流回路に対応してそれぞれ設けられている請求項 1記載の DZA変換回路。

[3] 前記選択回路は、前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を一定値にするために、さらに所定の電流源力の電流を受けて前記別の出力側トランジスタに電流を供給する別の分流回路を有し、前記複数のスィッチ回路は、前記所定の電流源からの電流と前記出力端子に出力する分流電流とをそれぞれに切換えて前記 m個の分流回路に流す複数の切換回路である請求項 2記載の DZA 変換回路。

[4] 前記荷重電流回路ブロックは、ベースが共通に接続され入力側トランジスタがダイオード接続されない第 2のカレントミラー回路で構成され、共通に接続された前記べースが所定の定電圧に設定され、前記第 2のカレントミラー回路の出力側トランジスが前記 m個の分流回路とされ、前記第 2のカレントミラー回路の入側トランジスが前記別の分流回路とされる請求項 3記載の DZA変換回路。

[5] 前記第 1のカレントミラー回路は、これの前記複数の出力側トランジスタに直列にスイッチ回路をそれぞれ有し、これらスィッチ回路は、前記上位 (n—m)桁のデータに応じて ONZOFFされ、前記複数の切換回路は、前記第 2のカレントミラー回路のそれぞれ各前記出力側トランジスに直列にそれぞれ接続され、前記下位 m桁のデータに応じて切換動作をし、前記下位 m桁は、 1の位より下位の桁重みに対応するものである請求項 4記載の DZA変換回路。

[6] 前記 m個の分流回路は、前記下位 m桁の各桁重みに対応する数のトランジスタセルでそれぞれ構成され、前記トランジスタセルの内部インピーダンスが同じ値になる設定される請求項 1〜5のうちいずれか 1項記載の DZA変換回路。

[7] nビット (nは 4力、それ以上の整数)の被変換データの各桁位置に対応してそれぞれ設けられた複数の出力側トランジスタを有するカレントミラー回路を有し、前記被変換データの桁位置に対応する桁重みに応じた電流を前記被変換データに応じて前記複数の出力側トランジスタの少なくとも 1つに得ることでアナログ変換電流を生成する DZA変換回路において、

前記カレントミラー回路は、第 1カレントミラー回路と、入力側トランジスタがダイォード接続されない第 2のカレントミラー回路で構成され、

前記第 1のカレントミラー回路は、前記被変換データの上位 (n—m)桁 (mは 2か、それ以上の整数，（n—m)は 2か、それ以上の整数)の各桁位置にそれぞれ対応する前記複数の出力側トランジスタとこれら複数の出力側トランジスタに並列に設けられた別の出力側トランジスタとを有しかつ前記複数の出力側トランジスタが（n—m)桁の各桁重みの電流値に対応する各電流をそれぞれ発生し、

前記第 2のカレントミラー回路は、前記別の出力側トランジスタの上流側あるいは下流側に従属接続されかつ前記入力側トランジスタとこれの複数の出力側トランジスタとが共通に接続されたベースが所定の定電圧に設定されて前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を第 2のカレントミラー回路の前記入力側トランジスタとこれの前記複数の出力側トランジスタとに分配することでこの第 2のカレントミラー回路の前記複数の出力側トランジスタが m桁の各桁重みの電流値に対応する各電流をそれぞれ発生し、前記アナログ変換電流の出力端子に出力する DZA 変換回路。

[8] さらに、前記第 2のカレントミラー回路の各前記複数の出力側トランジスタに対応して設けられ前記第 2のカレントミラー回路の各前記複数の出力側トランジスタのそれぞれに分配された各分流電流をそれぞれ前記アナログ変換電流の出力端子へ出力するための複数の切換スィッチ回路を有し、

前記別の出力側トランジスタに流れた電流あるいはこれに流す電流を一定値にするために、

前記第 2のカレントミラー回路の入力側トランジスタは、所定の電力供給ラインから電力供給された電流を前記別の出力側トランジスタに流し、かつ、前記切換スィッチ回路は、前記所定の電力供給ラインから所定の電流を受けてこれとと前記出力端子に出力する分流電流とをそれぞれとを切換えて前記第 2のカレントミラー回路の入力側トランジスタと複数の出力側トランジスタに流す請求項 7記載の DZA変換回路。

[9] 前記第 1のカレントミラー回路は、これの前記複数の出力側トランジスタに直列にスイッチ回路をそれぞれ有し、これらスィッチ回路は、前記上位 (n—m)桁のデータに応じて ONZOFFされ、前記複数の切換スィッチ回路は、前記第 2のカレントミラー回路のそれぞれ各前記出力側トランジスに直列にそれぞれ接続され、前記下位 m桁のデータに応じて切換動作をし、前記下位 m桁は、 1の位より下位の桁重みに対応するものである請求項 8記載の DZA変換回路。

[10] 前記複数の切換スィッチ回路は、それぞれ第 1のスィッチ回路と第 2のスィッチ回路とを有し、前記第 1のスィッチ回路は前記第 2のカレントミラー回路の各前記複数の出力側トランジスタの 1つと前記出力端子との間に設けられ、前記第 2のスィッチ回路は、前記第 2のカレントミラー回路の各前記複数の出力側トランジスタの 1つと前記所定の電力供給ラインとの間に設けられて、る請求項 9記載の DZA変換回路。

[11] 前記 nが偶数のときには nZ2を前記 1の位の桁とし、 nが奇数のときには真ん中の桁を前記 1の位の桁とする請求項 10記載の DZA変換回路。

[12] 前記第 1および第 2のカレントミラー回路の前記入力側トランジスタ、前記出力側トランジスタそして前記別の出力側トランジスタはそれぞれ MOSトランジスタであり、前記第 2のカレントミラー回路の前記入力側トランジスタと前記複数の出力側トランジスタは、所定の電源力前記所定の電力供給ラインを介して電力供給されて前記別の出力側トランジスタに流れる電流に対してこれの 2の累乗の値が 1の除数とされる電流値の電流が前記第 2のカレントミラー回路の入力側トランジスタと複数の出力側トランジスタにそれぞれ分流される請求項 9記載の DZA変換回路。

[13] 前記 nは 8ビットか、それ以上である請求項 11または 12記載の DZA変換回路。

[14] 前記被変換データの桁数は、 8ビットか、それ以上でありかつ γ補正された表示データである請求項 11または 12記載の DZA変換回路。

[15] 前記 m個の分流回路は、前記下位 m桁の各桁重みに対応する数のトランジスタセルでそれぞれ構成され、前記トランジスタセルの内部インピーダンスが同じ値になる設定される請求項 7〜14のうちいずれか 1項記載の DZA変換回路。

[16] 請求項 1〜14のいずれか 1項記載の前記 DZA変換回路の出力電流により有機 E L素子を電流駆動する有機 EL駆動回路。

[17] 請求項 1〜14のいずれ力 1項記の前記 DZA変換回路と、この DZA変換回路の出力電流を受けてこれにより駆動されて有機 EL素子を電流駆動する電流源とを備える有機 EL駆動回路。

[18] 請求項 15または 16項記載の有機 EL駆動回路を有する有機 EL表示装置。