JP4485030B2 - D/a変換回路、半導体装置、及び電子機器 - Google Patents
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Description
【発明の属する技術分野】
本願発明は、D/A変換(デジタル/アナログ変換)回路(DAC)に関する。特に、半導体装置の駆動回路に用いられるDACに関する。また、このDACを用いた半導体装置に関する。
【0002】
【従来の技術】
最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ(TFT)を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型液晶表示装置の需要が高まってきたことによる。
【0003】
アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれ画素TFTが配置され、各画素TFTに接続された画素電極に出入りする電荷を画素TFTのスイッチング機能により制御するものである。
【0004】
その中でも、表示装置の高精細化、高画質化に伴い、高速駆動が可能なデジタル駆動方式のアクティブマトリクス型液晶表示装置が注目されてきている。
【0005】
【発明が解決しようとする課題】
デジタル駆動方式のアクティブマトリクス型液晶表示装置には、外部から入力されるデジタル信号(デジタル信号)をアナログ信号(階調電圧)に変換するD/A変換回路(DAC)が必要である。D/A変換回路には、様々な種類のものが存在するが、ここで、アクティブマトリクス型液晶表示装置に用いられているDACの例を示す。
【0006】
図15を参照する。図15には、従来のDACの一例が示されている。図15に示す従来のDACは、nビットのデジタル信号(D0〜Dn-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2n-1C)と、リセットスイッチSWRとを有している。また、この従来のDACには、電源H、電源Lが接続されている。また、DACから出力されるアナログ信号の電位Voutはソース信号線(出力線)に与えられる。
【0007】
スイッチ(SW0〜SWn-1)は、それぞれ、印加されるデジタル信号(D0〜Dn-1)が0(Lo)の時、電源Lに接続され、印加されるデジタル信号(D0〜Dn-1)が1(Hi)の時、電源Hに接続されるようになっている。
【0008】
この従来のDACの動作を順を追って説明する。この従来のDACの動作は、リセット期間TRと書き込み期間TEとに分けて説明される。
【0009】
まず、リセット期間TR中、リセットスイッチSWRが閉じ、かつデジタル信号の全ビット(D0〜Dn-1)が0(Lo)となり、全てのスイッチ(SW0〜SWn-1)が電源Lに接続される。この状態における、この従来のDACの等価回路図を図16(A)に示す。
【0010】
リセット期間TR終了直後、デジタル信号の全ビット(D0〜Dn-1)は0(Lo)である。リセット期間TR終了後、書き込み期間TEが始まり、0(Lo)または1(Hi)の任意のビット情報を有するデジタル信号(D0〜Dn-1)が、スイッチ(SW0〜SWn-1)を制御する。そして、各ビット情報に応じた電荷が充放電され、その後定常状態になる。この時の等価回路図を図16(B)に示す。
【0011】
上述したリセット期間TRと書き込み期間TEとの動作を繰り返すことで、デジタル信号をアナログ信号に変換することが可能である。
【0012】
近年、アクティブマトリクス型液晶表示装置が有する液晶パネルは、その薄型、軽量化が求められると同時に、高精細化、高画質化、及び高輝度化も要求されている。そのためD/A変換回路の面積を小さく抑えることが望まれている。
【0013】
しかし上述したようなD/A変換回路を有する駆動回路は、nビットのデジタル信号をアナログ信号に変換するために、n個のスイッチと、n個の容量、また1つのリセットスイッチを有する必要がある。そのため面積を抑えることが難しく、半導体装置、特にアクティブマトリクス型液晶表示装置の小型化を妨げる原因の一つとなっている。
【0014】
また、半導体装置の高精細化のためには、画素数の増加、つまりはソース信号線の数の増加が必要となってくる。しかし、上述したように、ソース信号線の数が増加すると、D/A変換回路の数も増加することになり、駆動回路の面積は増大し、高精細化への妨げとなる。
【0015】
上述した理由により、面積の小さいD/A変換回路が求められていた。
【0016】
【課題を解決するための手段】
そこで、本願発明は、上述の問題に鑑みてなされたものであり、面積を小さく抑えることができるD/A変換回路を提供することにある。以下に本願発明のDACについて説明する。
【0017】
本願発明は、2nビットのデジタル信号をアナログ信号に変換するDACであって、2nビットのデジタル信号を上位nビット、下位ビットnに分割し、上位nビットをDACに入力した後に、下位nビットをDACに入力することを特徴とする。上位nビットのデジタル信号をDACに入力することで、容量値が2n-1C(Cは定数)で表されるn個の容量が有する一方の電極が、それぞれ電源Lまたは電源Hに接続される。そしてn個の容量が有するもう一方の電極と接続されているソース信号線に、DACから上位ビット情報によるアナログ信号の電位Vout1が与えられる。続いて下位nビットのデジタル信号をDACに入力にすることで、前記n個の容量が有する一方の電極がそれぞれ電源Lまたは電源Hに接続される。そしてn個の容量が有するもう一方の電極と、容量値が一定であるカップリング容量CKを間に介して接続されたソース信号線に、DACからの下位ビット情報によるアナログ信号の電位Vout2が与えられる。
【0018】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。
【0019】
なおカップリング容量CKの有する容量値は、デジタル信号のビット情報を変化させることによってDACから出力されるアナログ信号が線形に変化するように、設計者が適宜設定することができる。
【0020】
本願発明は上記構成を有することで、2nビットのデジタル信号を、n個の容量と1個のカップリング容量CKとを用いたDACで、アナログ信号に変換することが可能になった。よってDACの大きさを従来のDACの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、D/A変換回路の数が増加しても、本願発明ではD/A変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のDACを用いた場合と比較して抑えることができる。
【0021】
なお、本願発明のDACは、アクティブマトリクス型液晶表示装置だけに限定されず、例えばEL(エレクトロルミネッセンス)素子を有する表示装置にも用いることが可能である。
【0022】
以下に本願発明のDACの構成について説明する。
【0023】
本願発明によって、2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位nビットはそれぞれn個のスイッチを制御して前記n個の容量への電荷の充放電を制御し、前記n個の容量は出力線に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位nビットはそれぞれ前記n個のスイッチを制御して前記n個の容量への電荷の充放電を制御し、前記n個の容量は間にカップリング容量を介して前記出力線に接続されていることを特徴とするD/A変換回路が提供される。
【0024】
本願発明によって、2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
第1の期間において、前記n個の容量が各々有する2つの電極のうち、一方の電極は第1の電源に、もう一方の電極は第3の電源に接続され、
第2の期間において、前記デジタル信号の上位nビットがそれぞれn個のスイッチを制御し、前記一方の電極と前記第1の電源または第2の電源とが接続され、前記もう一方の電極は出力線に接続され、
第3の期間において、前記一方の電極が第1の電源に接続され、前記もう一方の電極がフローティングとなり、
第4の期間において、前記デジタル信号の下位nビットはそれぞれn個のスイッチを制御して前記一方の電極と第1の電源または第2の電源とが接続され、前記もう一方の電極は出力線に接続されていることを特徴とするD/A変換回路が提供される。
【0025】
本願発明によって、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路を有しており、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位nビットはそれぞれn個のスイッチを制御して前記n個の容量への電荷の充放電を制御し、前記n個の容量は出力線に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位nビットはそれぞれ前記n個のスイッチを制御して前記n個の容量への電荷の充放電を制御し、前記n個の容量は間にカップリング容量を介して前記出力線に接続されていることを特徴とする半導体装置を提供される。
【0026】
本願発明によって、ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路を有しており、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
第1の期間において、前記n個の容量が各々有する2つの電極のうち、一方の電極は第1の電源に、もう一方の電極は第3の電源に接続され、
第2の期間において、前記デジタル信号の上位nビットがそれぞれn個のスイッチを制御し、前記一方の電極と前記第1の電源または第2の電源とが接続され、前記もう一方の電極は出力線に接続され、
第3の期間において、前記一方の電極が第1の電源に接続され、前記もう一方の電極がフローティングとなり、
第4の期間において、前記デジタル信号の下位nビットはそれぞれn個のスイッチを制御して前記一方の電極と第1の電源または第2の電源とが接続され、前記もう一方の電極は出力線に接続されていることを特徴とする半導体装置を提供される。
【0027】
前記第1の電源の電源電位VLは、前記第2の電源の電源電位VHよりも低くても良い。
【0028】
前記スイッチは薄膜トランジスタを有していても良い。
【0029】
前記D/A変換回路を有するリアプロジェクター、フロントプロジェクター、ゴーグル型ディスプレイ、モバイルコンピュータ、ノートブック型パーソナルコンピュータ、ビデオカメラ、DVDプレーヤーまたはゲーム機が提供される。
【0030】
【発明の実施の形態】
【0031】
以下に本願発明のDACをある実施の形態に基づいて説明する。なお、本願発明のDACは、以下の実施の形態に限定されるわけではない。
【0032】
本願発明のDACの回路図を図1に示す。図1に示す本願発明のDACは、2nビット(D0〜D2n-1)のデジタル信号を扱うことができる。
【0033】
なおデジタル信号は、D0をLSB(最下位ビット)とし、D2n-1をMSB(最上位ビット)とする。本明細書では2nビットのデジタル信号を、上位nビット(Dn〜D2n-1)と下位nビット(D0〜Dn-1)とに分割して考える。デジタル信号(D0〜D2n-1)の値は、HiまたはLoのいずれか一方である。
【0034】
図1に示す様に本願発明のDACは、2nビットのデジタル信号(D0〜D2n-1)の各ビットが制御するn個のスイッチ(SW0〜SWn-1)と、各スイッチ(SW0〜SWn-1)に接続された容量(C、2C、…、2n-1C)と、リセットスイッチSWa、選択スイッチSWb1、SWb2と、カップリング容量CKを有している。なおCは単位容量を表しており、定数である。
【0035】
スイッチ(SW0〜SWn-1)は、それぞれ、入力されるデジタル信号(D0〜D2n-1)が0(Lo)の時、電源VLと容量(C、2C、…、2n-1C)とを接続し、入力デジタル信号(D0〜D2n-1)が1(Hi)の時、電源VHと容量(C、2C、…、2n-1C)とを接続する。説明の都合上Hiのときデジタル信号の値を1、Loのときデジタル信号の値を0と定義する。
【0036】
リセットスイッチSWaに入力されるリセット信号(Res)によって、電源Mから容量(C、2C、…、2n-1C)への電荷の充電が制御される。
【0037】
選択スイッチSWb1、SWb2それぞれに入力される書き込み選択信号1、2(Sel1、Sel2)によって、容量(C、2C、…、2n-1C)とソース信号線とを直接接続するか、または前記容量とソース信号線との間にカップリング容量CKを直列に接続するかが選択される。
【0038】
SWb1には書き込み選択信号1(Sel1)が、SWb2には書き込み選択信号2(Sel2)が入力される。SWaにはリセット信号(Res)が入力される。選択信号1(Sel1)、選択信号2(Sel2)、リセット信号(Res)がそれぞれHi(1)のときは、SWb1、SWb2、SWaはそれぞれオンになる。逆に選択信号1(Sel1)、選択信号2(Sel2)、リセット信号(Res)がそれぞれLo(0)のときは、SWb1、SWb2、SWaはそれぞれオフになる。
【0039】
本願発明のDACには、電源L(第1の電源)、電源H(第2の電源)、リセット電源M(第3の電源)が接続されている。本明細書では、電源Hの電源電圧をVH、電源Lの電源電圧をVL、リセット電源Mの電源電圧をVMと定義する。なお、VH>VLの場合と、VH<VLの場合とでは、DACから逆相のアナログ信号が出力される。なお、ここでは、VH>VLの場合の出力を正相とし、VH<VLの場合の出力を反転相とする。
【0040】
本願発明のDACの動作は、容量に保持された電荷をリセットするリセット期間と、上位nビットのデジタル信号をスイッチに入力する上位ビット書き込み期間(Phase1)と、Phase1において電源Hまたは電源Lに接続されていた容量の一方の電極の電位を電源電位VLにするソフトリセット期間と、下位nビットのデジタル信号をスイッチに入力する下位ビット書き込み期間(Phase2)とからなっている。
【0041】
リセット期間における本願発明DACの回路図を図2に示す。また図2に示す本願発明のDACの等価回路図を図6(A)に示す。リセット期間において、スイッチ(SW0〜SWn-1)には全て0(Lo)の信号が入力される。その結果、n個のスイッチ(SW0〜SWn-1)によって、容量(C、2C、…、2n-1C)の一方の電極は電源Lと接続され、電源電圧VLが印加される。図6(A)において、容量CTは電源電圧VLを印加された容量(C、2C、…、2n-1C)の合成容量を表している。
【0042】
そしてSWb1にはHi(1)の書き込み選択信号1(Sel1)が入力されオンとなり、SWb2にはLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはHi(1)のリセット信号(Res)が入力されオンとなる。その結果、容量(C、2C、…、2n-1C)のもう一方の電極は、電源Mと接続され電源電圧VMが印加される。
【0043】
上位ビット書き込み期間(Phase1)における本願発明DACの回路図を図3に示す。また図3に示す本願発明のDACの等価回路図を図6(B)に示す。
【0044】
リセット期間終了後、上位ビット書き込み期間(Phase1)において、デジタル信号の上位nビット(Dn〜D2n-1)はそれぞれ1または0の任意のビット情報を有している。デジタル信号の上位nビット(Dn〜D2n-1)はそれぞれn個のスイッチ(SW0〜SWn-1)に入力される。その結果、n個のスイッチ(SW0〜SWn-1)によって、容量(C、2C、…、2n-1C)の一方の電極は、電源Lまたは電源Hと接続され、電源電圧VLまたはVHが印加される。図6(B)において、容量CT11は電源電圧VLが印加された全ての容量の合成容量であり、容量CT12は電源電圧VHが印加された全ての容量の合成容量を表している。
【0045】
選択スイッチSWb1はHi(1)の書き込み選択信号1(Sel1)が入力されオンとなり、SWb2はLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、…、2n-1C)のもう一方の電極とソース信号線とが接続され、上位ビット情報によるアナログ信号Vout1がDACからソース信号線に入力される。
【0046】
ソフトリセット期間における本願発明DACの回路図を図4に示す。また図4に示す本願発明のDACの等価回路図を図6(C)に示す。上位ビット書き込み期間終了後、ソフトリセット期間において、スイッチ(SW0〜SWn-1)には全て0(Lo)の信号が入力される。そしてn個のスイッチ(SW0〜SWn-1)によって容量(C、2C、…、2n-1C)の一方の電極は、電源Lと接続され電源電圧VLが印加される。図6(C)において、容量CTは電源電圧VLに印加された容量(C、2C、…、2n-1C)の合成容量を表している。
【0047】
そしてSWb1はLo(0)の書き込み選択信号1(Sel1)が入力されオフとなり、SWb2はLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、…、2n-1C)のもう一方の電極は全ての電源に接続されていない状態(フローティング)となり、ソース信号線は、Phase1においてDACから入力された上位ビット情報によるアナログ信号の電位Vout1に保たれる。
【0048】
ソフトリセット期間終了後の、下位ビット書き込み期間(Phase2)における本願発明DACの回路図を図5に示す。また図5に示す本願発明のDACの等価回路図を図6(D)に示す。ソフトリセット期間終了後、下位ビット書き込み期間では、デジタル信号の下位nビット(D0〜Dn-1)はそれぞれ1または0の任意のビット情報を有している。デジタル信号の下位nビット(D0〜Dn-1)がそれぞれn個のスイッチ(SW0〜SWn-1)に入力される。そしてn個のスイッチ(SW0〜SWn-1)が制御され、容量(C、2C、…、2n-1C)の一方の電極は、それぞれ電源Lまたは電源Hに接続され、電源電圧VLまたはVHが印加される。図6(D)において、容量CT21は電源電圧VLに印加された全ての容量の合成容量であり、容量CT22は電源電圧VHに印加された全ての容量の合成容量を表している。
【0049】
選択スイッチSWb1はLo(0)の書き込み選択信号1(Sel1)が入力されオフとなり、SWb2はHi(1)の書き込み選択信号2(Sel2)が入力されオンとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、…、2n-1C)のもう一方の電極とカップリング容量CKの一方の電極とが接続される。そしてカップリング容量CKのもう一方の電極とソース信号線とが接続され、下位ビット情報によるアナログ信号Vout2がDACからソース信号線へ出力される。
【0050】
下位ビット書き込み期間終了までを1つのアナログ信号出力期間とする。1つのアナログ信号出力期間が終了すると、DACは再びリセット期間となって上述した動作を繰り返す。
【0051】
上記動作におけるn個のスイッチ(SW0〜SWn-1)に入力されるデジタル信号(D0〜D2n-1)と、リセットスイッチSWaに入力されるリセット信号(Res)と、選択スイッチSWb1、SWb2にそれぞれ入力される書き込み選択信号1(Sel1)書き込み選択信号2(Sel2)のタイミングチャートを図7に示す。
【0052】
リセット期間において、ResはHiであってリセットスイッチSWaはオンになっている。そしてSel1、Sel2、D0〜D2n-1は全てLoであり、選択スイッチSWb1、SWb2、n個のスイッチ(SW0〜SWn-1)は全てオフとなっている。
【0053】
上位ビット書き込み期間において、Res、Sel2はLoであって、リセットスイッチSWa、選択スイッチSWb2はオフになっている。そしてSel1はHiであり、選択スイッチSWb1はオンになっている。D0〜D2n-1はそれぞれLoまたはHiであり、対応するn個のスイッチ(SW0〜SWn-1)はオフまたはオンとなっている。
【0054】
ソフトリセット期間において、Res、Sel1、Sel2、D0〜D2n-1は全てLoであり、リセットスイッチSWa、選択スイッチSWb1、SWb2、n個のスイッチ(SW0〜SWn-1)は全てオフとなっている。
【0055】
下位ビット書き込み期間において、Res、Sel1はLoであって、リセットスイッチSWa、選択スイッチSWb1はオフになっている。そしてSel2はHiであり、選択スイッチSWb2はオンになっている。D0〜D2n-1はそれぞれLoまたはHiであり、対応するn個のスイッチ(SW0〜SWn-1)はオフまたはオンとなっている。
【0056】
なお下位ビット書き込み期間において、選択スイッチSWb1がオフ、選択スイッチSWb2がオンになってから、n個のスイッチ(SW0〜SWn-1)にそれぞれデジタル信号(D0〜D2n-1)を入力し、容量(C、2C、…、2n-1C)への電荷の充電の際に生じるノイズがソース信号線に伝わらないようにしてもよい。
【0057】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。よって2nビットのデジタル信号をアナログ信号に変換することができる。
【0058】
本願発明では、DACから出力されるアナログ信号VoutはVHとVLとの差によってその振幅を決定することができ、VHとVLとの差が一定であれば、VH及びVLを共に小さくしても同じ電位Voutのアナログ信号が得られるので、電源電圧を低く抑えることができる。
【0059】
本願発明は上記構成を有することで、2nビットのデジタル信号を、n個の容量と1個のカップリング容量CKとを用いたDACで、アナログ信号に変換することが可能になった。よってDACの大きさを従来のDACの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、D/A変換回路の数が増加しても、本願発明ではD/A変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のDACを用いた場合と比較して抑えることができる。
【0060】
【実施例】
以下に、本願発明のDACの実施例について説明する。なお、本願発明のDACの具体的な構成は、以下の実施例の構成に限定されるわけではない。
【0061】
(実施例1)
本実施例では8ビットのデジタル信号をアナログ信号に変換するDACについて説明する。
【0062】
本願発明のDACの回路図を図8に示す。図8に示す本願発明のDACは、8ビット(D0〜D7)のデジタル信号を扱うことができる。
【0063】
図8に示す様に本願発明のDACは、8ビットのデジタル信号(D0〜D7)の各ビットが制御する4個のスイッチ(SW0〜SW3)と、各スイッチ(SW0〜SW3)に接続された容量(C、2C、22C、23C)と、リセットスイッチSWa、選択スイッチSWb1、SWb2と、カップリング容量CK(容量値C)を有している。なおCは単位容量を表しており、定数である。
【0064】
スイッチ(SW0〜SW3)は、それぞれ、入力されるデジタル信号(D0〜D7)が0(Lo)の時、電源VLと容量(C、2C、22C、23C)とを接続し、デジタル信号(D0〜D7)が1(Hi)の時、電源VHと容量(C、2C、22C、23C)とを接続する。説明の都合上Hiのときデジタル信号の値を1、Loのときデジタル信号の値を0と定義する。
【0065】
リセットスイッチSWaに入力されるリセット信号(Res)によって、電源Mから容量(C、2C、22C、23C)への電荷の充電が制御される。
【0066】
選択スイッチSWb1、SWb2それぞれに入力される書き込み選択信号1、2(Sel1、Sel2)によって、容量(C、2C、22C、23C)とソース信号線とを直接接続するか、または間にカップリング容量CKを直列に接続するかが選択される。
【0067】
SWb1には書き込み選択信号1(Sel1)が、SWb2には書き込み選択信号2(Sel2)が入力される。SWaにはリセット信号(Res)が入力される。選択信号1(Sel1)、選択信号2(Sel2)、リセット信号(Res)がそれぞれHi(1)のときは、SWb1、SWb2、SWaはそれぞれオンになる。逆に選択信号1(Sel1)、選択信号2(Sel2)、リセット信号(Res)がそれぞれLo(0)のときは、SWb1、SWb2、SWaはそれぞれオフになる。
【0068】
なおデジタル信号は、D0をLSB(最下位ビット)とし、D7をMSB(最上位ビット)とする。本明細書では8ビットのデジタル信号を、上位4ビット(D0〜D3)と下位nビット(D4〜D7)とに分割して考える。デジタル信号(D0〜D7)の値は、HiまたはLoのいずれかである。
【0069】
本願発明のDACには、電源H、電源L、リセット電源Mが接続されている。本明細書では、電源Hの電源電圧をVH、電源Lの電源電圧をVL、リセット電源Mの電源電圧をVMと定義する。なお、VH>VLの場合と、VH<VLの場合とでは、DACから逆相のアナログ信号が出力される。なお、ここでは、VH>VLの場合の出力を正相とし、VH<VLの場合の出力を反転相とする。
【0070】
本願発明のDACの動作は、容量に保持された電荷をリセットするリセット期間と、上位4ビットのデジタル信号をスイッチに入力する上位ビット書き込み期間(Phase1)と、Phase1において電源Hまたは電源Lに接続されていた容量の一方の電極の電位を電源電位VLにするソフトリセット期間と、下位4ビットのデジタル信号をスイッチに入力する下位ビット書き込み期間(Phase2)とからなっている。
【0071】
リセット期間において、スイッチ(SW0〜SW3)には全て0(Lo)の信号が印加される。その結果、4個のスイッチ(SW0〜SW3)によって、容量(C、2C、22C、23C)の一方の電極は、電源Lと接続され電源電圧VLが印加される。
【0072】
そしてSWb1にはHi(1)の書き込み選択信号1(Sel1)が入力されオンとなり、SWb2にはLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはHi(1)のリセット信号(Res)が入力されオンとなる。その結果、容量(C、2C、22C、23C)のもう一方の電極は、電源Mと接続され電源電圧VMが印加される。
【0073】
リセット期間終了後、上位ビット書き込み期間(Phase1)において、デジタル信号の上位4ビット(D4〜D7)はそれぞれ1または0の任意のビット情報を有している。デジタル信号の上位nビット(D4〜D7)はそれぞれn個のスイッチ(SW0〜SW3)に入力される。その結果、4個のスイッチ(SW0〜SW3)によって、容量(C、2C、22C、23C)の一方の電極は、電源Lまたは電源Hと接続され、電源電圧VLまたはVHが印加される。
【0074】
選択スイッチSWb1はHi(1)の書き込み選択信号1(Sel1)が入力されオンとなり、SWb2はLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、22C、23C)のもう一方の電極とソース信号線とが接続され、上位ビット情報によるアナログ信号Vout1がDACからソース信号線に入力される。
【0075】
上位ビット書き込み期間終了後、ソフトリセット期間において、スイッチ(SW0〜SW3)には全て0(Lo)の信号が印加される。そして4個のスイッチ(SW0〜SW3)によって容量(C、2C、22C、23C)の一方の電極は、電源Lと接続され電源電圧VLが印加される。
【0076】
そしてSWb1はLo(0)の書き込み選択信号1(Sel1)が入力されオフとなり、SWb2はLo(0)の書き込み選択信号2(Sel2)が入力されオフとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、22C、23C)のもう一方の電極は全ての電源に接続されていない状態(フローティング)となり、ソース信号線は、Phase1においてDACから入力された上位ビット情報によるアナログ信号の電位Vout1に保たれる。
【0077】
ソフトリセット期間終了後、下位ビット書き込み期間では、デジタル信号の下位4ビット(D0〜D3)はそれぞれ1または0の任意のビット情報を有している。デジタル信号の下位4ビット(D0〜D3)がそれぞれ4個のスイッチ(SW0〜SW3)に入力される。そして4個のスイッチ(SW0〜SW3)が制御され、容量(C、2C、22C、23C)の一方の電極は、それぞれ電源Lまたは電源Hに接続され、電源電圧VLまたはVHが印加される。
【0078】
選択スイッチSWb1はLo(0)の書き込み選択信号1(Sel1)が入力されオフとなり、SWb2はHi(1)の書き込み選択信号2(Sel2)が入力されオンとなり、SWaはLo(0)のリセット信号(Res)が入力されオフとなる。その結果、容量(C、2C、22C、23C)のもう一方の電極とカップリング容量CKの一方の電極とが接続される。そしてカップリング容量CKのもう一方の電極とソース信号線とが接続され、下位ビット情報によるアナログ信号Vout2がDACからソース信号線へ出力される。
【0079】
下位ビット書き込み期間終了後、再びリセット期間となり、DACは上述した動作を繰り返す。
【0080】
このように、ソース信号線に上位ビット情報によるアナログ信号を書き込んだ後、さらに下位ビット情報によるアナログ信号を書き込むことで、上位ビット情報によるアナログ信号と下位ビット情報によるアナログ信号とを合わせてアナログ信号としてソース信号線に入力することができる。よって8ビットのデジタル信号をアナログ信号に変換することができる。
【0081】
本願発明では、DACから出力されるアナログ信号VoutはVHとVLとの差によってその振幅を決定することができ、VHとVLとの差が一定であれば、VH及びVLを共に小さくしても同じ電位Voutのアナログ信号が得られるので、電源電圧を低く抑えることができる。
【0082】
本願発明は上記構成を有することで、8ビットのデジタル信号を、4個の容量と1個のカップリング容量CKとを用いたDACで、アナログ信号に変換することが可能になった。よってDACの大きさを従来のDACの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、D/A変換回路の数が増加しても、本願発明ではD/A変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のDACを用いた場合と比較して抑えることができる。
【0083】
(実施例2)
図9は、本実施例のアクティブマトリクス型液晶表示装置の概略ブロック図である。501はソース信号線駆動回路Aであり、502はソース信号線駆動回路Bである。503はゲート信号線駆動回路である。504は画素部である。505はデジタル信号分割回路(SPC;Serial-to-Parallel Conversion Circuit)である。
【0084】
ソース信号線駆動回路A501は、シフトレジスタ回路(128ステージ×2のシフトレジスタ回路)501−1、ラッチ回路1(512×8デジタルラッチ回路)501−2、ラッチ回路2(512×8デジタルラッチ回路)501−3、セレクタ回路1(128のセレクタ回路)501−4、D/A変換回路(128のDAC)501−5、セレクタ回路2(128のセレクタ回路)501−6を有している。その他、バッファ回路やレベルシフタ回路(いずれも図示せず)を有している。また、説明の便宜上、DAC501−5にはレベルシフタ回路が含まれている。
【0085】
ソース信号線駆動回路B502は、ソース信号線駆動回路A501と同じ構成を有する。なお、ソース信号線側駆動回路A501は、奇数番目のソース信号線に映像信号(階調電圧信号)を供給し、ソース信号線側駆動回路B502は、偶数番目のソース信号線に映像信号を供給するようになっている。
【0086】
なお、本実施例のアクティブマトリクス型液晶表示装置においては、回路レイアウトの都合上、画素部の上下を挟むように2つのソース信号線駆動回路Aおよびソース信号線駆動回路Bを設けたが、回路レイアウト上、可能であれば、ソース信号線駆動回路を1つだけ設けるようにしても良い。
【0087】
また、503はゲート信号線駆動回路であり、シフトレジスタ回路、バッファ回路、レベルシフタ回路等(いずれも図示せず)を有している。
【0088】
画素部504は、1024×768(横×縦)の画素を有している。各画素には画素TFTが配置されており、各画素TFTのソース領域にはソース信号線が、ゲート電極にはゲート信号線が電気的に接続されている。また、各画素TFTのドレイン領域には画素電極が電気的に接続されている。各画素TFTは、各画素TFTに電気的に接続された画素電極への映像信号(アナログ信号)の供給を制御している。各画素電極に映像信号(アナログ信号)が供給され、各画素電極と対向電極との間に挟まれた液晶に電圧が印加され液晶が駆動される。
【0089】
ここで、本実施例のアクティブマトリクス型液晶表示装置の動作および信号の流れを説明する。
【0090】
まず、ソース信号線側駆動回路A501の動作を説明する。シフトレジスタ回路501−1にクロック信号(CK)およびスタートパルス(SP)が入力される。シフトレジスタ回路501−1は、これらのクロック信号(CK)およびスタートパルス(SP)に基づきタイミング信号を順に発生させ、バッファ回路等(図示せず)を通して後段の回路へタイミング信号を順次供給する。
【0091】
シフトレジスタ回路501−1からのタイミング信号は、バッファ回路等によってバッファされる。タイミング信号が供給されるソース信号線には、多くの回路あるいは素子が接続されているために負荷容量(寄生容量)が大きい。この負荷容量が大きいために生ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、このバッファ回路が設けられる。
【0092】
バッファ回路によってバッファされたタイミング信号は、ラッチ回路1(501−2)に供給される。ラッチ回路1(501−2)は、8ビットデジタル信号(8bit digital signal)を処理するラッチ回路を512ステージ有してる。ラッチ回路1(501−2)は、前記タイミング信号が入力されると、デジタル信号分割回路から供給される8ビットデジタル信号を順次取り込み、保持する。
【0093】
ラッチ回路1(501−2)の全てのステージにラッチ回路にデジタル信号の書き込みが一通り終了するまでの時間は、ライン期間と呼ばれる。すなわち、ラッチ回路1(501−2)の中で一番左側のステージのラッチ回路にデジタル信号の書き込みが開始される時点から、一番右側のステージのラッチ回路にデジタル信号の書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間と呼ぶこともある。
【0094】
1ライン期間の終了後、シフトレジスタ回路501−1の動作タイミングに合わせて、ラッチ回路2(501−3)にラッチシグナル(Latch Signal)が供給される。この瞬間、ラッチ回路1(501−2)に書き込まれ保持されているデジタル信号は、ラッチ回路2(501−3)に一斉に送出され、ラッチ回路2(501−3)の全ステージのラッチ回路に書き込まれ、保持される。
【0095】
デジタル信号をラッチ回路2(501−3)に送出し終えたラッチ回路1(501−2)には、シフトレジスタ回路501−1からのタイミング信号に基づき、再びデジタル信号分割回路から供給されるデジタル信号の書き込みが順次行われる。
【0096】
この2順目の1ライン期間中には、ラッチ回路2(501−3)に書き込まれ、保持されているデジタル信号が、セレクタ回路1(501−4)によって順次選択され、D/A変換回路(DAC)501−5に供給される。なお本実施例では、セレクタ回路1(501−4)においては、1つのセレクタ回路がソース信号線4本に対応している。
【0097】
なお、本実施例において、セレクタ回路は、本出願人による特許出願である特願平9−286098号に記載されているものを用いることもできる。
【0098】
本実施例のセレクタ回路501−4においては、ソース信号線4本毎に一つのセレクタ回路が設けられている。また、1ライン走査期間の1/4づつ、対応するソース信号線にラッチ回路2(501−3)から供給される8ビットデジタル信号が選択される。
【0099】
セレクタ回路501−4で選択された8ビットデジタル信号がDAC501−5に供給される。ここで、本実施例に用いられる本願発明のDACは、実施例1にて開示したDACを用いることができる。
【0100】
DAC501−5は、8ビットのデジタル信号をアナログ信号(階調電圧)に変換し、セレクタ回路2(501−6)によって選択されるソース信号線に順次供給される。本実施例のDACの動作は、上述の実施例1の動作に従っている。
【0101】
ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素部の画素TFTのソース領域に供給される。
【0102】
502はソース信号線駆動回路Bであり、その構成はソース信号線駆動回路A501と同じである。ソース信号線駆動回路B502は、偶数番目のソース信号線にアナログ信号を供給する。
【0103】
ゲート信号線駆動回路503においては、シフトレジスタ(図示せず)からのタイミング信号がバッファ回路(図示せず)に供給され、対応するゲート信号線(走査線)に供給される。ゲート信号線には、1ライン分の画素TFTのゲート電極が接続されており、1ライン分全ての画素TFTを同時にONにしなくてはならないので、バッファ回路には電流容量の大きなものが用いられる。
【0104】
このように、ゲート信号線駆動回路からの走査信号によって対応する画素TFTのスイッチングが行われ、ソース信号線駆動回路からのアナログ信号(階調電圧)が画素TFTに供給され、液晶分子が駆動される。
【0105】
505はデジタル信号分割回路(SPC;Serial-to-Parallel Conversion Circuit)である。デジタル信号分割回路110は、外部から入力されるデジタル信号の周波数を1/mに落とすための回路である。外部から入力されるデジタル信号を分割することにより、駆動回路の動作に必要な信号の周波数も1/mに落とすことができる。
【0106】
本実施例では、デジタル信号分割回路505には、外部から80MHzの8ビットデジタル信号が入力される。デジタル信号分割回路505は、外部から入力される80MHzの8ビットデジタル信号をシリアル−パラレル変換し、10MHzのデジタル信号をソース信号線駆動回路に供給する。
【0107】
なお、本実施例のデジタル信号分割回路505には、80MHzのデジタル信号の他、40MHzのクロック(CK)およびリセットパルスResが外部から入力される。本実施例のデジタル信号分割回路505は、入力されるデジタル信号の周波数の半分の周波数のクロック信号しか必要としない。よって、従来のものと比較して、本実施例のデジタル信号分割回路505は安定性および信頼性が高い。
【0108】
(実施例3)
ここでは本願発明のDACを用いたアクティブマトリクス型液晶表示装置について、画素部の画素TFTと、画素部の周辺に設けられる駆動回路(ソース信号線駆動回路、ゲート信号線駆動回路、D/A変換回路、デジタル信号時間階調処理回路等)のTFTを同一基板上に作製する方法について工程に従って詳細に説明する。但し、説明を簡単にするために、制御回路ではシフトレジスタ回路、バッファ回路、D/A変換回路などの基本回路であるCMOS回路と、nチャネル型TFTとを図示することにする。
【0109】
図10(A)において、基板(アクティブマトリクス基板)6001には低アルカリガラス基板や石英基板を用いることができる。本願発明ではスマートカット、SIMOX、ELTRAN等のSOI基板を用いても良い。本実施例では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも10〜20℃程度低い温度であらかじめ熱処理しておいても良い。この基板6001のTFTを形成する表面には、基板6001からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜6002を形成する。例えば、プラズマCVD法でSiH4、NH3、N2Oから作製される酸化窒化シリコン膜を100nm、同様にSiH4、N2Oから作製される酸化窒化シリコン膜を200nmの厚さに積層形成する。
【0110】
次に、20〜150nm(好ましくは30〜80nm)の厚さで非晶質構造を有する半導体膜6003aを、プラズマCVD法やスパッタ法などの公知の方法で形成する。本実施例では、プラズマCVD法で非晶質シリコン膜を55nmの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜があり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。また、下地膜6002と非晶質シリコン膜6003aとは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するTFTの特性バラツキやしきい値電圧の変動を低減させることができる。(図10(A))
【0111】
そして、公知の結晶化技術を使用して非晶質シリコン膜6003aから結晶質シリコン膜6003bを形成する。例えば、レーザー結晶化法や熱結晶化法(固相成長法)を適用すれば良い。レーザー結晶化の際に、連続発光エキシマレーザーを用いても良い。ここでは、特開平7−130652号公報で開示された技術に従って、触媒元素を用いる結晶化法で結晶質シリコン膜6003bを形成した。結晶化の工程に先立って、非晶質シリコン膜の含有水素量にもよるが、400〜500℃で1時間程度の熱処理を行い、含有水素量を5atom%以下にしてから結晶化させることが望ましい。非晶質シリコン膜を結晶化させると原子の再配列が起こり緻密化するので、作製される結晶質シリコン膜の厚さは当初の非晶質シリコン膜の厚さ(本実施例では55nm)よりも1〜15%程度減少した。(図10(B))
【0112】
そして、結晶質シリコン膜6003bを島状に分割して、島状半導体層6004〜6007を形成する。その後、プラズマCVD法またはスパッタ法により50〜100nmの厚さの酸化シリコン膜によるマスク層6008を形成する。(図10(C))
【0113】
そしてレジストマスク6009を設け、nチャネル型TFTを形成する島状半導体層6005〜6007の全面にしきい値電圧を制御する目的で1×1016〜5×1017atoms/cm3程度の濃度でp型を付与する不純物元素としてボロン(B)を添加した。ボロン(B)の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。ここでのボロン(B)添加は必ずしも必要でないが、ボロン(B)を添加した半導体層6010〜6012はnチャネル型TFTのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。(図10(D))
【0114】
駆動回路のnチャネル型TFTのLDD領域を形成するために、n型を付与する不純物元素を島状半導体層6010、6011に選択的に添加する。そのため、あらかじめレジストマスク6013〜6016を形成した。n型を付与する不純物元素としては、リン(P)や砒素(As)を用いれば良く、ここではリン(P)を添加すべく、フォスフィン(PH3)を用いたイオンドープ法を適用した。形成された不純物領域6017、6018のリン(P)濃度は2×1016〜5×1019atoms/cm3の範囲とすれば良い。本明細書中では、ここで形成された不純物領域6017〜6019に含まれるn型を付与する不純物元素の濃度を(n-)と表す。また、不純物領域6019は、画素マトリクス回路の保持容量を形成するための半導体層であり、この領域にも同じ濃度でリン(P)を添加した。(図11(A))
【0115】
次に、マスク層6008をフッ酸などにより除去して、図10(D)と図11(A)で添加した不純物元素を活性化させる工程を行う。活性化は、窒素雰囲気中で500〜600℃で1〜4時間の熱処理や、レーザー活性化の方法により行うことができる。また、両者を併用して行っても良い。本実施例では、レーザー活性化の方法を用い、KrFエキシマレーザー光(波長248nm)を用い、線状ビームを形成して、発振周波数5〜50Hz、エネルギー密度100〜500mJ/cm2として線状ビームのオーバーラップ割合を80〜98%として走査して、島状半導体層が形成された基板全面を処理した。尚、レーザー光の照射条件には何ら限定される事項はなく、実施者が適宣決定すれば良い。また連続発光エキシマレーザーを用いて活性化を行っても良い。
【0116】
そして、ゲート絶縁膜6020をプラズマCVD法またはスパッタ法を用いて10〜150nmの厚さでシリコンを含む絶縁膜で形成する。例えば、120nmの厚さで酸化窒化シリコン膜を形成する。ゲート絶縁膜には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。(図11(B))
【0117】
次に、ゲート電極を形成するために第1の導電層を成膜する。この第1の導電層は単層で形成しても良いが、必要に応じて二層あるいは三層といった積層構造としても良い。本実施例では、導電性の窒化物金属膜から成る導電層(A)6021と金属膜から成る導電層(B)6022とを積層させた。導電層(B)6022はタンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜(代表的にはMo−W合金膜、Mo−Ta合金膜)で形成すれば良く、導電層(A)6021は窒化タンタル(TaN)、窒化タングステン(WN)、窒化チタン(TiN)膜、窒化モリブデン(MoN)で形成する。また、導電層(A)6021は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層(B)は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては30ppm以下とすると良かった。例えば、タングステン(W)は酸素濃度を30ppm以下とすることで20μΩcm以下の比抵抗値を実現することができた。
【0118】
導電層(A)6021は10〜50nm(好ましくは20〜30nm)とし、導電層(B)6022は200〜400nm(好ましくは250〜350nm)とすれば良い。本実施例では、導電層(A)6021に30nmの厚さの窒化タンタル膜を、導電層(B)6022には350nmのTa膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのArに適量のXeやKrを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。尚、図示しないが、導電層(A)6021の下に2〜20nm程度の厚さでリン(P)をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、導電層(A)または導電層(B)が微量に含有するアルカリ金属元素がゲート絶縁膜6020に拡散するのを防ぐことができる。(図11(C))
【0119】
次に、レジストマスク6023〜6027を形成し、導電層(A)6021と導電層(B)6022とを一括でエッチングしてゲート電極6028〜6031と容量配線6032を形成する。ゲート電極6028〜6031と容量配線6032は、導電層(A)から成る6028a〜6032aと、導電層(B)から成る6028b〜6032bとが一体として形成されている。この時、駆動回路に形成するゲート電極6029、6030は不純物領域6017、6018の一部と、ゲート絶縁膜6020を介して重なるように形成する。(図11(D))
【0120】
次いで、駆動回路のpチャネル型TFTのソース領域およびドレイン領域を形成するために、p型を付与する不純物元素を添加する工程を行う。ここでは、ゲート電極6028をマスクとして、自己整合的に不純物領域を形成する。このとき、nチャネル型TFTが形成される領域はレジストマスク6033で被覆しておく。そして、ジボラン(B2H6)を用いたイオンドープ法で不純物領域6034を形成した。この領域のボロン(B)濃度は3×1020〜3×1021atoms/cm3となるようにする。本明細書中では、ここで形成された不純物領域6034に含まれるp型を付与する不純物元素の濃度を(p+)と表す。(図12(A))
【0121】
次に、nチャネル型TFTにおいて、ソース領域またはドレイン領域として機能する不純物領域の形成を行った。レジストのマスク6035〜6037を形成し、n型を付与する不純物元素が添加して不純物領域6038〜6042を形成した。これは、フォスフィン(PH3)を用いたイオンドープ法で行い、この領域のリン(P)濃度を1×1020〜1×1021atoms/cm3とした。本明細書中では、ここで形成された不純物領域6038〜6042に含まれるn型を付与する不純物元素の濃度を(n+)と表す。(図12(B))
【0122】
不純物領域6038〜6042には、既に前工程で添加されたリン(P)またはボロン(B)が含まれているが、それに比して十分に高い濃度でリン(P)が添加されるので、前工程で添加されたリン(P)またはボロン(B)の影響は考えなくても良い。また、不純物領域6038に添加されたリン(P)濃度は図12(A)で添加されたボロン(B)濃度の1/2〜1/3なのでp型の導電性が確保され、TFTの特性に何ら影響を与えることはなかった。
【0123】
そして、画素マトリクス回路のnチャネル型TFTのLDD領域を形成するためのn型を付与する不純物添加の工程を行った。ここではゲート電極6031をマスクとして自己整合的にn型を付与する不純物元素をイオンドープ法で添加した。添加するリン(P)の濃度は1×1016〜5×1018atoms/cm3であり、図11(A)および図12(A)と図12(B)で添加する不純物元素の濃度よりも低濃度で添加することで、実質的には不純物領域6043、6044のみが形成される。本明細書中では、この不純物領域6043、6044に含まれるn型を付与する不純物元素の濃度を(n--)と表す。(図12(C))
【0124】
その後、それぞれの濃度で添加されたn型またはp型を付与する不純物元素を活性化するために熱処理工程を行う。この工程はファーネスアニール法、レーザーアニール法、またはラピッドサーマルアニール法(RTA法)で行うことができる。ここではファーネスアニール法で活性化工程を行った。熱処理は酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜800℃、代表的には500〜600℃で行うものであり、本実施例では550℃で4時間の熱処理を行った。また、基板6001に石英基板のような耐熱性を有するものを使用した場合には、800℃で1時間の熱処理としても良く、不純物元素の活性化と、該不純物元素が添加された不純物領域とチャネル形成領域との接合を良好に形成することができた。
【0125】
この熱処理において、ゲート電極6028〜6031と容量配線6032形成する金属膜6028b〜6032bは、表面から5〜80nmの厚さで導電層(C)6028c〜6032cが形成される。例えば、導電層(B)6028b〜6032bがタングステン(W)の場合には窒化タングステン(WN)が形成され、タンタル(Ta)の場合には窒化タンタル(TaN)を形成することができる。本願発明では、シリコン(Si)膜とWN膜とW膜とを積層したもの、W膜とSiを有するW膜とを積層したもの、W膜とSiを有するW膜とSiとを積層したもの、Moを有するWの膜、またはMoを有するTaの膜を用いてゲート電極としても良い。また、導電層(C)6028c〜6032cは、窒素またはアンモニアなどを用いた窒素を含むプラズマ雰囲気にゲート電極6028〜6031を晒しても同様に形成することができる。さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い、島状半導体層を水素化する工程を行った。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素、プラズマ化した水素を用いる)を行っても良い。
【0126】
島状半導体層が、非晶質シリコン膜から触媒元素を用いる結晶化の方法で作製された場合、島状半導体層中には微量の触媒元素が残留した。勿論、そのような状態でもTFTを完成させることが可能であるが、残留する触媒元素を少なくともチャネル形成領域から除去する方がより好ましかった。この触媒元素を除去する手段の一つにリン(P)によるゲッタリング作用を利用する手段があった。ゲッタリングに必要なリン(P)の濃度は図12(B)で形成した不純物領域(n+)と同程度であり、ここで実施される活性化工程の熱処理により、nチャネル型TFTおよびpチャネル型TFTのチャネル形成領域から触媒元素をゲッタリングをすることができた。(図12(D))
【0127】
活性化および水素化の工程が終了したら、ゲート配線とする第2の導電膜を形成する。この第2の導電膜は低抵抗材料であるアルミニウム(Al)や銅(Cu)を主成分とする導電層(D)と、にチタン(Ti)やタンタル(Ta)、タングステン(W)、モリブデン(Mo)から成る導電層(E)とで形成すると良い。本実施例では、チタン(Ti)を0.1〜2重量%含むアルミニウム(Al)膜を導電層(D)6045とし、チタン(Ti)膜を導電層(E)6046として形成した。導電層(D)6045は200〜400nm(好ましくは250〜350nm)とすれば良く、導電層(E)6046は50〜200(好ましくは100〜150nm)で形成すれば良い。(図13(A))
【0128】
そして、ゲート電極に接続するゲート配線を形成するために導電層(E)6046と導電層(D)6045とをエッチング処理して、ゲート配線6047、6048と容量配線6049を形成た。エッチング処理は最初にSiCl4とCl2とBCl3との混合ガスを用いたドライエッチング法で導電層(E)6046の表面から導電層(D)6045の途中まで除去し、その後リン酸系のエッチング溶液によるウエットエッチングで導電層(D)6045を除去することにより、下地との選択加工性を保ってゲート配線を形成することができた。
【0129】
第1の層間絶縁膜6050は500〜1500nmの厚さで酸化シリコン膜または酸化窒化シリコン膜で形成され、その後、それぞれの島状半導体層に形成されたソース領域またはドレイン領域に達するコンタクトホールを形成し、ソース配線6051〜6054と、ドレイン配線6055〜6058を形成する。図示していないが、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜300nm、Ti膜150nmをスパッタ法で連続して形成した3層構造の積層膜とした。
【0130】
次に、パッシベーション膜6059として、窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を50〜500nm(代表的には100〜300nm)の厚さで形成する。この状態で水素化処理を行うとTFTの特性向上に対して好ましい結果が得られた。例えば、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行うと良く、あるいはプラズマ水素化法を用いても同様の効果が得られた。なお、ここで後に画素電極とドレイン配線を接続するためのコンタクトホールを形成する位置において、パッシベーション膜6059に開口部を形成しておいても良い。(図13(C))
【0131】
その後、有機樹脂からなる第2の層間絶縁膜6060を1.0〜1.5μmの厚さに形成する。有機樹脂としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、BCB(ベンゾシクロブテン)等を使用することができる。ここでは、基板に塗布後、熱重合するタイプのポリイミドを用い、300℃で焼成して形成した。そして、第2の層間絶縁膜6060にドレイン配線6058に達するコンタクトホールを形成し、画素電極6061、6062を形成する。画素電極は、透過型液晶表示装置とする場合には透明導電膜を用いれば良く、反射型の液晶表示装置とする場合には金属膜を用いれば良い。本実施例では透過型の液晶表示装置とするために、酸化インジウム・スズ(ITO)膜を100nmの厚さにスパッタ法で形成した。(図14)
【0132】
こうして同一基板上に、駆動回路のTFTと画素部の画素TFTとを有した基板を完成させることができた。駆動回路にはpチャネル型TFT6101、第1のnチャネル型TFT6102、第2のnチャネル型TFT6103、画素部には画素TFT6104、保持容量6105が形成した。本明細書では便宜上このような基板をアクティブマトリクス基板と呼ぶ。
【0133】
駆動回路のpチャネル型TFT6101には、島状半導体層6004にチャネル形成領域6106、ソース領域6107a、6107b、ドレイン領域6108a,6108bを有している。第1のnチャネル型TFT6102には、島状半導体層6005にチャネル形成領域6109、ゲート電極6029と重なるLDD領域6110(以降、このようなLDD領域をLovと記す)、ソース領域6111、ドレイン領域6112を有している。このLov領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.0〜1.5μmとした。第2のnチャネル型TFT6103には、島状半導体層6006にチャネル形成領域6113、LDD領域6114,6115、ソース領域6116、ドレイン領域6117を有している。このLDD領域はLov領域とゲート電極6030と重ならないLDD領域(以降、このようなLDD領域をLoffと記す)とが形成され、このLoff領域のチャネル長方向の長さは0.3〜2.0μm、好ましくは0.5〜1.5μmである。画素TFT6104には、島状半導体層6007にチャネル形成領域6118、6119、Loff領域6120〜6123、ソースまたはドレイン領域6124〜6126を有している。Loff領域のチャネル長方向の長さは0.5〜3.0μm、好ましくは1.5〜2.5μmである。さらに、容量配線6032、6049と、ゲート絶縁膜6120と同じ材料から成る絶縁膜と、画素TFT6104のドレイン領域6126に接続し、n型を付与する不純物元素が添加された半導体層6127とから保持容量6105が形成されている。図14では画素TFT6104をダブルゲート構造としたが、シングルゲート構造でも良いし、複数のゲート電極を設けたマルチゲート構造としても差し支えない。
【0134】
以上の様に本実施例では、画素TFTおよび駆動回路が要求する仕様に応じて各回路を構成するTFTの構造を最適化し、半導体装置の動作性能と信頼性を向上させることを可能とすることができる。さらにゲート電極を耐熱性を有する導電性材料で形成することによりLDD領域やソース領域およびドレイン領域の活性化を容易とし、ゲート配線低抵抗材料で形成することにより、配線抵抗を十分低減できる。従って、画素部(画面サイズ)が4インチクラス以上の表示装置にも適用することができる。
【0135】
(実施例4)
本願発明を実施して形成されたCMOS回路や画素マトリクス回路は様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ)に用いることができる。即ち、それら電気光学装置を表示媒体として組み込んだ電子機器全てに本願発明を実施できる。
【0136】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、ゲーム機、カーナビゲーション、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図17、図18及び図19に示す。
【0137】
図17(A)はパーソナルコンピュータであり、本体7001、映像入力部7002、表示装置7003、キーボード7004で構成される。本願発明を映像入力部7002、表示装置7003やその他の信号制御回路に適用することができる。
【0138】
図17(B)はビデオカメラであり、本体7101、表示装置7102、音声入力部7103、操作スイッチ7104、バッテリー7105、受像部7106で構成される。本願発明を表示装置7102、音声入力部7103やその他の信号制御回路に適用することができる。
【0139】
図17(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体7201、カメラ部7202、受像部7203、操作スイッチ7204、表示装置7205で構成される。本願発明は表示装置7205やその他の信号制御回路に適用できる。
【0140】
図17(D)はゴーグル型ディスプレイであり、本体7301、表示装置7302、アーム部7303で構成される。本願発明は表示装置7302やその他の信号制御回路に適用することができる。
【0141】
図17(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体7401、表示装置7402、スピーカ部7403、記録媒体7404、操作スイッチ7405で構成される。なお、この装置は記録媒体としてDVD(Digital Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本願発明は表示装置7402やその他の信号制御回路に適用することができる。
【0142】
図17(F)はゲーム機であり、本体7501、本体用表示装置7502、表示装置7503、記録媒体7504、コントローラ7505、本体用センサ部7506、センサ部7507、CPU部7508で構成される。本体用センサ部7506、センサ部7507はそれぞれコントローラ7505、本体7501から出される赤外線を感知することが可能である。本願発明を本体用表示装置7502、表示装置7503やその他の信号制御回路に適用することができる。
【0143】
図18(A)はフロント型プロジェクターであり、光源光学系及び表示装置7601、スクリーン7602で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【0144】
図18(B)はリア型プロジェクターであり、本体7701、光源光学系及び表示装置7702、ミラー7703、ミラー7704、スクリーン7705で構成される。本願発明は表示装置やその他の信号制御回路に適用することができる。
【0145】
なお、図18(C)は、図18(A)及び図18(B)中における光源光学系及び表示装置7601、7702の構造の一例を示した図である。光源光学系及び表示装置7601、7702は、光源光学系7801、ミラー7802、7804〜7806、ダイクロイックミラー7803、光学系7807、表示装置7808、位相差板7809、投射光学系7810で構成される。投射光学系7810は、投射レンズを備えた複数の光学レンズで構成される。この構成は、表示装置7808を三つ使用しているため三板式と呼ばれている。また、図18(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等を設けてもよい。
【0146】
また、図18(D)は、図18(C)中における光源光学系7801の構造の一例を示した図である。本実施例では、光源光学系7801は、リフレクター7811、光源7812、レンズアレイ7813、7814、偏光変換素子7815、集光レンズ7816で構成される。なお、図18(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等を設けてもよい。
【0147】
図18(C)は三板式の例を示したが、図19(A)は単板式の一例を示した図である。図19(A)に示した光源光学系及び表示装置は、光源光学系7901、表示装置7902、投射光学系7903で構成される。投射光学系7903は、投射レンズを備えた複数の光学レンズで構成される。図19(A)に示した光源光学系及び表示装置は図18(A)及び図18(B)中における光源光学系及び表示装置7601、7702に適用できる。また、光源光学系7901は図18(D)に示した光源光学系を用いればよい。なお、表示装置7902にはカラーフィルター(図示しない)が設けられており、表示映像をカラー化している。
【0148】
また、図19(B)に示した光源光学系及び表示装置は、図19(A)の応用例であり、カラーフィルターを設ける代わりに、RGBの回転カラーフィルター円板7905を用いて表示映像をカラー化している。図19(B)に示した光源光学系及び表示装置は図18(A)及び図18(B)中における光源光学系及び表示装置7601、7702に適用できる。
【0149】
また、図19(C)に示した光源光学系及び表示装置は、カラーフィルターレス単板式と呼ばれている。この方式は、表示装置7916にマイクロレンズアレイ7915を設け、ダイクロイックミラー(緑)7912、ダイクロイックミラー(赤)7913、ダイクロイックミラー(青)7914を用いて表示映像をカラー化している。投射光学系7917は、投射レンズを備えた複数の光学レンズで構成される。図19(C)に示した光源光学系及び表示装置は図18(A)及び図18(B)中における光源光学系及び表示装置7601、7702に適用できる。また、光源光学系7911としては、光源の他に結合レンズ、コリメータレンズを用いた光学系を用いればよい。
【0150】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【0151】
【発明の効果】
【0152】
本願発明は上記構成を有することで、2nビットのデジタル信号を、n個の容量と1個のカップリング容量CKとを用いたDACで、アナログ信号に変換することが可能になった。よってDACの大きさを従来のDACの約半分に抑えることができる。その結果、駆動回路の面積を小さく抑えることが可能になり、アクティブマトリクス型液晶表示装置が有する液晶パネルの薄型、軽量化が可能になった。また、ソース信号線が増加し、D/A変換回路の数が増加しても、本願発明ではD/A変換回路の面積を小さく抑えることが可能なので、高精細化による駆動回路の面積の増大を、従来のDACを用いた場合と比較して抑えることができる。
【図面の簡単な説明】
【図1】 本願発明のDACの回路図。
【図2】 本願発明のDACの回路図。
【図3】 本願発明のDACの回路図。
【図4】 本願発明のDACの回路図。
【図5】 本願発明のDACの回路図。
【図6】 本願発明のDACの等価回路図。
【図7】 本願発明のDACのタイミングチャート。
【図8】 本願発明のDACの回路図。
【図9】 本願発明のDACを用いたアクティブマトリクス型液晶表示装置の概略ブロック図。
【図10】 TFTの作製工程を示す断面図。
【図11】 TFTの作製工程を示す断面図。
【図12】 TFTの作製工程を示す断面図。
【図13】 TFTの作製工程を示す断面図。
【図14】 TFTの作製工程を示す断面図。
【図15】 従来のDACの回路図。
【図16】 従来のDACの等価回路図。
【図17】 本願発明のDACを用いた電子機器の例を示した図。
【図18】 本願発明のDACを用いたプロジェクターの図。
【図19】 本願発明のDACを用いたプロジェクターの図。
【符号の説明】
501 ソース信号線駆動回路A
501−1 シフトレジスタ回路
501−2 ラッチ回路1
501−3 ラッチ回路2
501−4 セレクタ回路1
501−5 DAC
501−6 セレクタ回路2
502 ソース信号線駆動回路B
503 ゲート信号線駆動回路B
504 画素部
505 デジタル信号分割回路
Claims (16)
- n個(nは自然数)のスイッチと、n個の容量と、カップリング容量とを有するD/A変換回路であって、
前記n個の容量の一方の電極は、それぞれが対応する前記n個のスイッチを介して、第1の電源または第2の電源に電気的に接続されており、
前記n個の容量の他方の電極と、出力線または前記カップリング容量の一方の電極と、の電気的な接続を制御する手段を有し、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするD/A変換回路。 - n個(nは自然数)の第1のスイッチと、n個の容量と、カップリング容量とを有するD/A変換回路であって、
前記n個の容量の一方の電極は、それぞれが対応する前記n個の第1のスイッチを介して、第1の電源または第2の電源に電気的に接続されており、
前記n個の容量の他方の電極は、第2のスイッチを介して出力線に電気的に接続されており、
前記n個の容量の他方の電極は、第3のスイッチを介して前記カップリング容量の一方の電極に電気的に接続されており、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするD/A変換回路。 - n個(nは自然数)のスイッチと、n個の容量と、カップリング容量とを有するD/A変換回路であって、
前記n個の容量の一方の電極は、それぞれが対応する前記n個のスイッチを介して、第1の電源または第2の電源に電気的に接続されており、
前記n個の容量の他方の電極と、第3の電源、出力線、または前記カップリング容量の一方の電極と、の電気的な接続を制御する手段を有し、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするD/A変換回路。 - n個(nは自然数)の第1のスイッチと、n個の容量と、カップリング容量とを有するD/A変換回路であって、
前記n個の容量の一方の電極は、それぞれが対応する前記n個の第1のスイッチを介して、第1の電源または第2の電源に電気的に接続されており、
前記n個の容量の他方の電極は、第2のスイッチを介して出力線に電気的に接続されており、
前記n個の容量の他方の電極は、第3のスイッチを介して前記カップリング容量の一方の電極に電気的に接続されており、
前記n個の容量の他方の電極は、前記第2のスイッチ及び第4のスイッチを介して第3の電源に電気的に接続されており、
前記カップリング容量の他方の電極は、前記出力線に電気的に接続されていることを特徴とするD/A変換回路。 - 2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記n個の容量への電荷の充放電が制御され、前記n個の容量は出力線に電気的に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記n個の容量への電荷の充放電が制御され、前記n個の容量は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とするD/A変換回路。 - 2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路であって、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
第1の期間において、前記n個の容量が各々有する2つの電極のうち、一方の電極は第1の電源に、他方の電極は第3の電源に電気的に接続され、
第2の期間において、前記デジタル信号の上位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記一方の電極と前記第1の電源または第2の電源とが電気的に接続され、前記他方の電極は出力線に電気的に接続され、
第3の期間において、前記一方の電極は前記第1の電源に電気的に接続され、前記他方の電極はフローティングとなり、
第4の期間において、前記デジタル信号の下位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記一方の電極と前記第1の電源または前記第2の電源とが電気的に接続され、前記他方の電極は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とするD/A変換回路。 - 請求項6において、
前記第1の電源の電源電位VLは、前記第2の電源の電源電位VHよりも低いことを特徴とするD/A変換回路。 - 請求項1、請求項3及び請求項5乃至請求項7のいずれか一において、
前記スイッチは薄膜トランジスタを有していることを特徴とするD/A変換回路。 - 請求項2において、
前記第1のスイッチ、前記第2のスイッチ及び前記第3のスイッチはそれぞれ薄膜トランジスタを有していることを特徴とするD/A変換回路。 - 請求項4において、
前記第1のスイッチ、前記第2のスイッチ、前記第3のスイッチ及び前記第4のスイッチはそれぞれ薄膜トランジスタを有していることを特徴とするD/A変換回路。 - 請求項1乃至請求項10のいずれか一に記載のD/A変換回路を用いて作製されることを特徴とする電子機器。
- ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路を有しており、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
上位ビット書き込み期間において、前記デジタル信号の上位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記n個の容量への電荷の充放電が制御され、前記n個の容量は出力線に電気的に接続され、
下位ビット書き込み期間において、前記デジタル信号の下位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記n個の容量への電荷の充放電が制御され、前記n個の容量は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とする半導体装置。 - ソース信号線駆動回路と、ゲート信号線駆動回路と、画素部と、を有する半導体装置であって、
前記ソース信号線駆動回路は2nビットのデジタル信号(nは自然数)をアナログ信号に変換するD/A変換回路を有しており、
前記D/A変換回路はn個のスイッチと、n個の容量と、カップリング容量とを有しており、
第1の期間において、前記n個の容量が各々有する2つの電極のうち、一方の電極は第1の電源に、他方の電極は第3の電源に電気的に接続され、
第2の期間において、前記デジタル信号の上位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記一方の電極と前記第1の電源または第2の電源とが電気的に接続され、前記他方の電極は出力線に電気的に接続され、
第3の期間において、前記一方の電極は前記第1の電源に電気的に接続され、前記他方の電極はフローティングとなり、
第4の期間において、前記デジタル信号の下位nビットがそれぞれ対応する前記n個のスイッチを制御することで前記一方の電極と前記第1の電源または前記第2の電源とが電気的に接続され、前記他方の電極は前記カップリング容量を介して前記出力線に電気的に接続されることを特徴とする半導体装置。 - 請求項13において、
前記第1の電源の電源電位VLは、前記第2の電源の電源電位VHよりも低いことを特徴とする半導体装置。 - 請求項12乃至請求項14のいずれか一において、
前記スイッチは薄膜トランジスタを有していることを特徴とする半導体装置。 - 請求項12乃至請求項15のいずれか一に記載の半導体装置を用いて作製されることを特徴とする電子機器。
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