JP6572738B2 - 電気光学装置、電子機器、及び電気光学装置の駆動方法 - Google Patents

Description

本発明は、電気光学装置、電子機器、及び電気光学装置の駆動方法に関する。

近年、有機発光ダイオード（以下、ＯＬＥＤ（Organic Light Emitting Diode）という）素子などの発光素子を用いた電気光学装置が各種提案されている。この電気光学装置の一般的な構成では、走査線とデータ線との交差に対応して、発光素子やトランジスターなどを含む画素回路が、表示すべき画像の画素に対応して設けられる。
このような構成において、画素の階調レベルに応じた電位のデータ信号が駆動トランジスターのゲートに印加されると、駆動トランジスターは、ゲート・ソース間の電圧に応じた電流を発光素子に供給する。これにより、当該発光素子は、階調レベルに応じた輝度で発光する。

トランジスターを発光強度の調節に用いる駆動方式では、各画素に設けられたトランジスターの閾値電圧がばらつくと、発光素子に流れる電流がばらつくため、表示画像の画質が低下してしまう。従って、画質の低下を防ぐためには、トランジスターの閾値電圧のばらつきを補償する必要がある。そこで、トランジスターのゲート電圧を閾値電圧に調整するために、トランジスターのゲートとドレインまたはソースとの間に補償用トランジスターを設けると共に、トランジスターのゲートとデータ線との間にカップリング容量を設けた装置が提案されている（例えば特許文献１参照）。

特開２００８−１９１２４７号公報

しかしながら、特許文献１の装置においては、カップリング容量の電極のうちトランジスターのゲートに接続された電極が、発光期間中にフローティング状態となるため、データ線の電位変動の影響を受ける。その結果、トランジスターのゲート電圧を閾値電圧に維持することができず、表示不具合が生じる虞があった。
本発明は上述した事情に鑑みてなされたものであり、その目的は、データ信号が供給される素子の電位変動の影響を抑制し、表示品位を向上することである。

上記目的を達成するために、本発明の一態様に係る電気光学装置は、第１の導電層と、第２の導電層と、第３の導電層と、前記第２の導電層に接続された第４の導電層と、前記第３の導電層と前記第４の導電層との間の誘電体膜とを有する第１容量と、前記第２の導電層と前記第３の導電層とを、導通状態又は非導通状態にする第１トランジスターと、前記第３の導電層と前記第１の導電層とに対応して設けられた画素回路と、を有し、前記画素回路は、駆動トランジスターと、前記第３の導電層と、前記駆動トランジスターのゲートとの間に接続された第２トランジスターと、前記駆動トランジスターの電流端と、前記駆動トランジスターのゲートとを導通させるための第３トランジスターと、前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、前記駆動トランジスターの前記電流端と前記発光素子との間に接続された第４トランジスターと、を含み、前記第１トランジスターと前記第２の導電層との接続位置は、前記画素回路の平面視において、前記駆動トランジスターの前記電流端と前記第３トランジスターとの接続位置よりも、前記第４トランジスターと前記発光素子との接続位置に近い、ことを特徴とする。

この態様によれば、画素回路は、第３の導電層の一例としての第２データ転送線と、第１の導電層の一例としての走査線とに対応して設けられる。第２の導電層の一例としての第１データ転送線は複数の画素回路に対して共通に設けられるが、第２データ転送線を介して同一の第１データ転送線に接続された画素回路の集合を画素列とし、この画素列に含まれる画素回路の個数よりも少ない個数の画素回路を一つのブロックとすると、第２データ転送線は、各ブロックに対して設けられる。このような画素回路において、第１データ転送線と第２データ転送線とを導通状態又は非導通状態にする第１トランジスターと、第１データ転送線との接続位置をＡとした場合、接続位置Ａは、駆動トランジスター及び第３トランジスターとの関係で以下のように説明される。まず、駆動トランジスターの電流端と、駆動トランジスターの電流端とゲートを導通させるための第３トランジスターとの接続位置をＢとする。次に、第４トランジスターと発光素子との接続位置をＣとする。この場合、本発明の前記態様は、画素回路の平面視において、接続位置Ａが、接続位置Ｂよりも接続位置Ｃに近くなっている。第１データ転送線には、振幅の大きいデータ信号が供給されるが、第１データ転送線と第１トランジスターとの接続位置である接続位置Ａは、駆動トランジスターと第３トランジスターとの接続位置である接続位置Ｂよりも、第４トランジスターと発光素子との接続位置である接続位置Ｃに近い。したがって、振幅の大きい信号が第１データ転送線に供給されても、駆動トランジスターのゲートが、振幅の大きい信号の電位変動から受ける影響が少なくなり、表示品位が向上することになる。

本発明の他の態様に係る電気光学装置は、前記接続位置のそれぞれは、一の前記画素回路における電源線と、当該一の画素回路の隣の行の前記画素回路における電源線との間に配置される、ことを特徴とする。この態様によれば、一の画素回路における接続位置Ａと、当該一の画素回路の隣の行の他の画素回路における接続位置Ｂとの間に電源線が存在するので、当該電源線がシールドとなり、駆動トランジスターのゲートが、当該振幅の大きい信号の電位変動から受ける影響が少なくなる。その結果、表示品位が向上することになる。

本発明の他の態様に係る電気光学装置は、前記発光素子にリセット電位を供給するリセット電位供給線と、前記発光素子との間に接続された第５トランジスターとをさらに含み、前記第１トランジスターと前記第２の導電層との接続位置は、前記第５トランジスターのゲートに接続される制御線と、前記第１トランジスターのゲートに接続される制御線との間に配置される、ことを特徴とする。この態様によれば、第１トランジスターと第１データ転送線との接続位置は、第５トランジスターのゲートに接続される制御線と、第１トランジスターのゲートに接続される制御線とにより挟まれているので、これらの制御線がシールドとなり、駆動トランジスターのゲートが、振幅の大きい信号の電位変動から受ける影響が少なくなる。その結果、表示品位が向上することになる。

本発明の他の態様に係る電気光学装置は、前記発光素子にリセット電位を供給するリセット電位供給線と、前記発光素子との間に接続された第５トランジスターとをさらに含み、
前記第４トランジスターと前記発光素子との接続位置は、前記第５トランジスターのゲートに接続される制御線と、前記第４トランジスターのゲートに接続される制御線との間に配置される、ことを特徴とする。この態様によれば、接続位置Ｃは、第５トランジスターのゲートに接続される制御線と、第４トランジスターのゲートに接続される制御線とにより挟まれているので、これらの制御線がシールドとなり、発光素子への電流を供給する箇所が、振幅の大きい信号の電位変動から受ける影響が少なくなる。その結果、表示品位が向上することになる。

本発明の他の態様に係る電気光学装置は、前記第２の導電層には、少なくとも一つの前記第３の導電層が、前記第１容量を介して接続され、前記第３の導電層を介して同一の前記第２の導電層に接続された所定数の前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数以下の個数の前記画素回路を一つのブロックとすると、前記第３の導電層は、各ブロックに対して設けられてなる、ことを特徴とする。この態様によれば、第３の導電層の一例としての第２データ転送線と、第１容量の一例としての転送容量を共通化することができる。

本発明の他の態様に係る電気光学装置は、前記第１容量は、前記第３の導電層ごとに設けられている、ことを特徴とする。この態様によれば、第１データ転送線に振幅の大きいデータ信号が供給される場合でも、各駆動トランジスターのゲートに接続される各第２データ転送線への電位変動の影響を抑えることができる。

上記目的を達成するために、本発明の一態様に係る電子機器は、前記各態様のいずれかに係る電気光学装置を備えることを特徴とする。この態様によれば、前記各態様のいずれかに係る電気光学装置を備える電子機器が提供される。

本発明の第1実施形態に係る電気光学装置の構成を示す斜視図である。 同電気光学装置の構成を示すブロック図である。 同電気光学装置のデマルチプレクサとデータ転送回路との構成を説明するための回路図である。 同電気光学装置の画素回路の構成を示す回路図である。 同電気光学装置に特有の構成を説明する図である。 比較例として示す従来の構成を説明する図である。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作説明図である。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作説明図である。 同電気光学装置の動作説明図である。 同電気光学装置の動作説明図である。 同電気光学装置の動作を示すタイミングチャートである。 同電気光学装置の動作説明図である。 基板上に形成される各要素の説明図である。 基板上に形成される各要素の説明図である。 発光装置の断面図である。 本発明の第２実施形態に係る電気光学装置の基板上に形成される各要素の説明図である。 基板上に形成される各要素の説明図である。 発光装置の断面図である。 基板上に形成される各要素の説明図である。 基板上に形成される各要素の説明図である。 本発明の第３実施形態に係る電気光学装置の画素回路の構成を示す回路図である。 基板上に形成される各要素の説明図である。 基板上に形成される各要素の説明図である。 発光装置の断面図である。 本発明の第４実施形態に係る電気光学装置の画素回路の構成を示す回路図である。 基板上に形成される各要素の説明図である。 基板上に形成される各要素の説明図である。 発光装置の断面図である。 変形例に係る画素回路の構成を示す回路図である。 変形例に係る画素回路の構成を示す回路図である。 変形例に係る画素回路の第１データ転送線、転送容量、第２データ転送線及び画素回路の関係を示す図である。 ＨＭＤの外観構成を示す図である。 ＨＭＤの光学構成を示す図である。

＜第１実施形態＞
図１は、本発明の第１実施形態に係る電気光学装置１の構成を示す斜視図である。電気光学装置１は、例えばヘッドマウント・ディスプレイにおいて画像を表示するマイクロ・ディスプレイである。
図１に示すように、電気光学装置１は、表示パネル２と、表示パネル２の動作を制御する制御回路３とを備える。表示パネル２は、複数の画素回路と、当該画素回路を駆動する駆動回路とを備える。本実施形態において、表示パネル２が備える複数の画素回路及び駆動回路は、シリコン基板に形成され、画素回路には、発光素子の一例であるＯＬＥＤが用いられる。また、表示パネル２は、例えば、表示部で開口する枠状のケース８２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板８４の一端が接続される。
ＦＰＣ基板８４には、半導体チップの制御回路３が、ＣＯＦ（Chip On Film）技術によって実装されるとともに、複数の端子８６が設けられて、図示省略された上位回路に接続される。

図２は、実施形態に係る電気光学装置１の構成を示すブロック図である。上述のとおり、電気光学装置１は、表示パネル２と、制御回路３とを備える。
制御回路３には、図示省略された上位回路よりデジタルの画像データＶdataが同期信号に同期して供給される。ここで、画像データＶdataとは、表示パネル２（厳密には、後述する表示部１００）で表示すべき画像の画素の階調レベルを例えば８ビットで規定するデータである。また、同期信号とは、垂直同期信号、水平同期信号、及び、ドットクロック信号を含む信号である。

制御回路３は、同期信号に基づいて、各種制御信号を生成し、これを表示パネル２に対して供給する。具体的には、制御回路３は、表示パネル２に対して、制御信号Ｃtrと、正論理の制御信号Ｇiniと、これと論理反転の関係にある負論理の制御信号／Ｇiniと、正論理の制御信号Ｇcplと、これと論理反転の関係にある負論理の制御信号／Ｇcplと、制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)と、これらの信号に対して論理反転の関係にある制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)と、を供給する。
ここで、制御信号Ｃtrとは、パルス信号や、クロック信号、イネーブル信号など、複数の信号を含む信号である。
なお、制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を、制御信号Selと総称し、制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)を、制御信号／Ｓelと総称する場合がある。
また、制御回路３は電圧生成回路３１を含む。電圧生成回路３１は、表示パネル２に対して、各種電位を供給する。具体的には、制御回路３は、表示パネル２に対してリセット電位Ｖorst及び初期電位Ｖini等を供給する。

さらに、制御回路３は、画像データＶdataに基づいて、アナログの画像信号Ｖidを生成する。具体的には、制御回路３には、画像信号Ｖidの示す電位、及び、表示パネル２が備える発光素子（後述するＯＬＥＤ１３０）の輝度を対応付けて記憶したルックアップテーブルが設けられる。そして、制御回路３は、当該ルックアップテーブルを参照することで、画像データＶdataに規定される発光素子の輝度に対応した電位を示す画像信号Ｖidを生成し、これを表示パネル２に対して供給する。

図２に示すように、表示パネル２は、表示部１００と、これを駆動する駆動回路（データ転送線駆動回路５及び走査線駆動回路６）とを備える。
表示部１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に配列されている。詳細には、表示部１００において、Ｍ行の走査線１２が図において横方向（Ｘ方向）に延在して設けられ、また、３列毎にグループ化された（３Ｎ）列の第１データ転送線１４−１が図において縦方向（Ｙ方向）に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられている。
なお、図面の煩雑化を避けるために図２においては図示していないが、各々の第１データ転送線１４−１に対しては、第２データ転送線１４−２が電気的に接続可能に且つ縦方向（Ｙ方向）に延在して設けられている（例えば図４参照）。そして、Ｍ行の走査線１２と、（３Ｎ）列の第２データ転送線１４−２とに対応して画素回路１１０が設けられている。このため、本実施形態において画素回路１１０は、縦Ｍ行×横（３Ｎ）列でマトリクス状に配列されている。

ここで、Ｍ、Ｎは、いずれも自然数である。走査線１２及び画素回路１１０のマトリクスのうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（Ｍ−１）Ｍ行と呼ぶ場合がある。同様に第１データ転送線１４−１及び画素回路１１０のマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３Ｎ−１）、（３Ｎ）列と呼ぶ場合がある。
ここで、第１データ転送線１４−１のグループを一般化して説明するために、１以上の任意の整数をｎと表すと、左から数えてｎ番目のグループには、（３ｎ−２）列目、（３ｎ−１）列目及び（３ｎ）列目の第１データ転送線１４−１が属している、ということになる。

なお、同一行の走査線１２と、同一グループに属する３列の第２データ転送線１４−２とに対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、本実施形態では、ＲＧＢに対応したＯＬＥＤの発光によって１ドットのカラーを加法混色で表現する構成となっている。

また、図２に示すように、表示部１００において、（３Ｎ）列の給電線（リセット電位供給線）１６が、縦方向に延在し、かつ、各走査線１２と互いに電気的な絶縁を保って設けられる。各給電線１６には、所定のリセット電位Ｖorstが共通に給電されている。ここで、給電線１６の列を区別するために、図において左から順に１、２、３、…、（３Ｎ）列目の給電線１６と呼ぶ場合がある。１列目〜（３Ｎ）列目の給電線１６の各々は、１列目〜（３Ｎ）列目の第１データ転送線１４−１（第２データ転送線１４−２）の各々に対応して設けられる。

走査線駆動回路６は、１個のフレームの期間内にＭ本の走査線１２を１行毎に順番に走査するための走査信号Ｇwrを、制御信号Ｃtrに従って生成する。ここで、１、２、３、…、Ｍ行目の走査線１２に供給される走査信号Ｇwrを、それぞれＧwr(1)、Ｇwr(2)、Ｇwr(3)、…、Ｇwr(M-1)、Ｇwr(M)と表記している。
なお、走査線駆動回路６は、走査信号Ｇwr(1)〜Ｇwr(M)のほかにも、当該走査信号Ｇwrに同期した各種制御信号を行毎に生成して表示部１００に供給するが、図２においては図示を省略している。また、フレームの期間とは、電気光学装置１が１カット（コマ）分の画像を表示するのに要する期間をいい、例えば同期信号に含まれる垂直同期信号の周波数が１２０Ｈｚであれば、その１周期分の８．３ミリ秒の期間である。

データ転送線駆動回路５は、（３Ｎ）列の第１データ転送線１４−１の各々と１対１に対応して設けられる（３Ｎ）個のデータ転送回路ＤＴ、各グループを構成する３列の第１データ転送線１４−１毎に設けられるＮ個のデマルチプレクサＤＭ、及び、データ信号供給回路７０を備える。

データ信号供給回路７０は、制御回路３より供給される画像信号Ｖidと制御信号Ｃtrとに基づいて、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(N)を生成する。すなわち、データ信号供給回路７０は、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(N)を時分割多重した画像信号Ｖidに基づいて、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(N)を生成する。そして、データ信号供給回路７０は、データ信号Ｖd(1)、Ｖd(2)、…、Ｖd(N)を、１、２、…、Ｎ番目のグループに対応するデマルチプレクサＤＭに対して、それぞれ供給する。

図３は、デマルチプレクサＤＭとデータ転送回路ＤＴとの構成を説明するための回路図である。なお、図３は、ｎ番目のグループに属するデマルチプレクサＤＭと、当該デマルチプレクサＤＭに接続された３個のデータ転送回路ＤＴとを、代表的に表している。なお、以下では、ｎ番目のグループに属するデマルチプレクサＤＭを、ＤＭ(n)と表記する場合がある。

以下では、図２に加えて図３を参照しながら、デマルチプレクサＤＭ及びデータ転送回路ＤＴの構成について説明する。
図３に示すように、デマルチプレクサＤＭは、列毎に設けられたトランスミッションゲート３４の集合体であり、各グループを構成する３列に、データ信号を順番に供給するものである。ここで、ｎ番目のグループに属する（３ｎ−２）、（３ｎ−１）、（３ｎ）列に対応したトランスミッションゲート３４の入力端は互いに共通接続されて、その共通端子にそれぞれデータ信号Ｖd(n)が供給される。ｎ番目のグループにおいて左端列である（３ｎ−２）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(1)がＨレベルであるとき（制御信号／Ｓel(1)がＬレベルであるとき）にオン（導通）する。同様に、ｎ番目のグループにおいて中央列である（３ｎ−１）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(2)がＨレベルであるとき（制御信号／Ｓel(2)がＬレベルであるとき）にオンし、ｎ番目のグループにおいて右端列である（３ｎ）列に設けられたトランスミッションゲート３４は、制御信号Ｓel(3)がＨレベルであるとき（制御信号／Ｓel(3)がＬレベルであるとき）にオンする。

データ転送回路ＤＴは、保持容量（第３容量）４１、トランスミッションゲート４５、及び、トランスミッションゲート４２の組を列毎に有し、後述する初期化期間および補償期間において各列のトランスミッションゲート３４の出力端から出力されるデータ信号の電位を保持容量（第３容量）４１に蓄積し、後述する書込期間において保持容量（第３容量）４１に蓄積されたデータ信号の電位を、転送容量１３３に転送する回路である。

各列のトランスミッションゲート４５のソース又はドレインは、第１データ転送線１４−１に電気的に接続される。また、制御回路３は、各列のトランスミッションゲート４５のゲートに対して、制御信号／Ｇiniを共通に供給する。トランスミッションゲート４５は、第１データ転送線１４−１と、初期電位Ｖiniの供給線とを、制御信号／ＧiniがＬレベルのときに電気的に接続し、制御信号／ＧiniがＨレベルのときに電気的に非接続とする。なお、初期電位Ｖiniの供給線６１には、制御回路３から所定の初期電位Ｖiniが供給される。

保持容量４１は２つの電極を有する。保持容量４１の一方の電極は、ノードｈを介してトランスミッションゲート４２の入力端に電気的に接続される。また、トランスミッションゲート４２の出力端は、第１データ転送線１４−１に電気的に接続される。
制御回路３は、各列のトランスミッションゲート４２に対して、制御信号Ｇcpl及び制御信号／Ｇcplを共通に供給する。このため、各列のトランスミッションゲート４２は、制御信号ＧcplがＨレベルであるとき（制御信号／ＧcplがＬレベルであるとき）に一斉にオンする。

各列の保持容量４１の一方の電極は、ノードｈを介して、トランスミッションゲート３４の出力端、及び、トランスミッションゲート４２の入力端に電気的に接続される。そして、トランスミッションゲート３４がオンした際、保持容量４１の一方の電極には、トランスミッションゲート３４の出力端を介してデータ信号Ｖd(n)が供給される。すなわち、保持容量４１は、一方の電極にデータ信号Ｖd(n)が供給される。
また、各列の保持容量４１の他方の電極は、固定電位である電位Ｖssが供給される給電線６３に共通に接続される。ここで、電位Ｖssは、論理信号である走査信号や制御信号のＬレベルに相当するものであってもよい。なお、保持容量４１の容量値をＣrfとする。

図４を参照して、画素回路１１０等について説明する。画素回路１１０が配列する行を一般的に示すために、１以上Ｍ以下の任意の整数をｍと表す。また、１以上Ｍ以下であって、連続する任意の整数をｍ１、ｍ２と表す。すなわち、ｍは、ｍ１やｍ２を包含する一般化した概念である。
各画素回路１１０については電気的にみれば互いに同一構成なので、ここでは、ｍ行目に位置し、且つ、ｎ番目のグループのうち左端列の（３ｎ−２）列目に位置する、ｍ行（３ｎ−２）列の画素回路１１０を例にとって説明する。

図４に示されるように、第１データ転送線１４−１には転送容量（第１容量）１３３の第１電極１３３−１と、第１トランジスター１２６のソース又はドレインの一方とが電気的に接続されている。また、転送容量１３３の第２電極１３３−２と、第１トランジスター１２６のソース又はドレインの他方とは、第２データ転送線１４−２に電気的に接続されている。
つまり、第１データ転送線１４−１と第２データ転送線１４−２との間には、転送容量１３３と第１トランジスター１２６とが並列に接続される。
また、画素回路１１０は、第２データ転送線１４−２に対して接続される。すなわち、画素回路１１０には、第１データ転送線１４−１及び第２データ転送線１４−２を介して、指定階調に応じた階調電位が供給される。

本実施形態においては、一本の第２データ転送線１４−２に対して１個の画素回路１１０が電気的に接続される。
但し、本発明はこのような構成に限定されるものではなく、一本の第２データ転送線１４−２に対してＮb個の画素回路１１０を電気的に接続してもよい。つまり、複数個の画素回路１１０が、一本の第２データ転送線１４−２と、一つの転送容量１３３と、第１トランジスター１２６とを共用するようにしてもよい。

図５は、本実施形態に特有の構成を説明する図である。本実施形態では、第１データ転送線１４−１には、図５に示すように二以上の第２データ転送線１４−２が、それぞれ転送容量１３３を介して接続される。
ここで、第２データ転送線１４−２と転送容量１３３とを介して、同一の第１データ転送線１４−１に接続された画素回路１１０の集合を「画素列」と称する（図５における画素列Ｐ）。また、所定数の画素回路１１０の集合を「ブロック」と称する（図５におけるブロックＢ）。
図５に示すように、画素列Ｐは複数のブロックＢを含み、各ブロックＢは複数の画素回路１１０を含む。つまり、本実施形態においては、第２データ転送線１４−２は、画素列Ｐに含まれる画素回路１１０の個数と等しい個数の画素回路１１０に対して設けられている。
これに対して、従来の構成は図６に示すものである。図６は、比較例として示す従来の構成を説明する図である。同図に示すように、従来の構成では、第２データ転送線１４−２が画素列Ｐに対して設けられ、その端部に転送容量１３３と第１データ転送線１４−１とが設けられている。つまり、従来の構成では、一の画素列Ｐ（に含まれる全ての画素回路１１０）に対して、一本の第１データ転送線１４−１と一本の第２データ転送線１４−２とが設けられている。この点が、図５を参照して説明した本実施形態に特有の構成、すなわち第２データ転送線１４−２が画素列Ｐを構成するブロックＢ単位で分割されて複数設けられている点と明確に相違する。

ところで、下記の（式１）で示されるように、表示部１００における画素回路１１０の全行数Ｍを、一本の第２データ転送線１４−２に接続された画素回路１１０の行数Ｎbで除した値をＫとする。換言すれば、第２データ転送線１４−２は、ＭをＮｂで除した値であるＫ本に分割され、１本の第２データ転送線１４−２にはＮｂ個の画素回路１１０が接続されてなるとする。

本実施形態では、一本の第１データ転送線１４−１に対して、Ｋ（Ｋ≧２）×Ｎｂ本の第２データ転送線１４−２が設けられている。換言すれば、一の画素列Ｐは、Ｋ個のブロックＢを備える。また、第１データ転送線１４−１は、Ｍ行分（Ｍ個）の画素回路１１０に対応して設けられ、第２データ転送線１４−２は、Ｎｂ行分（Ｎｂ個）の画素回路１１０に対応して設けられる。従って、第２データ転送線１４−２は第１データ転送線１４−１と比較して短い。
本実施形態では、Ｎbの値は１である。なお、１以上Ｋ以下の任意の整数として、kを用いる。
以降、１行目から数えてm番目の行における各画素回路１１０に対応する第１トランジスター１２６は、１行目から数えてm番目の第１トランジスター１２６であるとし、制御信号Ｇfix(m)が供給されるとする。

画素回路１１０は、ＰチャネルＭＯＳ型のトランジスター１２１〜１２５と、ＯＬＥＤ１３０と、画素容量１３２と、を含む。ｍ行目の画素回路１１０には、走査信号Ｇwr(m)、制御信号Ｇcmp(m)、Ｇel(m)、Ｇorst(m)が供給される。ここで、走査信号Ｇwr(m)、制御信号Ｇcmp(m)、Ｇel(m)、Ｇorst(m)は、それぞれｍ行目に対応して走査線駆動回路６によって供給されるものである。

なお、図２では図示省略したが、図４に示すように表示パネル２（表示部１００）には、横方向（Ｘ方向）に延在するＭ行の制御線１４３（第１制御線）、横方向に延在するＭ行の制御線１４４（第２制御線）、横方向に延在するＭ行の制御線１４５（第３制御線）、横方向に延在するＫ行の制御線１４６（第４制御線）が設けられる。

そして、走査線駆動回路６は、ｍ行目の制御線１４３に対して制御信号Ｇcmp(m)を供給し、ｍ行目の制御線１４４に対して制御信号Ｇel(m)を供給し、ｍ行目の制御線１４５に対して制御信号Ｇorst(m)を供給し、ｍ行目の制御線１４６に対して制御信号Ｇfix(m)を供給する。
すなわち、走査線駆動回路６は、ｍ行目に位置する画素回路に対して、走査信号Ｇwr(m)、制御信号Ｇel(m)、Ｇcmp(m)、Ｇorst(m)を、それぞれ、ｍ行目の走査線１２、制御線１４３、１４４、１４５を介して供給する。また、ｍ行目に位置する第１トランジスター１２６に対して制御信号Ｇfix(m)を、ｍ行目の制御線１４６を介して供給する。
以下では、走査線１２、制御線１４３、制御線１４４、制御線１４５、及び制御線１４６を、「制御線」と総称する場合がある。すなわち、本実施形態に係る表示パネル２には、各行に走査線１２を含む４本の制御線が設けられると共に、１行ごとに１本の制御線１４６が設けられる。

画素容量１３２、及び転送容量１３３は、それぞれ２つの電極を有する。転送容量１３３は、第１電極１３３−１と第２電極１３３−２とを含む静電容量である。
第２トランジスター１２２は、ゲートがｍ行目の走査線１２に電気的に接続され、ソース又はドレインの一方が、第２データ転送線１４−２に電気的に接続されている。また、第２トランジスター１２２は、ソースまたはドレインの他方が、駆動トランジスター１２１のゲートと、画素容量１３２の一方の電極とに、それぞれ電気的に接続されている。すなわち、第２トランジスター１２２は、駆動トランジスター１２１のゲートと転送容量１３３の第２電極１３３−２との間に電気的に接続されている。そして、第２トランジスター１２２は、駆動トランジスター１２１のゲートと、（３ｎ−２）列目の第２データ転送線１４−２に接続された転送容量１３３の第２電極１３３−２との間の電気的な接続を制御するトランジスターとして機能する。

駆動トランジスター１２１は、そのソースが給電線１１６に電気的に接続され、そのドレインは、第３トランジスター１２３のソースまたはドレインの一方と、第４トランジスター１２４のソースとに電気的に接続されている。
ここで、給電線１１６には、画素回路１１０において電源の高位側となる電位Ｖelが給電される。この駆動トランジスター１２１は、駆動トランジスター１２１のゲート及びソース間の電圧に応じた電流を流す駆動トランジスターとして機能する。
第３トランジスター１２３は、ゲートが制御線１４３に電気的に接続され、制御信号Ｇcmp(m)が供給される。この第３トランジスター１２３は、駆動トランジスター１２１のゲートとドレインとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。よって、第３トランジスター１２３は、第２トランジスター１２２を介して駆動トランジスター１２１のゲート及びドレインの間を導通させるためのトランジスターである。なお、第３トランジスター１２３のソース及びドレインの一方と駆動トランジスター１２１のゲートとの間には第２トランジスター１２２が接続されているが、第３トランジスター１２３のソース及びドレインの一方は、駆動トランジスター１２１のゲートに電気的に接続されているとも解釈され得る。

第４トランジスター１２４は、ゲートが制御線１４４に電気的に接続され、制御信号Ｇel(m)が供給される。また、第４トランジスター１２４は、ドレインが第５トランジスター１２５のソースとＯＬＥＤ１３０のアノード１３０ａとにそれぞれ電気的に接続されている。この第４トランジスター１２４は、駆動トランジスター１２１のドレインと、ＯＬＥＤ１３０のアノードとの間の電気的な接続を制御する、スイッチングトランジスターとして機能する。さらに、駆動トランジスター１２１のドレインとＯＬＥＤ１３０のアノードとの間には第４トランジスター１２４が接続されているが、駆動トランジスター１２１のドレインは、ＯＬＥＤ１３０のアノードに電気的に接続されているとも解釈され得る。
第５トランジスター１２５は、ゲートが制御線１４５に電気的に接続され、制御信号Ｇorst(m)が供給される。また、第５トランジスター１２５のドレインは（３ｎ−２）列目の給電線１６に電気的に接続されてリセット電位Ｖorstに保たれている。この第５トランジスター１２５は、給電線１６と、ＯＬＥＤ１３０のアノード１３０ａとの間の電気的な接続を制御するスイッチングトランジスターとして機能する。

第１トランジスター１２６は、ゲートが制御線１４６に電気的に接続され、制御信号Ｇfix(k)が供給される。また、第１トランジスター１２６は、ソース又はドレインの一方が、第２データ転送線１４−２と電気的に接続され、第２データ転送線１４−２を介して転送容量１３３の第２電極１３３−２及び第３トランジスター１２３のソース又はドレインの他方に電気的に接続されている。また、第１トランジスター１２６は、ソース又はドレインの他方が、（３ｎ−２）列目の第１データ転送線１４−１と電気的に接続されている。
この第１トランジスター１２６は、主として、第１データ転送線１４−１と第２データ転送線１４−２との間の電気的な接続を制御するスイッチングトランジスターとして機能する。
ここで、第１トランジスター１２６及び転送容量１３３は、同一の第２データ転送線１４−２に接続されているＮb個の画素回路１１０によって共用される。本実施形態では、図４に示すように、１本の同一の第２データ転送線１４−２には各行目の画素回路１１０が接続される。

なお、本実施形態において表示パネル２はシリコン基板に形成されるので、トランジスター１２１〜１２６の基板電位については電位Ｖelとしている。また、上記におけるトランジスター１２１〜１２６のソース、ドレインは、トランジスター１２１〜１２６のチャネル型、電位の関係に応じて入れ替わってもよい。また、トランジスターは薄膜トランジスターであっても電界効果トランジスターであってもよい。

画素容量１３２は、一方の電極が駆動トランジスター１２１のゲートｇに電気的に接続され、他方の電極が給電線１１６に電気的に接続される。このため、画素容量１３２は、駆動トランジスター１２１のゲート・ソース間の電圧を保持する保持容量として機能する。なお、画素容量１３２の容量値をＣpixと表記する。
なお、画素容量１３２としては、駆動トランジスター１２１のゲートｇに寄生する容量を用いても良いし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いても良い。

転送容量１３３は、第１電極１３３−１が第１データ転送線１４−１及びトランスミッションゲート４２を介して保持容量４１の一方の電極に電気的に接続される。また、転送容量１３３は、第２電極１３３−２が第２データ転送線１４−２及び第２トランジスター１２２を介して駆動トランジスター１２１のゲートｇに電気的に接続される。このため、転送容量１３３は、後述する補償期間において、ゲートｇの電位を、第１データ転送線１４−１及び第１電極１３３−１の電位の変化量に対して、転送容量１３３と保持容量４１との容量比を乗じた値だけレベルシフトさせる転送容量として機能する。詳しくは後述する。なお、転送容量１３３の容量値をＣ１と表記する。

また、本実施形態においては、リセット電位Ｖorstが供給される給電線１６と、第１データ転送線１４−１との間には、シールド容量１３４が設けられている。転送容量１３３は、第１電極１３４−１と第２電極１３４−２とを含む静電容量である。シールド容量１３４は、第１データ転送線１４−１をシールドするシールド容量として機能する。なお、シールド容量１３４の容量値をＣ２と表記する。

ＯＬＥＤ１３０のアノード１３０ａは、画素回路１１０毎に個別に設けられる画素電極である。これに対して、ＯＬＥＤ１３０のカソードは、画素回路１１０のすべてにわたって共通に設けられる共通電極１１８であり、画素回路１１０において電源の低位側となる電位Ｖctに保たれている。ＯＬＥＤ１３０は、上記シリコン基板において、アノード１３０ａと光透過性を有するカソードとで白色有機ＥＬ層を挟持した素子である。そして、ＯＬＥＤ１３０の出射側（カソード側）にはＲＧＢのいずれかに対応したカラーフィルターが重ねられる。なお、白色有機ＥＬ層を挟んで配置される２つの反射層間の光学距離を調整してキャビティ構造を形成し、ＯＬＥＤ１３０から発せられる光の波長を設定してもよい。この場合、カラーフィルターを有していてもよいし、有さなくてもよい。

このようなＯＬＥＤ１３０において、アノード１３０ａからカソードに電流が流れると、アノード１３０ａから注入された正孔とカソードから注入された電子とが有機ＥＬ層で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光は、シリコン基板（アノード１３０ａ）とは反対側のカソードを透過し、カラーフィルターによる着色を経て、観察者側に視認される構成となっている。

図７を参照して電気光学装置１の動作について説明する。図７は、電気光学装置１における各部の動作を説明するためのタイミングチャートである。この図に示されるように、走査線駆動回路６は、走査信号Ｇwr(1)〜Ｇwr(M)を順次Ｌレベルに切り替えて、１フレームの期間において１〜M行目の走査線１２を１水平走査期間（Ｈ）毎に順番に走査する。
１水平走査期間（Ｈ）での動作は、各行の画素回路１１０にわたって共通である。そこで以下については、ｍ１行目が水平走査される水平走査期間において、特にｍ１行（３ｎ−２）列の画素回路１１０について着目して動作を説明する。

本実施形態ではｍ１行目の水平走査期間は、大別すると、図７において（ａ）で示される初期化期間と、（ｂ）で示される補償期間と、（ｃ）で示される書込期間と、（ｄ）で示される非発光期間とに分けられる。また、次の水平走査期間は、（ｄ）で示される非発光期間が継続し、さらに次の水平走査期間は、（ｅ）で示される発光期間となり、１フレームの期間経過後に再びｍ１行目の水平走査期間に至る。このため、時間の順でいえば、初期化期間→補償期間→書込期間→非発光期間→発光期間というサイクルの繰り返しとなる。

図８は、発光期間における画素回路１１０などの動作を説明する図である。なお、図８においては、動作説明で重要となる電流経路を太線で示し、オフ状態のトランジスター又はトランスミッションゲート上には太線で「Ｘ」印を付している（以下の図９、図１０、図１１、及び図１４においても同様である）。

＜初期化期間＞
図７に示されるように、ｍ１行目の初期化期間では、走査信号Ｇwr(m1)はＨレベルであり、制御信号Ｇel(m1)はＨレベルであり、制御信号Ｇcmp(m1)はＨレベルであり、制御信号Ｇfix(m1)はＬレベルである。制御信号Ｇorst(m1)はＬレベルである。
このため、図８に示されるように、ｍ１行（３ｎ−２）列の画素回路１１０においては第５トランジスター１２５，第１トランジスター１２６がオンする一方、駆動トランジスター１２１、第２トランジスター１２２、第３トランジスター１２３、第４トランジスター１２４がオフする。これにより、ＯＬＥＤ１３０に供給される電流の経路が遮断されるので、ＯＬＥＤ１３０は、オフ（非発光）状態となる。

図８に示されるように、第５トランジスタートランジスター１２５がオンすることにより、ＯＬＥＤ１３０のアノード１３０ａと給電線１６とが電気的に接続され、アノード１３０ａの電位がリセット電位Ｖorstに設定される

ここで、初期化期間においてデータ転送回路ＤＴでは、制御信号／ＧiniがＬレベルになり、制御信号ＧiniがＨレベルになるので図８に示されるようにトランスミッションゲート４５がオンし、制御信号ＧcplがＬレベルになり、制御信号/ＧcplがＨレベルになるので図８に示されるようにトランスミッションゲート４２がオフする。また、制御信号Ｇfix(k)はＬレベルであるため、第１トランジスター１２６がオンしている。このため、図８に示されるように転送容量１３３の第１電極１３３−１に接続された第１データ転送線１４−１が初期電位Ｖiniに設定されると共に、第１データ転送線１４−１と第２データ転送線１４−２とが電気的に接続され、転送容量１３３の第２電極１３３−２も初期電位Ｖiniに設定される。これにより、転送容量１３３が初期化される。

また、初期化期間におけるデマルチプレクサＤＭ（ｎ）では、制御信号Ｓel(1)がＨレベルになり、制御信号/Ｓel(1)がＬレベルになるので、図８に示されるようにトランスミッションゲート３４がオンする。これにより、容量値Ｃrfの保持容量４１に階調電位が書き込まれる。

ところで、本実施形態では、ｍ１行（３ｎ−２）列の画素回路１１０が接続されている第２データ転送線１４−２と、ｍ２行（３ｎ−２）列の画素回路１１０が接続されている第２データ転送線１４−２とは別になっている。従って、ｍ１行目の初期化期間には制御信号Ｇfix(m1)によって制御される第１トランジスター１２６が用いられ、図９に示されるようにｍ２行目の初期化期間には制御信号Ｇfix(m2)によって制御される第１トランジスター１２６が用いられる。

＜補償期間＞
初期化期間を終えると補償期間が開始する。ｍ１行目の補償期間では、走査信号Ｇwr(m1)はＬレベルであり、制御信号Ｇel(m1)はＨレベルであり、制御信号Ｇcmp(m1)はＬレベルであり、制御信号Ｇfix(m1)はＨレベルである。制御信号Ｇorst(m1)はＬレベルである。
このため、図１０に示されるように、ｍ１行（３ｎ−２）列の画素回路１１０においては第２トランジスター１２２、第３トランジスター１２３、第５トランジスター１２５がオンする一方、第４トランジスター１２４、第１トランジスター１２６がオフする。このとき、駆動トランジスター１２１のゲートｇは、第２トランジスター１２２と第３トランジスター１２３とを介して自身のドレインに接続（ダイオード接続）され、駆動トランジスター１２１にはドレイン電流が流れてゲートｇを充電する。
すなわち、駆動トランジスター１２１のドレインとゲートｇとは、第２データ転送線１４−２に接続され、駆動トランジスター１２１の閾値電圧をＶthとすると、駆動トランジスター１２１のゲートｇの電位Ｖｇは、（Ｖel−Ｖth）に漸近していく。

ここで、補償期間のデータ転送回路ＤＴにおいては、制御信号/ＧiniがＬレベルになり、制御信号ＧiniがＨレベルになるので、図１０に示されるようにトランスミッションゲート４５がオンし、制御信号ＧcplがＬレベルになり、制御信号/ＧcplがＨレベルになるので、トランスミッションゲート４２がオフする。このとき、上述したように従来の構成と比較して第２データ転送線１４−２が短いため、第２データ転送線１４−２に付随する寄生容量への充電又は放電に要する時間が短縮され、補償期間自体が短縮される。

また、補償期間におけるデマルチプレクサＤＭ（ｎ）では、制御信号Ｓel(1)がＨレベルになり、制御信号／Ｓel(1)がＬレベルになるので、図１０に示されるようにトランスミッションゲート３４がオンする。これにより、容量値Ｃrfの保持容量４１に階調電位が書き込まれる。

なお、第４トランジスター１２４はオフしているため、駆動トランジスター１２１のドレインはＯＬＥＤ１３０と電気的に非接続である。また、初期化期間と同様、第５トランジスター１２５がオンすることによって、ＯＬＥＤ１３０のアノード１３０ａと給電線１６とが電気的に接続され、アノード１３０ａの電位がリセット電位Ｖorstに設定される。

＜書込期間＞
補償期間を終えると、書込期間が開始する。ｍ１行目の書込期間では、走査信号Ｇwr(m1)がＬレベルであり、制御信号Ｇel(m1)はＨレベルであり、制御信号Ｇcmp(m1)はＨレベルであり、制御信号Ｇfix(m1)はＨレベルである。制御信号Ｇorst(m1)はＬレベルである。
このため、図１１に示されるように、ｍ１行（３ｎ−２）列の画素回路１１０においてはトランジスター１２２、１２５がオンする一方、トランジスター１２３、１２４、１２６がオフする。

ここで、書込期間のデータ転送回路ＤＴにおいては、制御信号／ＧiniがＨレベルになるので、図１１に示されるようにトランスミッションゲート４５がオフし、制御信号ＧcplがＨレベルになるので、図１１に示されるようにトランスミッションゲート４２がオンする。このため、第１データ転送線１４−１及び第１電極１３３−１への初期電位Ｖiniの供給が解除されると共に、第１データ転送線１４−１及び第１電極１３３−１に対して容量値Ｃrfの保持容量４１の一方の電極が接続され、当該第１電極１３３−１に階調電位が供給される。そして、階調電位がレベルシフトされた信号が、駆動トランジスター１２１のゲートに供給され、画素容量１３２に書き込まれる。このように、本実施形態においては、データ転送回路ＤＴのトランスミッションゲート４２および保持容量４１、並びに転送容量１３３を用いて階調電位のレベルシフトが行われる。
なお、書込期間におけるデマルチプレクサＤＭ（ｎ）では、制御信号Ｓel(1)がＬレベルになるので、図１１に示されるようにトランスミッションゲート３４がオフする。

なお、第４トランジスター１２４はオフしているため、駆動トランジスター１２１のドレインはＯＬＥＤ１３０と電気的に非接続である。また、初期化期間と同様、第５トランジスター１２５がオンすることによって、ＯＬＥＤ１３０のアノード１３０ａと給電線１６とが電気的に接続され、アノード１３０ａの電位がリセット電位Ｖorstに初期化される。

なお、ｍ行目の書込期間が開始されるまで（初期化期間、補償期間の間）に、制御回路３は、ｎ番目のグループでいえば、データ信号Ｖd(n)を順番に、ｍ行（３ｎ−２）列、ｍ行（３ｎ−１）列、ｍ行（３ｎ）列の画素の階調レベルに応じた電位に切り替える。
一方、制御回路３は、データ信号の電位の切り替えに合わせて制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)を順番に排他的にＨレベルとする。制御回路３は、図示は省略しているが、制御信号Ｓel(1)、Ｓel(2)、Ｓel(3)とは論理反転の関係にある制御信号／Ｓel(1)、／Ｓel(2)、／Ｓel(3)についても出力している。これによって、デマルチプレクサＤＭでは、各グループにおいてトランスミッションゲート３４がそれぞれ左端列、中央列、右端列の順番でオンする。

ところで、左端列のトランスミッションゲート３４が制御信号Ｓel(1)、／Ｓel(1)によってオンしたとき、第１データ転送線１４−１及び第１電極１３３−１の電位の変化量をΔＶとすると、第２データ転送線１４−２及び駆動トランジスター１２１のゲートｇの電位の変化量ΔＶｇは、下記（式２）で表せる。但し、転送容量１３３の容量値Ｃ１は画素回路１１０の行数に比例して容量値を調整可能であり、１行当たりの容量Ｃ１ａとする。また、1行当たりの第２データ転送線１４−２に付随する寄生容量の容量値をＣ３ａとする。また、上述したように、一本の第２データ転送線１４−２に接続された画素回路１１０の行数をＮbと表す。

ここでΔＶとΔＶｇとの比を、下記の(式３）で示すように圧縮率Ｒとする。

つまり、書込期間における駆動トランジスター１２１のゲートｇの電位Ｖｇは、補償期間における電位Ｖｇから、第１データ転送線１４−１及び第１電極１３３−１の電位の変化量ΔＶに対して、Ｒを乗じた値だけレベルシフトした（データ圧縮された）値となる。この書込期間を終えると、後述する発光期間が開始する。

上述した（式２）に示される関係から、一本の第２データ転送線１４−２に対して接続する画素回路１１０の個数Ｎbが多いほど（１ブロック内に含まれる画素回路１１０の個数Ｎbが多いほど）、ΔＶｇとΔＶとは近い値になる。換言すれば、Ｎbの値が大きいほど、（式４）に示すＲは１に近づく。
ここで、第２データ転送線１４−２に接続する画素回路１１０の個数Ｎb（１ブロック内に含まれる画素回路１１０の個数Ｎb）は、補償動作の完了に要する時間と、データ圧縮の圧縮率と、を鑑みて決定することが好ましい。以下、具体的に説明する。
まず、補償動作の完了に要する時間について説明する。補償期間を終えた時点の駆動トランジスター１２１のゲートｇの電位Ｖｇ（補償点）が、階調電圧の中間階調に設定されていることが好ましいところ、Ｎbの値が小さいほど、駆動トランジスター１２１のゲートｇに付随する寄生容量が小さくなるため、補償期間が極端に短くなってしまい、結果として走査信号Ｇwr(m)の立上がり（立下り）におけるなまりの影響を受けて、走査信号Ｇwr(m)を供給する側と供給される側とで補償期間が異なってしまう虞がある。この場合、当該虞をなくす程度に駆動能力の高い走査線駆動回路６が必要となってしまう。
また、データ圧縮の圧縮率については、（式２）に示されるように、Ｎbの値が小さいほど圧縮率が大きくなり、逆にＮbの値が大きいほど圧縮率は小さくなる。
従って、補償動作の完了に要する時間と、データ圧縮の圧縮率とを鑑みて、Ｎbの値を適切な値に決定することが好ましい。例えば全行数Ｍが７２０行の場合、Ｎbを９０個とし、総ブロック数Ｋを８個としてもよい。

＜非発光期間＞
図７のタイミングチャートに示されるように、走査信号Ｇwr(m1)がＬレベルからＨレベルに立ち上がり、書込期間を終えると、１水平走査期間（Ｈ）の残りの期間及び次の１水平走査期間（Ｈ）は、非発光期間となる。非発光期間においては、全てのトランジスターがオフとなり、制御信号Ｇorst(m1)はＬレベルである。

＜発光期間＞
非発光期間を終えると、発光期間が開始する。図７のタイミングチャートに示されるように、ｍ１行目の発光期間では、走査信号Ｇwr(m1)がＨレベルであり、制御信号Ｇel(m1)はＬレベルであり、制御信号Ｇcmp(m1)はＨレベルであり、制御信号Ｇfix(k)はＨレベルである。制御信号Ｇorst(m1)はＨレベルである。
このため、図１２に示されるようにｍ１行（３ｎ−２）列の画素回路１１０においては、第４トランジスター１２４がオンする一方、第２トランジスター１２２、第３トランジスター１２３，第５トランジスター１２５，第１トランジスター１２６がオフする。これにより、駆動トランジスター１２１は、画素容量１３２によって保持された電圧、すなわちゲート・ソース間の電圧Ｖgsに応じた駆動電流Ｉdsを、ＯＬＥＤ１３０に供給する。つまり、ＯＬＥＤ１３０は、駆動トランジスター１２１によって各画素の指定階調に応じた階調電位に応じた電流が供給され、当該電流に応じた輝度で発光する。

ここで、発光期間においてデータ転送回路ＤＴでは、制御信号/ＧiniがＨレベルになり、制御信号ＧiniがＬレベルになるので図１２に示されるようにトランスミッションゲート４５がオフし、制御信号ＧcplがＬレベルになり、制御信号/ＧcplがＨレベルになるので、トランスミッションゲート４２がオフする。また、発光期間におけるデマルチプレクサＤＭ（ｎ）では、制御信号Ｓel（1）がＬレベルになり、制御信号/Ｓel（1）がＨレベルになるので、トランスミッションゲート３４がオフする。

なお、ｍ１行目の発光期間は、ｍ１行目以外が水平走査されている期間であるから、トランスミッションゲート３４、トランスミッションゲート４２、トランスミッションゲート４５はこれらの行の動作に合わせてオン又はオフするので、第１データ転送線１４−１及び第２データ転送線１４−２の電位は適宜変動する。特に、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３がオフの場合には、第２データ転送線１４−２は、フローティングの状態となり、電位が変動し易い。

そこで、本実施形態においては、一つのブロックＢにおける発光期間に、第１トランジスター１２６をオンさせることにより、第１データ転送線１４−１と第２データ転送線１４−２とを導通状態にして、第２データ転送線１４−２に初期電位Ｖiniを供給する期間を設ける。
ｍ１行目やｍ２行目等の画素回路１１０が属するブロックをブロックＢ（ｍ）とすると、ブロックＢ（ｍ）の次のブロックであるブロックＢ（ｎ）における初期化期間は、ブロックＢ（ｍ）においては発光期間である。本実施形態では、例えば、前記ブロックＢ（ｍ）の次のブロック（ｎ）を一のブロックとし、前記ブロックＢ（ｍ）を他のブロックとすると、一のブロックであるブロックＢ（ｎ）における初期化期間であって、他のブロックであるブロックＢ（ｍ）における発光期間に、第１トランジスター１２６をオンさせて第１データ転送線１４−１と第２データ転送線１４−２とを導通状態にして、第２データ転送線１４−２に初期電位Ｖiniを供給する。

図１３に示されるように、時刻ｔ１から時刻ｔ４までの期間では、ブロックＢ（ｍ）において初期化期間、補償期間、書込期間の処理が実行される。
時刻ｔ５から時刻ｔ６では、ブロックＢ（ｍ）の次のブロックであるブロックＢ（ｎ）において初期化期間の処理が実行されるが、この期間はブロックＢ（ｍ）においては発光期間である。しかし、本実施形態においては、ブロックＢ（ｎ）において初期化期間の処理が実行される際に、ブロックＢ（ｍ）を始めとして他のブロックＢにおいて、制御信号ＧfixをＬレベルにする。その結果、図１４に示すように、第１トランジスター１２６がオンし、ブロックＢ（ｍ）を始めとして他のブロックＢにおいて、第１データ転送線１４−１と第２データ転送線１４−２とが導通状態となって、第２データ転送線１４−２に初期電位Ｖiniが供給されることになる。

以下、同様にして、ブロックＢ（ｎ）において初期化期間の処理が実行される時刻ｔ８から時刻ｔ９までの期間、時刻ｔ１１から時刻ｔ１２までの期間、及び時刻ｔ１４から時刻ｔ１５までの期間では、ブロックＢ（ｍ）を始めとして他のブロックＢにおいて、制御信号ＧfixをＬレベルにする。その結果、図１４に示すように、第１トランジスター１２６がオンし、ブロックＢ（ｍ）を始めとして他のブロックＢにおいて、第１データ転送線１４−１と第２データ転送線１４−２とが導通状態となって、第２データ転送線１４−２に初期電位Ｖiniが供給されることになる。

以上のように、本実施形態によれば、発光期間中にフローティングノードになる第２トランジスター１２２の転送容量１３３側の第２データ転送線１４−２を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Ｖiniに設定するので、第２データ転送線１４−２の電位が電源電圧に近づくことを抑えることができる。その結果、第２トランジスター１２２がオンすることがなく、画素容量１３２において電圧が保持され、表示の不具合を発生させることがない。

＜構造＞
次に、本実施形態における電気光学装置１の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の電気光学装置１とは相違させている。図１５及び図１６は、電気光学装置１の各要素を形成する各段階での基板１０の表面の様子を画素回路１１０の１個分に着目して図示した平面図である。図１７は、電気光学装置１の断面図である。図１５及び図１６のI−I’線を含む断面に対応した断面図が図１７に相当する。なお、図１５及び図１６の平面図であるが、各要素の視覚的な把握を容易化する観点から、図１７と共通する各要素に図１７と同態様のハッチングが便宜的に付加されている。

図１５のアクティブ層を示す部分及び図１７から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、画素回路１１０の各トランジスター１２１，１２２，１２３，１２４，１２５，１２６の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。画素回路１１０の各トランジスター１２１，１２２，１２３，１２４，１２５，１２６のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。
図１５のゲート層を示す部分及び図１７から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスター１２１，１２２，１２３，１２４，１２５，１２６のゲート層ＧＴ（ＧＴdr，ＧＴwr，ＧＴcmp，ＧＴel，ＧＴorst，ＧＴfix）が絶縁膜Ｌ０の面上に形成される。各トランジスター１２１，１２２，１２３，１２４，１２５，１２６のゲート層ＧＴは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。

図１７から理解される通り、各トランジスター１２１，１２２，１２３，１２４，１２５，１２６のゲート層ＧＴが形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＨ）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。

絶縁層ＬＡは、各トランジスター１２１，１２２，１２３，１２４，１２５，１２６のゲート層ＧＴが形成された絶縁膜Ｌ０の面上に形成される。図１５の金属層Ａを示す部分及び図１７から理解される通り、絶縁層ＬＡの面上には、複数の中継電極ＱＡ（ＱＡ１〜Ｑ１２）が形成される。

図１５の金属層Ａを示す部分及び図１７から理解される通り、中継電極ＱＡ１は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ２を介して第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＡ２は、絶縁層ＬＡを貫通する導通孔ＨＢ１を介して第１トランジスター１２６のゲート層ＧＴfixに導通する。中継電極ＱＡ３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１を介して第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ７を介して第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。さらに、中継電極ＱＡ３は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ９を介して第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。以上のように、中継電極ＱＡ３はソース電極であり、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａ、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。

中継電極ＱＡ４は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ４を介して第５トランジスター１２５のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＡ５は、絶縁層ＬＡを貫通する導通孔ＨＢ２を介して第５トランジスター１２５のゲート層ＧＴorstに導通する。中継電極ＱＡ６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ３を介して第５トランジスター１２５のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

また、中継電極ＱＡ６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ５を介して第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＡ７は、絶縁層ＬＡを貫通する導通孔ＨＢ３を介して第４トランジスター１２４のゲート層ＧＴelに導通する。中継電極ＱＡ８は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ６を介して第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ８は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ８を介して第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。さらに、中継電極ＱＡ８は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１２を介して駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。以上のように、中継電極ＱＡ６はソース電極であり、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。また、中継電極ＱＡ８もソース電極であり、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａ、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。

中継電極ＱＡ９は、絶縁層ＬＡを貫通する導通孔ＨＢ４を介して第３トランジスター１２３のゲート層ＧＴcmpに導通する。中継電極ＱＡ１０は、絶縁層ＬＡを貫通する導通孔ＨＢ５を介して第２トランジスター１２２のゲート層ＧＴwrに導通する。中継電極ＱＡ１１は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１０を介して第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ１１は、絶縁層ＬＡを貫通する導通孔ＨＢ６を介して駆動トランジスター１２１のゲート層ＧＴdrに導通する。中継電極ＱＡ１２は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１１を介して駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

絶縁層ＬＢは、複数の中継電極ＱＡ（ＱＡ１，ＱＡ２，ＱＡ３，ＱＡ４，ＱＡ５，ＱＡ６，ＱＡ７，ＱＡ８，ＱＡ９，ＱＡ１０，ＱＡ１１，ＱＡ１２）が形成された絶縁層ＬＡの面上に形成される。図１５の金属層Ｂを示す部分及び図１７から理解される通り、絶縁層ＬＢの面上には、走査線１２、給電線１１６、複数の制御線１４３〜１４６、及び複数の中継電極ＱＢ（ＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４）が形成される。
図１５の金属層Ｂを示す部分及び図１７から理解される通り、第１の導電線の一例としての走査線１２は、絶縁層ＬＢを貫通する導通孔ＨＣ９を介して第２トランジスター１２２のゲート層ＧＴwrに導通する。走査線１２は、複数の画素回路１１０にわたり第２トランジスター１２２のチャネル長の方向（Ｘ方向）に沿って延在する。

給電線１１６は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子に導通する。給電線１１６は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。給電線１１６は、絶縁層ＬＢを貫通する導通孔ＨＣ１０を介して駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。給電線１１６は、複数の画素回路１１０にわたり駆動トランジスター１２１のチャネル長の方向（Ｘ方向）に沿って延在する。給電線１１６は、絶縁層ＬＣにより、後述する転送容量１３３の第２電極１３３−２からは電気的に絶縁される。
制御線１４３は、図１５の金属層Ｂを示す部分及び図１７から理解される通り、絶縁層ＬＢを貫通する導通孔ＨＣ７と、中継電極ＱＡ９と、絶縁層ＬＡを貫通するＨＢ４とを介して第３トランジスター１２３のゲート層ＧＴcmpに導通する。また、制御線１４３は、第３トランジスター１２３のチャネル長の方向（Ｘ方向）に沿って延在する。

制御線１４４は、図１５の金属層Ｂを示す部分及び図１７から理解される通り、絶縁層ＬＢを貫通する導通孔ＨＣ６と、中継電極ＱＡ７と、絶縁層ＬＡを貫通するＨＢ３とを介して第４トランジスター１２４のゲート層ＧＴelに導通する。また、制御線１４４は、第４トランジスター１２４のチャネル長の方向（Ｘ方向）に沿って延在する。
制御線１４５は、絶縁層ＬＢを貫通する導通孔ＨＣ３と、中継電極ＱＡ５と、絶縁層ＬＡを貫通するＨＢ２とを介して第５トランジスター１２５のゲート層ＧＴorstに導通する。また、制御線１４５は、第５トランジスター１２５のチャネル長の方向（Ｘ方向）に沿って延在する。
制御線１４６は、絶縁層ＬＢを貫通する導通孔ＨＣ２と、中継電極ＱＡ２と、絶縁層ＬＡを貫通するＨＢ１とを介して第１トランジスター１２６のゲート層ＧＴfixに導通する。また、制御線１４６は、第１トランジスター１２６のチャネル長の方向（Ｘ方向）に沿って延在する。

中継電極ＱＢ１は、図１５の金属層Ｂ及び金属層Ａの部分から理解される通り、絶縁層ＬＢを貫通する導通孔ＨＣ１を介して中継電極ＱＡ１に導通される。中継電極ＱＢ２は、絶縁層ＬＢを貫通する導通孔ＨＣ４を介して中継電極ＱＡ４に導通される。中継電極ＱＢ３は、絶縁層ＬＢを貫通する導通孔ＨＣ５を介して中継電極ＱＡ６に導通される。中継電極ＱＢ４は、絶縁層ＬＢを貫通する導通孔ＨＣ８を介して中継電極ＱＡ３に導通される。

絶縁層ＬＣは、走査線１２と、複数の制御線１４３〜１４６と、複数の中継電極ＱＢ（ＱＢ１，ＱＢ２，ＱＢ３，ＱＢ４）とが形成された絶縁層ＬＢの面上に形成される。図１５の金属層Ｃの部分及び図１７から理解される通り、絶縁層ＬＣの面上には、第２データ転送線１４−２と、転送容量１３３の第２電極１３３−２と、複数の中継電極ＱＣ（ＱＣ１，ＱＣ２，ＱＣ３）とが形成される。
第３の導電層の一例としての第２データ転送線１４−２は、複数の画素回路１１０にわたりＹ方向に沿って延在する。第２データ転送線１４−２は、絶縁層ＬＣを貫通する導通孔ＨＤ４と、中継電極ＱＢ４と、絶縁層ＬＢを貫通する導通孔ＨＣ８と、中継電極ＱＡ３とを介して、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに導通される。また、第２データ転送線１４−２は、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａと、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａとに導通される。
転送容量（第１容量）１３３の第５の導電層の一例としての第２電極１３３−２は、画素回路１１０において、走査線１２、制御線１４３、及び制御線１４４を覆う矩形の電極であり、第２データ転送線１４−２と一体に形成される。

図１５及び図１７から理解される通り、中継電極ＱＣ１は、絶縁層ＬＣを貫通する導通孔ＨＤ１を介して中継電極ＱＢ１に導通される。中継電極ＱＣ２は、絶縁層ＬＣを貫通する導通孔ＨＤ２を介して中継電極ＱＢ２に導通される。中継電極ＱＣ３は、絶縁層ＬＣを貫通する導通孔ＨＤ３を介して中継電極ＱＢ３に導通される。

絶縁層ＬＤは、第２データ転送線１４−２と、転送容量１３３の第２電極１３３−２と、複数の中継電極ＱＣ（ＱＣ１，ＱＣ２，ＱＣ３）とが形成された絶縁層ＬＣの面上に形成される。図１５の容量電極層の部分及び図１７から理解される通り、絶縁層ＬＤの面上には、転送容量１３３の第１電極１３３−１が形成される。
転送容量（第１容量）１３３の第４の導電層の一例としての第１電極１３３−１は、絶縁層ＬＤを介して第２電極１３３−２と対向する矩形の容量電極である。第１電極１３３−１は、絶縁層ＬＤを介して第２電極１３３−２と対向する。このように、転送容量１３３は、金属である第１電極１３３−１と、絶縁層ＬＤと、金属である第２電極１３３−２とから構成され、ＭＩＭ(Metal-Insulator-Metal)構造を有している。したがって、転送容量１３３は、大容量化が容易である。また、転送容量１３３は、画素回路１１０の表示領域内に形成されるので、電気光学装置の小型化を図ることができる。

絶縁層ＬＥは、転送容量１３３の第１電極１３３−１が形成された絶縁層ＬＤの面上に形成される。図１６の金属層Ｄの部分及び図１７から理解される通り、絶縁層ＬＥの面上には、第１データ転送線１４−１と、給電線１６と、中継電極ＱＤ１が形成される。
第２の導電層の一例としての第１データ転送線１４−１は、複数の画素回路１１０にわたりＹ方向に沿って延在する。第１データ転送線１４−１は、絶縁層ＬＥを貫通する導通孔ＨＦ１，ＨＦ２，ＨＦ３を介して、転送容量１３３の第１電極１３３−１に導通される。また、第１データ転送線１４−１は、絶縁層ＬＥ及び絶縁層ＬＤを貫通する導通孔ＨＥ１と、中継電極ＱＣ１と、絶縁層ＬＣを貫通する導通孔ＨＤ１と、中継電極ＱＢ１と、絶縁層ＬＢを貫通する導通孔ＨＣ１と、中継電極ＱＡ１と、絶縁層ＬＡ及び絶縁膜Ｌ０を貫通する導通孔ＨＡ２とを介して、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａとに導通される。

第６の導電層としての給電線１６は、複数の画素回路１１０にわたりＹ方向に沿って延在する。給電線１６は、絶縁層ＬＥ及び絶縁層ＬＤを貫通する導通孔ＨＥ２と、中継電極ＱＣ２と、絶縁層ＬＣを貫通する導通孔ＨＤ２と、中継電極ＱＢ２と、絶縁層ＬＢを貫通する導通孔ＨＣ４と、中継電極ＱＡ４と、絶縁層ＬＡ及び絶縁膜Ｌ０を貫通する導通孔ＨＡ４とを介して、第５トランジスター１２５のドレイン領域またはソース領域を形成する能動領域１０Ａとに導通される。中継電極ＱＤ１は、絶縁層ＬＥを貫通する導通孔ＨＥ３を介して、中継電極ＱＣ３に導通される。
また、給電線１６は、第１データ転送線１４−１と同層に形成され、絶縁層ＬＦを介して、第１データ転送線１４−１との間に所定の間隙を有して配置される。このようにしてシールド容量（第２容量）１３４が形成され、第１データ転送線１４−１はシールド線としての給電線１６によってシールドされることになる。

絶縁層ＬＦは、第１データ転送１４−１と、給電線１６と、中継電極ＱＤ１とが形成された絶縁層ＬＥの面上に形成される。図１６の反射層の部分及び図１７から理解される通り、絶縁層ＬＦの面上には、反射層５０が形成される。反射層５０は、画素回路１１０毎に個別に形成されている。反射層５０は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。図１６の反射層の部分及び図１７から理解されるように、反射層５０は、絶縁層ＬＦを貫通する導通孔ＨＧ１を介して中継電極ＱＤ１に導通する。中継電極ＱＤ１は、導通孔ＨＥ３、中継電極ＱＣ３、導通孔ＨＤ３、中継電極ＱＢ３、導通孔ＨＣ５、中継電極ＱＡ６、導通孔ＨＡ５、及び導通孔ＨＡ３を介して、第４トランジスター１２４のドレイン領域またはソース領域、及び第５トランジスター１２４のドレイン領域またはソース領域と導通される。

反射層５０が形成された絶縁層ＬＦの面上には、図１７に示される通り、光路調整層ＬＧが形成される。光路調整層ＬＧは、各画素回路１１０の共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。

図１６の画素電極層の部分及び図１７に示される通り、光路調整層ＬＧの面上には、画素回路１１０毎のアノード１３０ａが形成される。アノード１３０ａは、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。アノード１３０ａは、光路調整層ＬＧを貫通する導通孔ＨＨ１を介して、反射層５０と導通する。したがって、アノード１３０ａは、反射層５０を介して第４トランジスター１２４のドレイン領域またはソース領域、及び第５トランジスター１２４のドレイン領域またはソース領域と導通する。

アノード１３０ａが形成された光路調整層ＬＧの面上には、図１６の画素定義膜の部分及び図１７に例示される通り、基板１０の全域にわたり画素定義膜５１が形成される。画素定義膜５１は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図１６の画素定義膜の部分から理解される通り、画素定義膜５１には、各アノード１３０ａに対応する開口部５１Ａが形成される。画素定義膜５１のうち開口部５１Ａの内周縁の近傍の領域はアノード１３０ａの周縁に重なる。すなわち、開口部５１Ａの内周縁は平面視でアノード１３０ａの周縁の内側に位置する。各開口部５１Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義膜５１は平面視で格子状に形成される。尚、開口部５１Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部５１Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。

その他にも、詳細な説明は省略するが、アノード１３０ａの上層には、発光機能層、ＯＬＥＤ１３０のカソード、及び封止体が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体の表面に画素回路１１０毎にカラーフィルターを形成することも可能である。

また、図示を省略するが、画素回路１１０には別の電源線層としての共通電極１１８が形成される。共通電極１１８は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子に導通する。給電線１１６及び低位側の電源電位Ｖｃｔが供給される共通電極１１８は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。共通電極１１８は、アノード１３０ａと導通する。

上述したように、駆動トランジスター１２１のゲートｇに供給する電位Ｖｇのデータ圧縮率を高めるためには、転送容量（第１容量）１３３を大きくすることが望ましいが、本実施形態によれば、転送容量１３３を、それぞれ異なる層に形成された第１電極１３３−１と、第２電極１３３−２と、これらの電極の間の絶縁層ＬＤとにより形成し、ＭＩＭ(Metal-Insulator-Metal)構造を採るため、チップ面積の増大を防ぎつつ、転送容量１３３の大容量化が可能である。また、転送容量１３３は、第２トランジスター１２２及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成されるので、画素回路１１０の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
また、シールド容量（第２容量）１３４については、絶縁層ＬＦを介して、第１データ転送線１４−１とシールド線としての給電線１６とを所定の間隙で配置することによって形成する。したがって、シールド容量１３４は、２本の平行な配線によって形成されるので、Ｙ方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量１３４についても画素回路１１０の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。

本実施例では、画素回路１１０ごとに転送容量１３３を形成したが、第２データ転送線１４−２ごとに転送容量１３３を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。

図１５ないし図１７から理解されるように、本実施形態においては、供給される信号の振幅が大きい第１データ転送線１４−１は、圧縮された信号が供給される第２データ信号線１４−２よりも上層に形成されている。つまり、駆動トランジスター１２１のゲートに対する、第１データ転送線１４−１に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター１２１のゲートの電位の変動を抑制して、表示品位を向上させることができる。

また、図１５及び図１７から理解されるように、本実施形態においては、第２データ転送線１４−２は、駆動トランジスター１２１、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図１５及び図１７から理解されるように、駆動トランジスター１２１の第２電流端に接続される電源線としての給電線１１６は、第２データ転送線１４−２よりも下層に形成されるので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図１５から理解されるように、駆動トランジスター１２１は電源線としての給電線１１６に覆われているので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。

図１５ないし図１７から理解されるように、転送容量１３３の第１電極１３３−１と第２電極１３３−２は、第１データ転送線１４−１が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量１３３を形成することができる。

図１５の金属層Ａの部分に示すように、第１トランジスター１２６と第１データ転送線１４−１との接続位置を点線の楕円Ａで示し、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を点線の楕円Ｂで示す。また、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を点線の楕円Ｃで示す。このように示すと、画素回路の平面視においては、第１トランジスター１２６と第１データ転送線１４−１との接続位置を示す点線の楕円Ａは、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を示す点線の楕円Ｂよりも、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を示す点線の楕円Ｃに近くなるように設定されている。

第１データ転送線１４−１には振幅の高い信号が供給され、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）には、ノイズが発生する可能性がある。しかし、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）は、画素回路の平面視において、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）よりも、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置（楕円Ｂ）から遠い位置に設定されている。したがって、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）にノイズが発生したとしても、駆動トランジスター１２１に対するノイズの影響を抑えることができ、表示品位を向上させることができる。

また、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置（楕円Ｂ）、及び第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）のそれぞれは、当該画素回路１１０における電源線としての給電線１１６と、Ｙ方向に隣り合うブロックの画素回路１１０における電源線としての給電線１１６との間に配置されることになる。したがって、給電線１１６がシールドとなり、ノイズの影響を低減することができる。

また、図１５に示すように、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）は、リセット電位供給線としての給電線１６に接続される第５トランジスター１２５のゲート層ＧＴorstに接続される制御線１４５と、第１トランジスター１２６のゲート層ＧＴfixに接続それる制御線１４６との間に配置される。したがって、第１データ転送線１４−１に振幅の高い信号が供給されてノイズが発生したとしても、制御線１４５と制御線１４６がシールドとして機能し、駆動トランジスター１２１に対するノイズの影響を低減することができる。

また、図１５に示すように、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）は、リセット電位供給線としての給電線１６に接続される第５トランジスター１２５のゲート層ＧＴorstに接続される制御線１４５と、第４トランジスター１２４のゲート層ＧＴelに接続それる制御線１４４との間に配置される。したがって、第１データ転送線１４−１に振幅の高い信号が供給されてノイズが発生したとしても、制御線１４５と制御線１４４がシールドとして機能し、駆動トランジスター１２１に対するノイズの影響を低減することができる。

＜第２実施形態＞
次に、本発明の第２実施形態について添付図面の図１８ないし図２０を参照しつつ説明する。なお、第１実施形態との共通箇所については、同一符号を付して説明を省略する。
本実施形態の回路は、図４に示す第１実施形態の回路と同様である。本実施形態は、図１８ないし図２０に示すように、各トランジスターの平面視上の配置が第１実施形態と異なっている。但し、各配線の層上の位置関係は第１実施形態と同様である。

本実施形態においても、図１８及び図２０から理解されるように、転送容量（第１容量）１３３は、金属である第１電極１３３−１と、絶縁層ＬＤと、金属である第１電極１３３−２とから形成され、ＭＩＭ(Metal-Insulator-Metal)構造により形成される。したがって、転送容量１３３の大容量化が可能であり、駆動トランジスター１２１のゲートｇに供給する電位Ｖｇのデータ圧縮率を高めることができる。また、転送容量１３３は、第２トランジスター１２２及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成されるので、画素回路１１０の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。

図１９及び図２０から理解されるように、シールド容量（第２容量）１３４については、絶縁層ＬＦを介して、第１データ転送線１４−１とシールド線としての給電線１６とを所定の間隙で配置することによって形成する。したがって、シールド容量１３４は、２本の平行な配線によって形成されるので、Ｙ方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量１３４についても画素回路１１０の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。

本実施例においても、画素回路１１０ごとに転送容量１３３を形成したが、第２データ転送線１４−２ごとに転送容量１３３を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。

図１８ないし図２０から理解されるように、本実施形態においては、供給される信号の振幅が大きい第１データ転送線１４−１は、圧縮された信号が供給される第２データ信号線１４−２よりも上層に形成されている。つまり、駆動トランジスター１２１のゲートに対する、第１データ転送線１４−１に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター１２１のゲートの電位の変動を抑制して、表示品位を向上させることができる。

また、図１８及び図２０から理解されるように、本実施形態においては、第２データ転送線１４−２は、駆動トランジスター１２１、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
図１８に示す中継電極ＱＡ３はソース電極であり、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａ、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
また、図１８に示す中継電極ＱＡ８もソース電極であり、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａ、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
さらに、図１８に示す中継電極ＱＡ１１もソース電極であり、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
さらに、図１８及び図２０から理解されるように、駆動トランジスター１２１の第２電流端に接続される電源線としての給電線１１６は、第２データ転送線１４−２よりも下層に形成されるので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図１８から理解されるように、駆動トランジスター１２１は電源線としての給電線１１６に覆われているので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。

図１８ないし図２０から理解されるように、転送容量１３３の第１電極１３３−１と第２電極１３３−２は、第１データ転送線１４−１が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量１３３を形成することができる。

図１８の金属層Ａの部分に示すように、第１トランジスター１２６と第１データ転送線１４−１との接続位置を点線の楕円Ａで示し、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を点線の楕円Ｂで示す。また、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を点線の楕円Ｃで示す。このように示すと、一つの画素回路１１０内で見た場合には、第１トランジスター１２６と第１データ転送線１４−１との接続位置を示す点線の楕円Ａは、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を示す点線の楕円Ｃよりも、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を示す点線の楕円Ｂに近くなっている。

しかしながら、図２１及び図２２に示すように、Ｙ方向及びＸ方向に隣り合う異なる画素回路１１０間で見た場合には、第１トランジスター１２６と第１データ転送線１４−１との接続位置を示す点線の楕円Ａは、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を示す点線の楕円Ｂよりも、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を示す点線の楕円Ｃに近くなっている。

したがって、第１データ転送線１４−１には振幅の高い信号が供給され、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）にノイズが発生したとしても、駆動トランジスター１２１に対するノイズの影響を抑えることができ、表示品位を向上させることができる。

また、図２１及び図２２に示すように、Ｙ方向及びＸ方向に隣り合う異なる画素回路１１０間で見た場合には、第１トランジスター１２６と第１データ転送線１４−１との接続位置を点線の楕円Ａは、第５トランジスター１２５のゲートに接続される制御線１４５と、駆動トランジスター１２６のゲートに接続される走査線１２との間に配置される。したがって、駆動トランジスター１２６のゲートは、制御線１４５と走査線１２との間に配置されることになり、制御線１４５と走査線１２とによりシールドされる。その結果、第１データ転送線１４−１には振幅の高い信号が供給され、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）にノイズが発生したとしても、駆動トランジスター１２１に対するノイズの影響を抑えることができ、表示品位を向上させることができる。

また、図１８に示すように、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置（楕円Ｂ）、及び第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）のそれぞれは、当該画素回路１１０における電源線としての給電線１１６と、Ｙ方向に隣り合うブロックの画素回路１１０における電源線としての給電線１１６との間に配置されることになる。したがって、給電線１１６がシールドとなり、ノイズの影響を低減することができる。

また、図１８に示すように、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）は第３トランジスター１２３のゲート層ＧＴcmpに接続される制御線１４３と、第１トランジスター１２６のゲート層ＧＴfixに接続それる制御線１４６との間に配置される。したがって、第１データ転送線１４−１に振幅の高い信号が供給されてノイズが発生したとしても、制御線１４３と制御線１４６がシールドとして機能し、駆動トランジスター１２１に対するノイズの影響を低減することができる。

また、図１８に示すように、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）は、リセット電位供給線としての給電線１６に接続される第５トランジスター１２５のゲート層ＧＴorstに接続される制御線１４５と、第４トランジスター１２４のゲート層ＧＴelに接続それる制御線１４４との間に配置される。したがって、第１データ転送線１４−１に振幅の高い信号が供給されてノイズが発生したとしても、制御線１４５と制御線１４４がシールドとして機能し、駆動トランジスター１２１に対するノイズの影響を低減することができる。

＜第３実施形態＞
次に、本発明の第３実施形態について添付図面の図２３ないし図２６を参照しつつ説明する。上述した各実施形態においては、６個のトランジスターを用いたが、本実施形態では、５個のトランジスターを用いる。

＜回路図＞
図２３に示すように、本実施形態においては、第５トランジスター１２５が設けられていない構成が、上述した各実施形態と異なっている。また、第１トランジスター１２６のドレインまたはソースには、初期電位Ｖiniが供給される給電線１７が接続されている。また、第１データ転送線１４−１には、トランスミッションゲート４５を介して、第１データ転送線１４−１を初期化する電圧Ｖrefが供給される。電圧Ｖrefは、初期電位Ｖiniと同じであってもよい。
本実施形態における動作は、上述した各実施形態と同様であり、発光期間中にフローティングノードになる第２トランジスター１２２の転送容量１３３側の第２データ転送線１４−２を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Ｖiniに設定するので、第２データ転送線１４−２の電位が電源電圧に近づくことを抑えることができる。その結果、第２トランジスター１２２がオンすることがなく、画素容量１３２において電圧が保持され、表示の不具合を発生させることがない。

＜構造＞
次に、第３実施形態の電気光学装置１の具体的な構造を以下に詳述する。なお、以下の説明で参照する各図面では、説明の便宜のために、各要素の寸法や縮尺を実際の電気光学装置１とは相違させている。図２４及び図２５は、電気光学装置１の各要素を形成する各段階での基板１０の表面の様子を画素回路１１０の１個分に着目して図示した平面図である。図２６は、電気光学装置１の断面図である。図２４及び図２５のI−I’線を含む断面に対応した断面図が図２６に相当する。なお、図２４及び図２５は平面図であるが、各要素の視覚的な把握を容易化する観点から、図２６と共通する各要素に図２６と同態様のハッチングが便宜的に付加されている。

図２６及び図２４のアクティブ層の部分から理解される通り、珪素等の半導体材料で形成された基板１０の表面には、画素回路１１０の各トランジスター１２１，１２２，１２３，１２４，１２６の能動領域１０Ａ（ソース／ドレイン領域）が形成される。能動領域１０Ａにはイオンが注入される。画素回路１１０の各トランジスター１２１，１２２，１２３，１２４，１２６のアクティブ層はソース領域とドレイン領域との間に存在し、能動領域１０Ａとは別種類のイオンが注入されるが、便宜的に能動領域１０Ａと一体に記載している。また、本実施形態においては、画素容量１３２を構成する領域においても能動領域１０Ａが形成され、能動領域１０Ａには不純物が注入されて電源に接続される。そして、能動領域１０Ａを一方の電極とし、絶縁層を介して形成された容量電極を他方の電極とするいわゆるＭＯＳ容量を構成する。また、画素容量１３２を構成する領域における能動領域１０Ａは電源電位部としても機能する。図２４のアクティブ層の部分から理解される通り、第３トランジスター１２３の能動領域１０Ａは導通孔ＨＡ１３が設けられた部分において、第２トランジスター１２２の能動領域１０Ａとつながっている。したがって、第３トランジスター１２３の電流端は、第２トランジスター１２２の電流端としても機能する。図２４のゲート層の部分及び図２６から理解される通り、能動領域１０Ａが形成された基板１０の表面は絶縁膜Ｌ０（ゲート絶縁膜）で被覆され、各トランジスター１２１，１２２，１２３，１２４，１２６のゲート層ＧＴ（ＧＴdr，ＧＴwr，ＧＴcmp，ＧＴel，ＧＴfix）が絶縁膜Ｌ０の面上に形成される。各トランジスター１２１，１２２，１２３，１２４，１２６のゲート層ＧＴは、絶縁膜Ｌ０を挟んでアクティブ層に対向する。
また、図２４のゲート層の部分に例示される通り、駆動トランジスター１２１のゲート層ＧＴdrは、容量素子を構成する領域に形成された能動領域１０Ａまで延びて形成され、画素容量１３２を構成している。

図２６から理解される通り、各トランジスター１２１，１２２，１２３，１２４，１２６のゲート層ＧＴ及び画素容量１３２が形成された絶縁膜Ｌ０の面上には、複数の絶縁層Ｌ（ＬＡ〜ＬＨ）と複数の導電層（配線層）とを交互に積層した多層配線層が形成される。各絶縁層Ｌは、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。なお、以下の説明では、導電層（単層または複数層）の選択的な除去により複数の要素が同一工程で一括的に形成される関係を「同層から形成される」と表記する。

絶縁層ＬＡは、各トランジスター１２１，１２２，１２３，１２４，１２６のゲート層ＧＴが形成された絶縁膜Ｌ０の面上に形成される。図２４の金属層Ａの部分及び図２６から理解される通り、絶縁層ＬＡの面上には、給電線１１６と、複数の中継電極ＱＡ（ＱＡ１３，ＱＡ１４，ＱＡ１５，ＱＡ１６，ＱＡ１７，ＱＡ１８，ＱＡ１９，ＱＡ２０，ＱＡ２１）とが同層から形成される。
また、図２４から理解されるように、本実施形態においては、第２データ転送線１４−２は、駆動トランジスター１２１、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
図２４に示す中継電極ＱＡ１３はソース電極であり、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
また、図２４に示す中継電極ＱＡ１５もソース電極であり、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
さらに、図２４に示す中継電極ＱＡ１７もソース電極であり、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
図２４の金属層Ａの部分及び図２６から理解される通り、給電線１１６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１６を介して駆動トランジスター１２１のソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。また、給電線１１６は、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１５を介して画素容量１３２を形成する能動領域１０Ａに導通する。給電線１１６は、複数の画素回路１１０にわたり駆動トランジスター１２１のチャネル幅の方向（Ｘ方向）に沿って延在する。給電線１１６は、多層配線層内の配線（図示略）を介して、高位側の電源電位Ｖｅｌが供給される実装端子に導通する。なお、図示を省略するが、画素回路１１０の周辺領域内にも別の電源線層が形成される。この電源線層は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子に導通する。給電線１１６及び低位側の電源電位Ｖｃｔが供給される電源線層は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。

駆動トランジスター１２１のゲート層ＧＴdrは、中継電極ＱＡ１３と、絶縁層ＬＡを貫通する導通孔ＨＢ１３と、絶縁層ＬＡと絶縁膜Ｌ０とを貫通する導通孔ＨＡ１４とを介して、第２トランジスター１２２のソース領域またはドレイン領域を形成する能動領域１０Ａに導通する。

駆動トランジスター１２１と第３トランジスター１２３及び第４トランジスター１２４との導通部、第３トランジスター１２３と第６トランジスター１２６との導通部のそれぞれには、中継電極ＱＡ１５、中継電極ＱＡ１７が、給電線１１６と同層に形成される。また、第２トランジスター１２２のゲート層ＧＴwr、第３トランジスター１２３のゲート層ＧＴcmp、第４トランジスター１２４のゲート層ＧＴel、及び第６トランジスターのゲート層ＧＴfixの導通部には、中継電極ＱＡ１４、中継電極ＱＡ１６、中継電極ＱＡ１９、及び中継電極ＱＡ１８が、給電線１１６と同層に形成される。さらに、第４トランジスター１２４のソース領域またはドレイン領域の導通部、及び第１トランジスター１２６のソース領域またはドレイン領域の導通部には、中継電極ＱＡ２０、及び中継電極ＱＡ２１が、給電線１１６と同層に形成される。

図２４の金属層Ａの部分、及び図２６から理解される通り、中継電極ＱＡ１５は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１７を介して駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ１５は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１８を介して、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。さらに、中継電極ＱＡ１５は、絶縁膜Ｌ０と絶縁層ＬＡとを貫通する導通孔ＨＡ１９を介して第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

中継電極ＱＡ１７は、絶縁膜Ｌ０と絶縁層ＬＡを貫通する導通孔ＨＡ１３を介して、第２トランジスター１２２と第３トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ１７は、絶縁膜Ｌ０と絶縁層ＬＡを貫通する導通孔ＨＡ２１を介して、第１トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

中継電極ＱＡ２０は、絶縁膜Ｌ０と絶縁層ＬＡを貫通する導通孔ＨＡ２０を介して、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。中継電極ＱＡ２１は、絶縁膜Ｌ０と絶縁層ＬＡを貫通する導通孔ＨＡ２２を介して、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。また、中継電極ＱＡ２１は、初期電位が供給される給電線１７と接続される。

絶縁層ＬＢは、給電線１１６と、複数の中継電極ＱＡ（ＱＡ１３，ＱＡ１４，ＱＡ１５，ＱＡ１６，ＱＡ１７，ＱＡ１８，ＱＡ１９，ＱＡ２０，ＱＡ２１）とが形成された絶縁層ＬＡの面上に形成される。図２４の金属層Ｂの部分及び図２６から理解される通り、絶縁層ＬＢの面上には、走査線１２と、第３トランジスター１２３の制御線１４３と、第４トランジスター１２４の制御線１４４と、第１トランジスター１２６の制御線１４６と、複数の中継電極ＱＢ（ＱＢ５，ＱＢ６）とが同層から形成される。

図２４の金属層Ｂの部分及び図２６から理解される通り、第１の導電層の一例としての走査線１２は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１５を介して中継電極ＱＡ１４に導通する。したがって、図２４及び図２６から理解される通り、走査線１２は、絶縁層ＬＢを貫通する導通孔ＨＣ１５と、中継電極ＱＡ１４と、絶縁層ＬＡを貫通する導通孔ＨＢ１５とを介して第２トランジスター１２１のゲート層ＧＴwrに導通する。走査線１２は、複数の画素回路１１０にわたりＸ方向に直線状に延在し、絶縁層ＬＣにより第１容量１３３及び第２データ転送線１４−２からは電気的に絶縁される。

図２４から理解される通り、制御線１４３は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１４を介して中継電極ＱＡ１６に導通する。したがって、図２４ないし図２６から理解される通り、制御線１４３は、絶縁層ＬＢを貫通する導通孔ＨＣ１４と、中継電極ＱＡ１６と、絶縁層ＬＡを貫通する導通孔ＨＢ１４とを介して第３トランジスター１２３のゲート層ＧＴcmpに導通する。制御線１４３は、複数の画素回路１１０にわたりＸ方向に直線状に延在し、絶縁層ＬＣにより第１容量１３３及び第２データ転送線１４−２からは電気的に絶縁される。

図２４から理解される通り、制御線１４４は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１１を介して中継電極ＱＡ１９に導通する。したがって、図２４ないし図２６から理解される通り、制御線１４４は、絶縁層ＬＢを貫通する導通孔ＨＣ１１と、中継電極ＱＡ１９と、絶縁層ＬＡを貫通する導通孔ＨＢ１６とを介して第４トランジスター１２４のゲート層ＧＴelに導通する。制御線１４４は、複数の画素回路１１０にわたりＸ方向に直線状に延在し、絶縁層ＬＣにより第１容量１３３及び第２データ転送線１４−２からは電気的に絶縁される。

図２４から理解される通り、制御線１４６は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１３を介して中継電極ＱＡ１８に導通する。したがって、図２４ないし図２６から理解される通り、制御線１４６は、絶縁層ＬＢを貫通する導通孔ＨＣ１３と、中継電極ＱＡ１８と、絶縁層ＬＡを貫通する導通孔ＨＢ１７とを介して第１トランジスター１２６のゲート層ＧＴfixに導通する。制御線１４６は、複数の画素回路１１０にわたりＸ方向に直線状に延在し、絶縁層ＬＣにより第１容量１３３及び第２データ転送線１４−２からは電気的に絶縁される。

中継電極ＱＢ５は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１２を介して中継電極ＱＡ１７に導通する。したがって、図２４ないし図２６から理解される通り、中継電極ＱＢ５は、絶縁層ＬＢを貫通する導通孔ＨＣ１２と、中継電極ＱＡ１７と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ２１を介して第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

中継電極ＱＢ６は、画素回路１１０毎に絶縁層ＬＢに形成された導通孔ＨＣ１６を介して中継電極ＱＡ２０に導通する。したがって、図２４ないし図２６から理解される通り、中継電極ＱＢ６は、絶縁層ＬＢを貫通する導通孔ＨＣ１６と、中継電極ＱＡ２０と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ２０を介して第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。

絶縁層ＬＣは、走査線１２と、第３トランジスター１２３の制御線１４３と、第４トランジスター１２４の制御線１４４と、第１トランジスター１２６の制御線１４６と、複数の中継電極ＱＢ（ＱＢ５，ＱＢ６）とが形成された絶縁層ＬＢの面上に形成される。図２４及び図２６から理解される通り、絶縁層ＬＣの面上には、第２データ転送線１４−２と、当該第２データ転送線１４−２と一体に形成された転送容量１３３の第２電極１３３−２と、中継電極ＱＣ４とが同層から形成される。

第３の導電層の一例としての第２データ転送線１４−２は、複数の画素回路１１０にわたりＹ方向に沿って延在する。第２データ転送線１４−２は、絶縁層ＬＣを貫通する導通孔ＨＤ５と、中継電極ＱＢ５と、絶縁層ＬＢを貫通する導通孔ＨＣ１２と、中継電極ＱＡ１７と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ２１を介して、第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに導通される。また、第２データ転送線１４−２は、絶縁層ＬＣを貫通する導通孔ＨＤ５と、中継電極ＱＢ５と、絶縁層ＬＢを貫通する導通孔ＨＣ１２と、中継電極ＱＡ１７と、絶縁膜Ｌ０および絶縁層ＬＡを貫通する導通孔ＨＡ１３を介して、第３トランジスター１２３及び第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに導通する。
転送容量１３３（第１容量）の第５の導電層の一例としての第２電極１３３−２は、画素回路１１０において、走査線１２、制御線１４３、及び制御線１４６を覆う矩形の電極であり、第２データ転送線１４−２と一体に形成される。

絶縁層ＬＤは、第２データ転送線１４−２と、転送容量１３３の第２電極１３３−２と、中継電極ＱＣ４とが形成された絶縁層ＬＣの面上に形成される。図２４の容量電極層の部分及び図２６から理解される通り、絶縁層ＬＤの面上には、転送容量１３３の第１電極１３３−１が形成される。
転送容量１３３（第１容量）の第４の導電層の一例としての第１電極１３３−１は、絶縁層ＬＤを介して第２電極１３３−２と対向する矩形の容量電極である。第１電極１３３−１は、絶縁層ＬＤを介して第２電極１３３−２と対向する。このように、転送容量１３３は、ＭＩＭ(Metal-Insulator-Metal)構造により形成されるので、大容量化が可能となっている。

絶縁層ＬＥは、転送容量１３３の第１電極１３３−１が形成された絶縁層ＬＤの面上に形成される。図２５の金属層Ｄの部分及び図２６から理解される通り、絶縁層ＬＥの面上には、第１データ転送線１４−１と、給電線１６と、中継電極ＱＤ２が形成される。
第２の導電層の一例としての第１データ転送線１４−１は、複数の画素回路１１０にわたりＹ方向に沿って延在する。第１データ転送線１４−１は、絶縁層ＬＥを貫通する導通孔ＨＦ４，ＨＦ５，ＨＦ６を介して、転送容量１３３の第１電極１３３−１に導通される。

第６の導電層の一例としての給電線１６は、複数の画素回路１１０にわたりＹ方向に沿って延在する。給電線１６は、第１データ転送線１４−１と同層に形成され、絶縁層ＬＦを介して、第１データ転送線１４−１との間に所定の間隙を有して配置される。このようにしてシールド容量１３４が形成され、第１データ転送線１４−１は給電線１６によってシールドされることになる。

中継電極ＱＤ２は、絶縁層ＬＥ及び絶縁層ＬＤを貫通する導通孔ＨＥ４を介して中継電極ＱＣ４に導通する。したがって、中継電極ＱＤ２は、絶縁層ＬＥ及び絶縁層ＬＤを貫通する導通孔ＨＥ４と、中継電極ＱＣ４と、絶縁層ＬＣを貫通する導通孔ＨＤ６と、中継電極ＱＢ６と、絶縁層ＬＢを貫通する導通孔ＨＣ１６と、中継電極ＱＡ２０と、絶縁膜Ｌ０と絶縁層ＬＡを貫通する導通孔ＨＡ２０とを介して、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａとに導通する。

絶縁層ＬＦは、第１データ転送線１４−１と、給電線１６と、中継電極ＱＤ２とが形成された絶縁層ＬＥの面上に形成される。図２５の反射層の部分及び図２６から理解される通り、絶縁層ＬＦの面上には、反射層５０が形成される。反射層５０は、画素回路１１０毎に個別に形成されている。反射層５０は、例えば銀やアルミニウムを含有する光反射性の導電材料で例えば１００ｎｍ程度の膜厚に形成される。図２５及び図２６から理解されるように、反射層５０は、絶縁層ＬＦを貫通する導通孔ＨＧ２を介して中継電極ＱＤ２に導通する。したがって、反射層５０は、中継電極ＱＤ２を介して第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａと導通する。

反射層５０が形成された絶縁層ＬＦの面上には、図２６に示される通り、光路調整層ＬＧが形成される。光路調整層ＬＧは、各画素回路１１０の共振構造の共振波長（すなわち表示色）を規定する光透過性の膜体である。表示色が同じ画素では、共振構造の共振波長は略同じであり、表示色が異なる画素では、共振構造の共振波長は異なるように設定される。

図２５の画素電極層の部分及び図２６に示される通り、光路調整層ＬＧの面上には、画素回路１１０毎のアノード１３０ａが形成される。アノード１３０ａは、例えばＩＴＯ（Indium Tin Oxide）等の光透過性の導電材料で形成される。アノード１３０ａは、光路調整層ＬＧを貫通する導通孔ＨＨ２を介して、反射層５０と導通する。したがって、アノード１３０ａは、反射層５０を介して第４トランジスター１２４のドレイン領域またはソース領域のドレイン領域またはソース領域を形成する能動領域１０Ａと導通する。

アノード１３０ａが形成された光路調整層ＬＧの面上には、図２６の画素定義膜の部分及び図２６に例示される通り、基板１０の全域にわたり画素定義膜５１が形成される。画素定義膜５１は、例えば珪素化合物（典型的には窒化珪素や酸化珪素）等の絶縁性の無機材料で形成される。図２５の画素定義膜の部分から理解される通り、画素定義膜５１には、各アノード１３０ａに対応する開口部５１Ａが形成される。画素定義膜５１のうち開口部５１Ａの内周縁の近傍の領域はアノード１３０ａの周縁に重なる。すなわち、開口部５１Ａの内周縁は平面視でアノード１３０ａの周縁の内側に位置する。各開口部５１Ａは、平面形状（矩形状）やサイズが共通し、かつ、Ｘ方向およびＹ方向の各々にわたり共通のピッチで行列状に配列する。以上の説明から理解される通り、画素定義膜５１は平面視で格子状に形成される。尚、開口部５１Ａの平面形状やサイズは、表示色が同じであれば同じであり、表示色が異なる場合は異なるようにしてもよい。また、開口部５１Ａのピッチは、表示色が同じ開口部同士では同じであり、表示色が異なる開口部間では異なるようにしてもよい。

その他にも、詳細な説明は省略するが、アノード１３０ａの上層には、発光機能層、ＯＬＥＤ１３０のカソード、及び封止体が積層され、以上の各要素が形成された基板１０の表面には封止基板（図示略）が例えば接着剤で接合される。封止基板は、基板１０上の各要素を保護するための光透過性の板状部材（例えばガラス基板）である。なお、封止基板の表面または封止体の表面に画素回路１１０毎にカラーフィルターを形成することも可能である。

また、図示を省略するが、画素回路１１０には別の電源線層としての共通電極１１８が形成される。共通電極１１８は、多層配線層内の配線（図示略）を介して、低位側の電源電位Ｖｃｔが供給される実装端子に導通する。給電線１１６及び低位側の電源電位Ｖｃｔが供給される共通電極１１８は、例えば銀やアルミニウムを含有する導電材料で例えば１００ｎｍ程度の膜厚に形成される。共通電極１１８は、アノード１３０ａと導通する。

駆動トランジスター１２１のゲートｇに供給する電位Ｖｇのデータ圧縮率を高めるためには、転送容量（第１容量）１３３を大きくすることが望ましいが、本実施形態によれば、転送容量１３３をＭＩＭ(Metal-Insulator-Metal)構造により形成するため、転送容量１３３の大容量化が可能である。また、転送容量１３３は、第２トランジスター１２２及び第３トランジスター１２３のソース線が形成される層よりも上層に形成されるので、画素回路１１０の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
また、シールド容量（第２容量）１３４については、絶縁層ＬＦを介して、第１データ転送線１４−１とシールド電極としての給電線１６とを所定の間隙で配置することによって形成する。したがって、シールド容量１３４は、２本の平行な配線によって形成されるので、Ｙ方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量１３４についても画素回路１１０の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。

本実施例では、画素回路１１０ごとに転送容量１３３を形成したが、第２データ転送線１４−２ごとに転送容量１３３を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。

図２４ないし図２６から理解されるように、本実施形態においては、供給される信号の振幅が大きい第１データ転送線１４−１は、圧縮された信号が供給される第２データ信号線１４−２よりも上層に形成されている。つまり、駆動トランジスター１２１のゲートに対する、第１データ転送線１４−１に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター１２１のゲートの電位の変動を抑制して、表示品位を向上させることができる。

また、図２４及び図２６から理解されるように、本実施形態においては、第２データ転送線１４−２は、駆動トランジスター１２１、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図２４及び図２６から理解されるように、駆動トランジスター１２１の第２電流端に接続される電源線としての給電線１１６は、第２データ転送線１４−２よりも下層に形成されるので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図２４から理解されるように、駆動トランジスター１２１は電源線としての給電線１１６に覆われているので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。

図２４ないし図２６から理解されるように、転送容量１３３の第１電極１３３−１と第２電極１３３−２は、第１データ転送線１４−１が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量１３３を形成することができる。

＜第４実施形態＞
次に、本発明の第４実施形態について添付図面の図２７ないし図３０を参照しつつ説明する。なお、第３実施形態との共通箇所については、同一符号を付して説明を省略する。

＜回路図＞
本実施形態の回路は、図２７に示すように、第３実施形態と同様に５個のトランジスターで構成されるが、給電線１７は設けられていない。その代わりに、第１トランジスター１２６のドレインまたはソースは、第１データ転送線１４−１に接続され、第１データ転送線１４−１には、トランスミッションゲート４５を介して、初期電位Ｖiniが供給される。その他の構成は、第３実施形態と同様である。
本実施形態における動作は、上述した各実施形態と同様であり、発光期間中にフローティングノードになる第２トランジスター１２２の転送容量１３３側の第２データ転送線１４−２を、他のブロックで初期化期間の処理が行われる期間において固定電位の初期電位Ｖiniに設定するので、第２データ転送線１４−２の電位が電源電位に近づくことを抑えることができる。その結果、第２トランジスター１２２がオンすることがなく、画素容量１３２において電圧が保持され、表示の不具合を発生させることがない。

＜構造＞
本実施形態においては、図２８に示すように、第２データ転送線１４−２の配置と形状が第３実施形態と異なっている。また、第１トランジスター１２６のドレインまたはソースを構成するノード領域１０Ａは、導通孔ＨＡ２２、中継電極ＱＡ２２、導通孔ＨＤ７、中継電極ＱＢ８を介して、第１データ転送線１４−１と接続される。その他の構造は、第３実施形態と同様である。

駆動トランジスター１２１のゲートｇに供給する電位Ｖｇのデータ圧縮率を高めるためには、転送容量（第１容量）１３３を大きくすることが望ましいが、本実施形態によれば、転送容量１３３をＭＬＭ(Metal-Insulator-Metal)構造により形成するため、転送容量１３３の大容量化が可能である。また、転送容量１３３は、第２トランジスター１２２及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成されるので、画素回路１１０の表示領域内に形成されることになり、チップ面積の増大を防ぐことができる。
図２８に示す中継電極ＱＡ１３はソース電極であり、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
また、図２８に示す中継電極ＱＡ１５もソース電極であり、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、第４トランジスター１２４のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び駆動トランジスター１２１のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
さらに、図２８に示す中継電極ＱＡ１７もソース電極であり、第３トランジスター１２３のドレイン領域またはソース領域を形成する能動領域１０Ａ、第２トランジスター１２２のドレイン領域またはソース領域を形成する能動領域１０Ａ、及び第１トランジスター１２６のドレイン領域またはソース領域を形成する能動領域１０Ａに直接接して形成される電極である。
また、シールド容量（第２容量）１３４については、絶縁層ＬＦを介して、第１データ転送線１４−１とシールド線としての給電線１６とを所定の間隙で配置することによって形成する。したがって、シールド容量１３４は、２本の平行な配線によって形成されるので、Ｙ方向において所定の長さを有することになり、所定の容量を確保することができる。また、シールド容量１３４についても画素回路１１０の表示領域内に形成されるので、チップ面積の増大を防ぐことができる。

本実施例では、画素回路１１０ごとに転送容量１３３を形成したが、第２データ転送線１４−２ごとに転送容量１３３を形成するようにしてもよい。チップ面積の増大をさらに防ぐことができる。

図２８ないし図３０から理解されるように、本実施形態においては、供給される信号の振幅が大きい第１データ転送線１４−１は、圧縮された信号が供給される第２データ信号線１４−２よりも上層に形成されている。つまり、駆動トランジスター１２１のゲートに対する、第１データ転送線１４−１に供給される振幅の大きい信号の影響が軽減され、駆動トランジスター１２１のゲートの電位の変動を抑制して、表示品位を向上させることができる。

また、図２８及び図３０から理解されるように、本実施形態においては、第２データ転送線１４−２は、駆動トランジスター１２１、第１トランジスター１２６、第２トランジスター１２２、及び第３トランジスター１２３のソース電極が形成される層よりも上層に形成される。したがって、チップ面積の増大を防ぐことができる。
さらに、図２８及び図３０から理解されるように、駆動トランジスター１２１の第２電流端に接続される電源線としての給電線１１６は、第２データ転送線１４−２よりも下層に形成されるので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。
また、図２８から理解されるように、駆動トランジスター１２１は電源線としての給電線１１６に覆われているので、給電線１１６がシールドとして機能し、駆動トランジスター１２１のゲートの電位の変動をより一層効果的に抑制して、表示品位を向上させることができる。

図２８ないし図３０から理解されるように、転送容量１３３の第１電極１３３−１と第２電極１３３−２は、第１データ転送線１４−１が形成される層とは異なる層に形成されている。したがって、小さな面積である程度の容量を確保するために絶縁層を薄くした場合でも、短絡を発生せずに均一な層間を有する転送容量１３３を形成することができる。

図２８の金属層Ａの部分に示すように、第１トランジスター１２６と第１データ転送線１４−１との接続位置を点線の楕円Ａで示し、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を点線の楕円Ｂで示す。また、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を点線の楕円Ｃで示す。このように示すと、一つの画素回路１１０内で見た場合には、第１トランジスター１２６と第１データ転送線１４−１との接続位置を点線の楕円Ａは、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置を点線の楕円Ｂよりも、第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置を点線の楕円Ｃに近くなっている。
したがって、第１データ転送線１４−１には振幅の高い信号が供給され、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）にノイズが発生したとしても、駆動トランジスター１２１に対するノイズの影響を抑えることができ、表示品位を向上させることができる。

また、図２８に示すように、第１トランジスター１２６と第１データ転送線１４−１の接続位置（楕円Ａ）、駆動トランジスター１２１の第１電流端と第３トランジスター１２３との接続位置（楕円Ｂ）、及び第４トランジスター１２４と発光素子としてのＯＬＥＤ１３０との接続位置（楕円Ｃ）のそれぞれは、当該画素回路１１０における電源線としての給電線１１６と、Ｙ方向に隣り合うブロックの画素回路１１０における電源線としての給電線１１６との間に配置されることになる。したがって、給電線１１６がシールドとなり、ノイズの影響を低減することができる。

＜変形例＞
本発明は、上述した実施形態に限定されるものではなく、例えば次に述べるような各種の変形が可能である。また、次に述べる変形の態様は、任意に選択された一または複数を、適宜に組み合わせることもできる。
＜変形例１＞
上述した実施形態では、各画素回路１１０において第３トランジスター１２３は、駆動トランジスター１２１のドレインと第２データ転送線１４−２との間に接続されているが、図３１に示すように駆動トランジスター１２１のドレインとゲートｇとの間に接続されていてもよい。

＜変形例２＞
第１実施形態においては、第１データ転送線１４−１に対して、トランスミッションゲート４５を介して初期電位Ｖiniを供給し、第１トランジスター１２６をオンすることにより、第２データ転送線１４−２に初期電位Ｖiniを供給した。しかし、図３２に示すように、初期電位Ｖiniを供給する給電線１７を設け、第１トランジスター１２６のドレインまたはソースと、給電線１７を接続するようにしてもよい。この場合には、第１トランジスター１２６をオンすることにより、給電線１７から第２データ転送線１４−２に初期電位Ｖiniが供給されることになる。

＜変形例３＞
上述した実施形態の回路図では、第１トランジスター１２６と転送容量１３３とを画素回路１１０ごとに一対一対応で設けているが、図３３に示すように、第１トランジスター１２６と転送容量１３３とをＮｂ個の画素回路１１０に対して各一個の割合で設けてもよい。

＜変形例４＞
上述した実施形態では、第１データ転送線１４−１を３列毎にグループ化するとともに、各グループにおいて第１データ転送線１４−１を順番に選択して、データ信号を供給する構成としたが、グループを構成するデータ線数は、「２」以上「３ｎ」以下の所定数であればよい。例えば、グループを構成するデータ線数は、「２」であっても良いし、「４」以上であっても良い。
また、グループ化せずに、すなわちデマルチプレクサＤＭを用いないで各列の第１データ転送線１４−１にデータ信号を一斉に線順次で供給する構成でも良い。

＜変形例５＞
上述した実施形態では、トランジスター１２１〜１２６をＰチャネル型で統一したが、Ｎチャネル型で統一しても良い。また、Ｐチャネル型及びＮチャネル型を適宜組み合わせても良い。
例えば、トランジスター１２１〜１２６をＮチャネル型で統一する場合、上述した実施形態における、データ信号Ｖd(n)とは、正負が逆転した電位を、各画素回路１１０に供給すればよい。また、この場合、トランジスター１２１〜１２６のソース及びドレインは、上述した実施形態及び変形例とは逆転した関係となる。
＜変形例６＞
上述した実施形態及び変形例では、電気光学素子として発光素子であるＯＬＥＤを例示したが、例えば無機発光ダイオードやＬＥＤ（Light Emitting Diode）など、電流に応じた輝度で発光するものであれば良い。

＜応用例＞
次に、実施形態等や応用例に係る電気光学装置１を適用した電子機器について説明する。電気光学装置１は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウント・ディスプレイを例に挙げて説明する。

図３４は、ヘッドマウント・ディスプレイの外観を示す図であり、図３５は、その光学的な構成を示す図である。
まず、図３４に示されるように、ヘッドマウント・ディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウント・ディスプレイ３００は、図３５に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の電気光学装置１Ｌと右眼用の電気光学装置１Ｒとが設けられる。
電気光学装置１Ｌの画像表示面は、図３５において左側となるように配置している。これによって電気光学装置１Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、電気光学装置１Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。
電気光学装置１Ｒの画像表示面は、電気光学装置１Ｌとは反対の右側となるように配置している。これによって電気光学装置１Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、電気光学装置１Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。

この構成において、ヘッドマウント・ディスプレイ３００の装着者は、電気光学装置１Ｌ、１Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウント・ディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を電気光学装置１Ｌに表示させ、右眼用画像を電気光学装置１Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる（３Ｄ表示）。

なお、電気光学装置１については、ヘッドマウント・ディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。

１、１Ｌ、１Ｒ…電気光学装置、２…表示パネル、３…制御回路、５…データ線駆動回路、６…走査線駆動回路、１２…走査線、１４−１…第１データ転送線、１４−２…第２データ転送線、１６…給電線、３１…電圧生成回路、３４…トランスミッションゲート、４１…保持容量、４２…トランスミッションゲート、４５…トランスミッションゲート、７０…データ信号供給回路、１００…表示部、１１０…画素回路、１１６…給電線、１１８…共通電極、１２１、１２２，１２３，１２４，１２５，１２６…トランジスター、１３０…ＯＬＥＤ、１３０ａ…アノード、１３２…画素容量、１３３…転送容量、１４３、１４４、１４５、１４６…制御線、３００…ディスプレイ、３０１Ｌ、３０１Ｒ…レンズ、３０２Ｌ、３０２Ｒ…光学レンズ、３０３Ｌ、３０３Ｒ…ハーフミラー、３１０…テンプル、３２０…ブリッジ、ＤＭ…デマルチプレクサ、ＤＴ…データ転送回路。

Claims (8)

1. 第１の導電層と、
   第２の導電層と、
   第３の導電層と、
   前記第２の導電層に接続された第４の導電層と、前記第３の導電層と前記第４の導電層との間の誘電体膜とを有する第１容量と、
   前記第２の導電層と前記第３の導電層とを、導通状態又は非導通状態にする第１トランジスターと、
   前記第３の導電層と前記第１の導電層とに対応して設けられた画素回路と、を有し、
   前記画素回路は、
   駆動トランジスターと、
   前記第３の導電層と、前記駆動トランジスターのゲートとの間に接続された第２トランジスターと、
   前記駆動トランジスターの電流端と、前記駆動トランジスターのゲートとを導通させるための第３トランジスターと、
   前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、
   前記駆動トランジスターの前記電流端と、前記発光素子との間に接続された第４トランジスターと、を含み、
   前記第１トランジスターと前記第２の導電層との接続位置は、前記画素回路の平面視において、前記駆動トランジスターの前記電流端と前記第３トランジスターとの接続位置よりも、前記第４トランジスターと前記発光素子との接続位置に近い、
   ことを特徴とする電気光学装置。
2. 前記接続位置のそれぞれは、一の前記画素回路における電源線と、当該一の画素回路の隣の行の前記画素回路における電源線との間に配置される、
   ことを特徴とする請求項１に記載の電気光学装置。
3. 前記発光素子にリセット電位を供給するリセット電位供給線と、前記発光素子との間に接続された第５トランジスターとをさらに含み、
   前記第１トランジスターと前記第２の導電層との接続位置は、前記第５トランジスターのゲートに接続される制御線と、前記第１トランジスターのゲートに接続される制御線との間に配置される、
   ことを特徴とする請求項１または請求項２に記載の電気光学装置。
4. 前記発光素子にリセット電位を供給するリセット電位供給線と、前記発光素子との間に接続された第５トランジスターとをさらに含み、
   前記第４トランジスターと前記発光素子との接続位置は、前記第５トランジスターのゲートに接続される制御線と、前記第４トランジスターのゲートに接続される制御線との間に配置される、
   ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の電気光学装置。
5. 前記第２の導電層には、二以上の前記第３の導電層が、それぞれ前記第１容量を介して接続され、前記第３の導電層を介して同一の前記第２の導電層に接続された前記画素回路の集合を画素列とし、前記画素列に含まれる前記画素回路の個数よりも少ない個数の前記画素回路を一つのブロックとすると、前記第３の導電層は、各ブロックに対して設けられてなる、
   ことを特徴とする請求項１乃至請求項４のいずれか一項に記載の電気光学装置。
6. 前記第１容量は、前記第３の導電層ごとに設けられている、
   ことを特徴とする請求項５に記載の電気光学装置。
7. 走査線と、
   第１データ転送線と、
   第２データ転送線と、
   前記第１データ転送線に接続された第１電極と、前記第２データ転送線と前記第１電極との間の誘電体膜とを有する第１容量と、
   前第１データ転送線と前記第２データ転送線とを、導通状態又は非導通状態にする第１トランジスターと、
   前記第２データ転送線と前記走査線とに対応して設けられた画素回路と、を有し、
   前記画素回路は、
   駆動トランジスターと、
   前記第２データ転送線と、前記駆動トランジスターのゲートとの間に接続された第２トランジスターと、
   前記駆動トランジスターの電流端と、前記駆動トランジスターのゲートとを導通させるための第３トランジスターと、
   前記駆動トランジスターを介して供給される電流の大きさに応じた輝度で発光する発光素子と、
   前記駆動トランジスターの前記電流端と、前記発光素子との間に接続された第４トランジスターと、を含み、
   前記第１トランジスターと前記第１データ転送線との接続位置は、前記画素回路の平面視において、前記駆動トランジスターの前記電流端と前記第３トランジスターとの接続位置よりも、前記第４トランジスターと前記発光素子との接続位置に近い、
   ことを特徴とする電気光学装置。
8. 請求項１乃至請求項７のいずれかに記載の電気光学装置を備える、
   ことを特徴とする電子機器。

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