JP5910543B2 - 表示装置、表示駆動回路、表示駆動方法、および電子機器 - Google Patents

Description

本開示は、電流駆動型の表示素子を有する表示装置、そのような表示装置における表示駆動回路および表示駆動方法、ならびにそのような表示装置を備えた電子機器に関する。

近年、画像表示を行う表示装置の分野では、発光素子として、流れる電流値に応じて発光輝度が変化する電流駆動型の光学素子、例えば有機ＥＬ（Electro Luminescence）素子を用いた表示装置（有機ＥＬ表示装置）が開発され、商品化が進められている。発光素子は、液晶素子などと異なり自発光素子であり、光源（バックライト）が必要ない。そのため、有機ＥＬ表示装置は、光源を必要とする液晶表示装置と比べて画像の視認性が高く、消費電力が低く、かつ素子の応答速度が速いなどの特徴を有する。

表示装置では、一般に高い画質が望まれている。画質を評価する要素の一つに精細度がある。例えば、近年は、据置型のテレビジョン受像機だけでなく、スマートフォンなどの携帯型端末などにおいても、高精細な画像表示が望まれている。それに応じて、表示装置の解像度を高めるための様々な技術が開発されている。例えば、特許文献１には、いわゆる５Ｔｒ１Ｃ構成のサブ画素を有する有機ＥＬ表示装置において、水平方向に隣り合う赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３つのサブ画素がスイッチングトランジスタ（電源トランジスタ）を共有する表示装置が開示されている。この表示装置は、このように３つのサブ画素が電源トランジスタを共有することにより、素子数を減らし、解像度の向上を図るものである。

特開２００８―８３０８４号公報

このように、表示装置では、一般に高い画質が望まれており、さらなる画質の向上が期待されている。

本開示はかかる問題点に鑑みてなされたもので、その目的は、画質を高めることができる表示装置、表示駆動回路、表示駆動方法、および電子機器を提供することにある。

本開示の第１の表示装置は、複数の単位画素と、単一の制御トランジスタと、補正処理部と、駆動部とを備えている。複数の単位画素は、それぞれが、表示素子と、表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有するものである。単一の制御トランジスタは、複数の単位画素のうちの所定数の単位画素からなる単位画素群への駆動電流の電流路上に配置されたものである。補正処理部は、所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて複数の輝度情報を補正するものである。駆動部は、その補正された輝度情報に基づいて複数の単位画素および制御トランジスタを駆動するものである。上記駆動トランジスタは、容量素子の一端に接続されたゲートと、容量素子の他端および表示素子に接続されたソースと、制御トランジスタに接続されたドレインとを有するものである。上記駆動部は、第２の期間において、単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、制御トランジスタをオン状態にして単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、第２の期間の後の第３の期間において、制御トランジスタをオフ状態にするとともに、単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、補正処理部により補正された輝度情報に基づく画素電圧を印加するものである。

本開示の第２の表示装置は、複数の単位画素と、単一の制御トランジスタと、補正処理部と、駆動部とを備えている。複数の単位画素は、それぞれが、表示素子と、表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有するものである。単一の制御トランジスタは、複数の単位画素のうちの所定数の単位画素からなる単位画素群への駆動電流の電流路上に配置されたものである。補正処理部は、単位画素群における着目単位画素の輝度が、単位画素群における着目単位画素以外の単位画素の輝度情報によって変化しないように、着目単位画素の輝度情報を補正するものである。駆動部は、その補正された輝度情報に基づいて複数の単位画素および制御トランジスタを駆動するものである。上記駆動トランジスタは、容量素子の一端に接続されたゲートと、容量素子の他端および表示素子に接続されたソースと、制御トランジスタに接続されたドレインとを有するものである。上記駆動部は、第２の期間において、単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、制御トランジスタをオン状態にして単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、第２の期間の後の第３の期間において、制御トランジスタをオフ状態にするとともに、単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、補正処理部により補正された輝度情報に基づく画素電圧を印加するものである。

本開示の表示駆動回路は、補正処理部と、駆動部とを備えている。補正処理部は、それぞれが、表示素子と、表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素のうちの所定数の単位画素からなり、駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて複数の輝度情報を補正するものである。駆動部は、その補正された輝度情報に基づいて複数の単位画素および制御トランジスタを駆動するものである。上記駆動トランジスタは、容量素子の一端に接続されたゲートと、容量素子の他端および表示素子に接続されたソースと、制御トランジスタに接続されたドレインとを有するものである。上記駆動部は、第２の期間において、単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、制御トランジスタをオン状態にして単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、第２の期間の後の第３の期間において、制御トランジスタをオフ状態にするとともに、単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、補正処理部により補正された輝度情報に基づく画素電圧を印加するものである。

本開示の表示駆動方法は、それぞれが、表示素子と、表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素のうちの所定数の単位画素からなり、駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて複数の輝度情報を補正し、その補正された輝度情報に基づいて複数の単位画素および制御トランジスタを駆動するものである。上記駆動トランジスタは、容量素子の一端に接続されたゲートと、容量素子の他端および表示素子に接続されたソースと、制御トランジスタに接続されたドレインとを有するものである。上記表示駆動方法は、複数の単位画素および制御トランジスタを駆動する際、第２の期間において、単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、制御トランジスタをオン状態にして単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、第２の期間の後の第３の期間において、制御トランジスタをオフ状態にするとともに、単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、補正処理部により補正された輝度情報に基づく画素電圧を印加するものである。

本開示の電子機器は、上記第１の表示装置を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。

本開示の第１の表示装置、表示駆動回路、表示駆動方法、および電子機器では、単位画素群に属する所定数の単位画素のそれぞれにおいて、輝度情報に基づく表示が行われる。その際、その所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報は、その複数の輝度情報の信号平均値に基づいて補正される。

本開示の第２の表示装置では、単位画素群に属する所定数の単位画素のそれぞれにおいて、輝度情報に基づく表示が行われる。その際、その単位画素群に属する着目単位画素の輝度情報は、その輝度が、着目単位画素以外の単位画素の輝度情報によって変化しないように補正される。

本開示の第１の表示装置、表示駆動回路、表示駆動方法、および電子機器によれば、所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて複数の輝度情報を補正するようにしたので、画質を高めることができる。

本開示の第２の表示装置によれば、単位画素群における着目単位画素の輝度が、着目単位画素以外の単位画素の輝度情報によって変化しないように、その着目単位画素の輝度情報を補正したので、画質を高めることができる。

本開示の実施の形態に係る表示装置の一構成例を表すブロック図である。 図１に示した表示部の回路構成例を表す回路図である。 図１に示したサブ画素の回路構成例を表す回路図である。 図３に示したトランジスタの一構成例を表す説明図である。 図１に示した映像信号処理部の一構成例を表すブロック図である。 図５に示した補正処理部の一構成例を表すブロック図である。 図１に示した駆動部の一動作例を表すタイミング波形図である。 図１に示した表示装置の一動作例を表すタイミング波形図である。 図１に示した表示装置の書込期間における一動作例を表すタイミング波形図である。 書込期間におけるソース電圧の平均化を説明するための説明図である。 補正処理を説明するための説明図である。 補正処理を説明するための他の説明図である。 図３に示したサブ画素における等価容量を示す説明図である。 ＥＬＡ装置による処理に起因する閾値電圧Ｖthのばらつきを説明するための模式図である。 イオンインプラ装置による処理に起因する閾値電圧Ｖthのばらつきを説明する ための模式図である。 図２に示したサブ画素の配置を表す説明図である。 図２に示した駆動トランジスタの配置を表す説明図である。 比較例に係る表示部の回路構成例を表す回路図である。 変形例に係る映像信号処理部の一構成例を表すブロック図である。 他の変形例に係る表示部の回路構成例を表す回路図である。 他の変形例に係るサブ画素の回路構成例を表す回路図である。 他の変形例に係る表示部の回路構成例を表す回路図である。 他の変形例に係るトランジスタの一構成例を表す説明図である。 他の変形例に係る駆動トランジスタの配置を表す説明図である。 実施の形態に係る表示装置が適用されたテレビジョン装置の外観構成を表す斜視図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．適用例

＜１．実施の形態＞
［構成例］
図１は、実施の形態に係る表示装置の一構成例を表すものである。表示装置１は、有機ＥＬ素子を用いた、アクティブマトリックス方式の表示装置である。なお、本開示の実施の形態に係る表示駆動回路および表示駆動方法は、本実施の形態により具現化されるので、併せて説明する。

表示装置１は、表示部１０と、駆動部２０とを備えている。駆動部２０は、映像信号処理部３０と、タイミング生成部２２と、走査線駆動部２３と、電源制御部２５と、電源駆動部２６と、データ線駆動部２７とを有している。

表示部１０は、複数の画素Ｐixがマトリックス状に配置されたものである。各画素Ｐixは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１を有している。この例では、これらの４つのサブ画素１１は、画素Ｐixにおいて２行２列で配置されている。具体的には、画素Ｐixにおいて、左上に赤色（Ｒ）のサブ画素１１を配置し、右上に緑色（Ｇ）のサブ画素１１を配置し、左下に白色（Ｗ）のサブ画素１１を配置し、右下に青色（Ｂ）のサブ画素１１を配置している。この例では、表示部１０には、水平方向（横方向）にＭ個、垂直方向（縦方向）にＮ個のサブ画素１１が配置されている。

図２は、表示部１０の回路構成の一例を表すものである。図３は、サブ画素１１の回路構成の一例を表すものである。

表示部１０は、図２に示したように、サブ画素１１と、列方向に延伸するデータ線ＤＴＬと、行方向に延伸する走査線ＷＳＬおよび電源線ＰＬと、電源トランジスタＤＳＴｒとを有している。各サブ画素１１は、走査線ＷＳＬ、電源線ＰＬ、およびデータ線ＤＴＬに接続されている。走査線ＷＳＬは、走査信号ＷＳを伝えるものであり、その一端は、図示していないが、走査線駆動部２３に接続されている。データ線ＤＴＬは、後述するように、画素電圧Ｖsigを含む信号Ｓigを伝えるものであり、その一端は、データ線駆動部２７に接続されている。また、電源線ＰＬは、各サブ画素１１に電源を供給するものであり、その一端は、電源トランジスタＤＳＴｒに接続されている。電源トランジスタＤＳＴｒは、例えば、ＰチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により構成されるものである。電源トランジスタＤＳＴｒは、図示していないが、ソースが電源駆動部２６に接続され、ゲートが電源制御部２５に接続され、ドレインが電源線ＰＬに接続されている。この電源トランジスタＤＳＴｒは、電源線ＰＬを介して、表示部１０の１ライン分（Ｍ個）のサブ画素１１に接続されている。

サブ画素１１は、書込トランジスタＷＳＴｒと、駆動トランジスタＤＲＴｒと、発光素子ＯＬＥＤと、容量素子Ｃｓと、容量素子Ｃsubとを備えている。書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒは、例えば、ＮチャネルＭＯＳ型のＴＦＴにより構成されるものである。書込トランジスタＷＳＴｒは、ゲートが走査線ＷＳＬに接続され、ソースがデータ線ＤＴＬに接続され、ドレインが駆動トランジスタＤＲＴｒのゲートおよび容量素子Ｃｓの一端に接続されている。駆動トランジスタＤＲＴｒは、ゲートが書込トランジスタＷＳＴｒのドレインおよび容量素子Ｃｓの一端に接続され、ドレインが電源線ＰＬに接続され、ソースが容量素子Ｃｓの他端、容量素子Ｃsubの一端、および発光素子ＯＬＥＤのアノードに接続されている。容量素子Ｃｓは、一端が駆動トランジスタＤＲＴｒのゲート等に接続され、他端は駆動トランジスタＤＲＴｒのソース等に接続されている。容量素子Ｃsubは、一端が駆動トランジスタＤＲＴｒのソース、容量素子Ｃｓの他端、および発光素子ＯＬＥＤのアノードに接続され、他端には、駆動部２０により所定の直流電圧Ｖcathが供給されている。発光素子ＯＬＥＤは、有機ＥＬ素子を用いて構成された、各サブ画素１１に対応する色（赤色、緑色、青色、白色のうちの一色）の光を射出する発光素子であり、アノードが駆動トランジスタＤＲＴｒのソース、容量素子Ｃsubの一端、および容量素子Ｃｓの他端に接続され、カソードには、駆動部２０により、所定の直流電圧Ｖcathが供給されている。すなわち、発光素子ＯＬＥＤは、容量素子Ｃsubと並列接続されている。このように容量素子Ｃsubを設けることにより、発光素子ＯＬＥＤのアノード・カソード間の等価容量の容量値と、容量素子Ｃsubの容量値との和を、サブ画素１１によらずほぼ一定にしている。

このように、サブ画素１１は、この例では、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および２つの容量素子Ｃｓ，Ｃsubを用いて構成される、いわゆる「２Ｔｒ２Ｃ」の構成を有するものである。なお、表示部１０では、１ライン分のサブ画素１１が、その行に係る１つの電源トランジスタＤＳＴｒと同期して動作する。すなわち、各サブ画素１１は、回路動作の観点からは、これらの素子に、電源トランジスタＤＳＴｒも加えた、いわゆる「３Ｔｒ２Ｃ」の構成のサブ画素と同様に動作するようになっている。

図４は、電源トランジスタＤＳＴｒ、書込トランジスタＷＳＴｒ、および駆動トランジスタＤＲＴｒを構成するＴＦＴの一構成例を表すものであり、（Ａ）は断面図を示し、（Ｂ）は要部平面図を示す。ＴＦＴは、ゲート電極１１０と、ポリシリコン層１４０とを有している。ゲート電極１１０は、ガラスなどにより構成された基板１００上に形成されている。ゲート電極１１０は、例えばモリブデンＭｏなどにより構成されるものである。ゲート電極１１０および基板１００の上には、絶縁層１２０，１３０がこの順で形成されている。絶縁層１２０は、例えば窒化シリコン（ＳｉＮｘ）により構成され、絶縁層１３０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。ポリシリコン層１４０は、絶縁層１３０上に形成されている。ポリシリコン層１４０は、後述するように、絶縁層１３０上にアモルファスシリコン層を形成し、そのアモルファスシリコン層に対してＥＬＡ（Excimer Laser Anneal）装置によりアニール処理することにより形成されるものである。ポリシリコン層１４０は、チャネル領域１４１、ＬＤＤ（Lightly Doped Drain）１４２、およびコンタクト領域１４３から構成される。これらは、後述するように、イオンインプラ装置やイオンドーピング装置によりイオンを注入することにより形成されるものである。このように、この例では、ゲート電極１１０が、ポリシリコン層１４０の下部に形成されている。すなわち、このＴＦＴは、いわゆるボトムゲート構造を有するものである。ポリシリコン層１４０および絶縁層１３０の上には、絶縁層１５０，１６０が、この順で形成されている。絶縁層１５０は、絶縁層１３０と同様に、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。絶縁層１６０は、絶縁層１２０と同様に、例えば窒化シリコン（ＳｉＮｘ）により構成されるものである。絶縁層１６０上には、配線１７０が形成されている。絶縁層１５０，１６０には、ポリシリコン層１４０のコンタクト領域１４３に対応する領域の一部に開口部が形成され、配線１７０は、この開口部を介して、そのコンタクト領域１４３に接続されるように形成されている。

図１において、映像信号処理部３０は、外部から供給される映像信号Ｓdispに対して、後述するように、ＲＧＢＷ変換、ガンマ変換、輝度情報の補正などを行い、映像信号Ｓdisp2を生成するものである。

図５は、映像信号処理部３０の一構成例を表すものである。映像信号処理部３０は、リニアガンマ変換部３１と、信号処理部３２と、パネルガンマ変換部３３と、補正処理部４０とを有している。

リニアガンマ変換部３１は、入力された映像信号Ｓdispを、線形なガンマ特性を有する映像信号Ｓ３１に変換するものである。すなわち、外部から供給される映像信号は、一般的な表示装置の特性を考慮した非線形なガンマ特性を有している。よって、このリニアガンマ変換部３１は、信号処理部３２での処理を容易にするため、このような非線形なガンマ特性を線形なガンマ特性に変換する。ガンマ変換部３１は、例えばルックアップテーブルを有しており、このルックアップテーブルを用いてこのようなガンマ変換を行うようになっている。

信号処理部３２は、映像信号Ｓ３１に対してＲＧＢＷ変換などの所定の信号処理を行い、その結果を映像信号Ｓ３２として出力するものである。具体的には、信号処理部３２は、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）の輝度情報を有するＲＧＢ信号を、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、および白色（Ｗ）の輝度情報を有するＲＧＢＷ信号に変換する。なお、これに限定されるものではなく、これに加えて、例えば、色域変換などの各種信号処理を行うようにしてもよい。

パネルガンマ変換部３３は、線形なガンマ特性を有する映像信号Ｓ３２を、表示部１０の特性に対応した非線形なガンマ特性を有する映像信号Ｓ３３に変換（パネルガンマ変換）するものである。このパネルガンマ変換部３３は、リニアガンマ変換部３１と同様に、例えばルックアップテーブルを有しており、このルックアップテーブルを用いてこのようなガンマ変換を行うようになっている。

補正処理部４０は、映像信号Ｓ３３に含まれる、各サブ画素１１の輝度情報をラインごとに補正するものである。具体的には、補正処理部４０は、１ライン分（Ｍ個）のサブ画素１１の輝度情報Ｉ（１）〜Ｉ（Ｍ）に基づいて、その平均値Ａvgを求め、輝度情報Ｉ（１）〜Ｉ（Ｍ）およびその平均値Ａvgに基づいて輝度情報Ｊ（１）〜Ｊ（Ｍ）を生成する。そして、補正処理部４０は、その生成した輝度情報Ｊ（１）〜Ｊ（Ｍ）を映像信号Ｓdisp2として出力し、データ線駆動部２７のＤ／Ａ変換部３５（後述）に供給するようになっている。なお、以下では、輝度情報Ｉ（１）〜Ｉ（Ｍ）のうちの任意の１つを表すものとして輝度情報Ｉを適宜用い、同様に輝度情報Ｊ（１）〜Ｊ（Ｍ）のうちの任意の１つを表すものとして輝度情報Ｊを適宜用いるものとする。

図６は、補正処理部４０の一構成例を表すものである。補正処理部４０は、平均値取得部４１と、乗算部４２と、Ｍ個の演算部５０（１）〜５０（Ｍ）を有している。

平均値取得部４１は、輝度情報Ｉ（１）〜Ｉ（Ｍ）の平均値Ａvgを取得するものである。その際、平均値取得部４１は、輝度情報Ｉ（１）〜Ｉ（Ｍ）のうち、その輝度情報Ｉが示す輝度レベルＬが、後述する電圧Ｖofsに相当する輝度レベルＬofsより大きいもの（Ｌ＞Ｌofs）を選択し、その選択された輝度情報Ｉに基づいて平均値Ａvgを取得するようになっている。

乗算部４２は、平均値取得部４１が求めた平均値Ａvgと、所定の定数αとの積（パラメータＡvg2）を求めるものである。この定数αは、後述するように、サブ画素１１における複数の容量値（回路パラメータ）により決定されるものであり、０以上かつ１以下の値をとるものである。

演算部５０（１）〜５０（Ｍ）は、それぞれ、輝度情報Ｉ（１）〜Ｉ（Ｍ）およびパラメータＡvg2に基づいて、輝度情報Ｊ（１）〜Ｊ（Ｍ）を求めるものである。具体的には、例えば、演算部５０（１）は、輝度情報Ｉ（１）およびパラメータＡvg2に基づいて、輝度情報Ｊ（１）を求め、演算部５０（２）は、輝度情報Ｉ（２）およびパラメータＡvg2に基づいて、輝度情報Ｊ（２）を求めるようになっている。なお、以下では、演算部５０（１）〜（Ｍ）のうちの任意の１つを表すものとして演算部５０を適宜用いるものとする。

演算部５０は、黒表示判断部５１と、デマルチプレクサ５２と、乗算部５３と、加算部５４と、マルチプレクサ５５とを有している。黒表示判断部５１は、輝度情報Ｉの輝度レベルＬが輝度レベルＬofsより大きいか否かを判断するものである。デマルチプレクサ５２は、黒表示判断部５１における判断結果に基づいて、入力された輝度情報Ｉの供給先を選択するものである。具体的には、デマルチプレクサ５２は、輝度レベルＬが輝度レベルＬofs以下である場合には、入力された輝度情報Ｉをマルチプレクサ５５に供給し、輝度レベルＬが輝度レベルＬofsより大きい場合には、入力された輝度情報Ｉを乗算部５３に供給するようになっている。乗算部５３は、デマルチプレクサ５２から供給された輝度情報Ｉと、所定の定数（１−α）との積を求めるものである。加算部５４は、乗算部５３における乗算結果と、パラメータＡvg2との和を求めるものである。マルチプレクサ５５は、黒表示判断部５１における判断結果に基づいて、入力された２つの情報のうちの一方を選択し、輝度情報Ｊとして出力するものである。具体的には、マルチプレクサ５５は、輝度レベルＬが輝度レベルＬofs以下である場合には、デマルチプレクサ５２から供給された情報を選択して出力し、輝度レベルＬが輝度レベルＬofsより大きい場合には、加算部５４から供給された情報を出力するようになっている。

この構成により、演算部５０は、輝度情報Ｉの輝度レベルＬが輝度レベルＬofs以下である場合には、入力された輝度情報Ｉをそのまま輝度情報Ｊとして出力し、輝度レベルＬが輝度レベルＬofsより大きい場合には、入力された輝度情報ＩおよびパラメータＡvg2に基づいて乗算部５３および加算部５４が演算した結果を、輝度情報Ｊとして出力するようになっている。

なお、図６では、説明の便宜上、ハードウェアである各ブロックがこれらの演算処理を行うものとしたが、これに限定されるものではなく、これらのブロックの一部または全部を、同様の演算処理を行うソフトウェアで構成してもよい。

図１において、タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御部２５、電源駆動部２６、およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する回路である。

走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、サブ画素１１を順次選択するものである。

電源制御部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源トランジスタＤＳＴｒのゲートに対して電源制御信号ＤＳ１を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行うものである。

電源駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源トランジスタＤＳＴｒのソースに対して電源信号ＤＳ２を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行うものである。電源信号ＤＳ２は、電圧Ｖccpと電圧Ｖiniとの間で遷移するものである。後述するように、電圧Ｖiniは、サブ画素１１を初期化するための電圧であり、電圧Ｖccpは、駆動トランジスタＤＲＴｒに電流Ｉdsを流して発光素子ＯＬＥＤを発光させるための電圧である。

データ線駆動部２７は、映像信号処理部３０から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の発光輝度を指示する画素電圧Ｖsig、および後述するＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加するものである。データ線駆動部２７は、図５に示したように、Ｄ／Ａ（Digital to Analog）変換部３５を有している。このＤ／Ａ変換部３５は、映像信号Ｓdisp2に含まれるデジタル信号の輝度情報Ｊを、アナログ信号である画素電圧Ｖsigに変換するものである。その際、Ｄ／Ａ変換部３５は、線形な変換特性により、輝度情報Ｊを画素電圧Ｖsigに変換するようになっている。

この構成により、駆動部２０は、後述するように、サブ画素１１に対して駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるための補正（Ｖth補正）を行った後に、サブ画素１１に対して画素電圧Ｖsigの書込みを行う。その際、駆動部２０は、補正処理部４０が生成した輝度情報Ｊに基づいて、画素電圧Ｖsigを生成し、サブ画素１１に対して書込みを行う。これにより、表示装置１は、後述するように、各サブ画素１１を所望の輝度で発光させることができるようになっている。

ここで、サブ画素１１は、本開示における「単位画素」の一具体例に対応する。発光素子ＯＬＥＤは、本開示における「表示素子」の一具体例に対応する。電源トランジスタＤＳＴｒは、本開示における「制御トランジスタ」の一具体例に対応する。データ線駆動部２７は、本開示における「駆動部」の一具体例に対応する。

［動作および作用］
続いて、本実施の形態の表示装置１の動作および作用について説明する。

（全体動作概要）
まず、図１などを参照して、表示装置１の全体動作概要を説明する。映像信号処理部３０は、外部から供給される映像信号Ｓdispに対して、輝度情報の補正などを行い、映像信号Ｓdisp2を生成する。タイミング生成部２２は、外部から供給される同期信号Ｓsyncに基づいて、走査線駆動部２３、電源制御部２５、電源駆動部２６、およびデータ線駆動部２７に対してそれぞれ制御信号を供給し、これらがお互いに同期して動作するように制御する。走査線駆動部２３は、タイミング生成部２２から供給された制御信号に従って、複数の走査線ＷＳＬに対して走査信号ＷＳを順次印加することにより、サブ画素１１を順次選択する。電源制御部２５は、タイミング生成部２２から供給された制御信号に従って、複数の電源トランジスタＤＳＴｒのゲートに対して電源制御信号ＤＳ１を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行う。電源駆動部２６は、タイミング生成部２２から供給された制御信号に従って、複数の電源トランジスタＤＳＴｒのソースに対して電源信号ＤＳ２を順次印加することにより、サブ画素１１の発光動作および消光動作の制御を行う。データ線駆動部２７は、映像信号処理部３０から供給された映像信号Ｓdisp2およびタイミング生成部２２から供給された制御信号に従って、各サブ画素１１の輝度に対応する画素電圧Ｖsig、およびＶth補正を行うための電圧Ｖofsを含む信号Ｓigを生成し、各データ線ＤＴＬに印加する。表示部１０は、駆動部２０から供給された走査信号ＷＳ、電源制御信号ＤＳ１、電源信号ＤＳ２、および信号Ｓigに基づいて表示を行う。

（詳細動作）
図７は、駆動部２０の動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳ１の波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）は信号Ｓigの波形を示す。図７（Ａ）において、例えば、走査信号ＷＳ（ｋ）は、ｋライン目のサブ画素１１を駆動する走査信号ＷＳであり、走査信号ＷＳ（ｋ＋１）は、（ｋ＋１）ライン目のサブ画素１１を駆動する走査信号ＷＳである。電源制御信号ＤＳ１（図７（Ｂ））および電源信号ＤＳ２（図７（Ｃ））についても同様である。

駆動部２０の走査線駆動部２３は、走査線ＷＳＬに対して、パルス形状を有する走査信号ＷＳを順次印加する（図７（Ａ））。電源制御部２５は、駆動トランジスタＤＳＴｒのゲートに対して、走査信号ＷＳのパルスの終端タイミングを含む所定期間（タイミングｔ３〜ｔ５等）だけ高レベルになり、その他の期間は低レベルになる電源制御信号ＤＳ１を印加する（図７（Ｂ））。電源駆動部２６は、駆動トランジスタＤＳＴｒのソースに対して、走査信号ＷＳのパルスの開始タイミングから所定期間（タイミングｔ１〜ｔ２等）だけ電圧Ｖiniになり、その他の期間は電圧Ｖccpになる電源信号ＤＳ２を印加する（図７（Ｃ））。データ線駆動部２７は、データ線ＤＴＬに対して、電源制御信号ＤＳ１が高レベルになっている期間（タイミングｔ３〜ｔ５等）に画素電圧Ｖsigを印加し、その他の期間に電圧Ｖofsを印加する（図７（Ｄ））。

次に、ある１ラインに属する２つのサブ画素１１Ａ，１１Ｂに着目して、その動作を詳細に説明する。

図８は、タイミングｔ１〜ｔ５の期間におけるサブ画素１１Ａ，１１Ｂの動作のタイミング図を表すものであり、（Ａ）は走査信号ＷＳの波形を示し、（Ｂ）は電源制御信号ＤＳ１の波形を示し、（Ｃ）は電源信号ＤＳ２の波形を示し、（Ｄ）はサブ画素１１Ａに供給される信号Ｓigの波形を示し、（Ｅ）はサブ画素１１Ａにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｆ）はサブ画素１１Ａにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示し、（Ｇ）はサブ画素１１Ｂに供給される信号Ｓigの波形を示し、（Ｈ）はサブ画素１１Ｂにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇの波形を示し、（Ｉ）はサブ画素１１Ｂにおける駆動トランジスタＤＲＴｒのソース電圧Ｖｓの波形を示す。図８（Ｃ）〜（Ｆ）では、同じ電圧軸を用いて各波形を示し、同様に、図８（Ｇ）〜（Ｉ）では、同じ電圧軸を用いて各波形を示している。なお、説明の便宜上、図８（Ｇ）〜（Ｉ）と同じ電圧軸に、電源信号ＤＳ２（図８（Ｃ））の波形と同じものを示している。

駆動部２０は、サブ画素１１Ａ，１１Ｂの初期化を行い（初期化期間Ｐ１）、駆動トランジスタＤＲＴｒの素子ばらつきが画質に与える影響を抑えるためのＶth補正を行い（Ｖth補正期間Ｐ２）、サブ画素１１Ａ，１１Ｂに対して画素電圧Ｖsigの書込みを行う（書込期間Ｐ３）。そして、その後に、サブ画素１１Ａ，１１Ｂの発光素子ＯＬＥＤが、書き込まれた画素電圧Ｖsigに応じた輝度で発光する（発光期間Ｐ４）。以下に、サブ画素１１Ａ，１１Ｂに対する駆動動作の詳細を説明する。

まず、駆動部２０は、タイミングｔ１〜ｔ２の期間（初期化期間Ｐ１）において、サブ画素１１Ａ，１１Ｂをそれぞれ初期化する。具体的には、まず、タイミングｔ１において、データ線駆動部２７が、サブ画素１１Ａ，１１Ｂに供給する信号Ｓigを電圧Ｖofsにそれぞれ設定し（図８（Ｄ），（Ｇ））、走査線駆動部２３が、走査信号ＷＳの電圧を低レベルから高レベルに変化させる（図８（Ａ））。これにより、サブ画素１１Ａ，１１Ｂにおける書込トランジスタＷＳＴｒがそれぞれオン状態になり、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsにそれぞれ設定される（図８（Ｅ），（Ｈ））。また、これと同時に、電源駆動部２６が、電源信号ＤＳ２を電圧Ｖccpから電圧Ｖiniに変化させる（図８（Ｃ））。これにより、駆動トランジスタＤＲＴｒがそれぞれオン状態になり、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが電圧Ｖiniにそれぞれ設定される（図８（Ｆ），（Ｉ））。その結果、サブ画素１１Ａ，１１Ｂにおいて、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgs（＝Ｖofs−Ｖini）は、駆動トランジスタＤＲＴｒの閾値電圧Ｖthよりも大きい電圧にそれぞれ設定され、サブ画素１１Ａ，１１Ｂがそれぞれ初期化される。

次に、駆動部２０は、タイミングｔ２〜ｔ３の期間（Ｖth補正期間Ｐ２）において、Ｖth補正を行う。具体的には、電源駆動部２６が、タイミングｔ２において、電源信号ＤＳ２を電圧Ｖiniから電圧Ｖccpに変化させる（図８（Ｃ））。これにより、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒは、それぞれ飽和領域で動作するようになり、ドレインからソースに電流Ｉdsが流れ、ソース電圧Ｖｓがそれぞれ上昇する（図８（Ｆ），（Ｉ））。その際、ソース電圧Ｖｓは発光素子ＯＬＥＤのカソードの電圧Ｖcathよりも低いため、発光素子ＯＬＥＤは逆バイアス状態を維持し、発光素子ＯＬＥＤには電流は流れない。このようにソース電圧Ｖｓが上昇するにつれて、ゲート・ソース間電圧Ｖgsが低下していくため、電流Ｉdsは低下する。この負帰還動作により、電流Ｉdsは“０”（ゼロ）に向かって収束していく。言い換えれば、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、その駆動トランジスタＤＲＴｒの閾値電圧Ｖthとそれぞれ等しくなる（Ｖgs＝Ｖth）ように収束していく。

次に、駆動部２０は、タイミングｔ３〜ｔ４の期間（書込期間Ｐ３）において、サブ画素１１Ａ，１１Ｂに対して、画素電圧Ｖsigの書込みをそれぞれ行う。具体的には、まず、電源制御部２５が、タイミングｔ３において、電源制御信号ＤＳ１の電圧を低レベルから高レベルに変化させる（図８（Ｂ））。これにより、電源トランジスタＤＳＴｒはオフ状態になる。これと同時に、データ線駆動部２７は、サブ画素１１Ａ，１１Ｂに供給する信号Ｓigを画素電圧Ｖsig（ＶsigA，ＶsigB）にそれぞれ設定する（図８（Ｄ），（Ｇ））。この例では、画素電圧ＶsigA，ＶsigBを電圧Ｖofsよりも高くし、画素電圧ＶsigAを画素電圧ＶsigBよりも低くしている。これにより、サブ画素１１Ａ，１１Ｂの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsig（ＶsigA，ＶsigB）にそれぞれ上昇する（図８（Ｅ），（Ｈ））。その際、サブ画素１１Ａ，１１Ｂの駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまたやや上昇する。

図９は、サブ画素１１Ａ，１１Ｂに対する画素電圧Ｖsigの書込動作のタイミング図を表すものであり、（Ａ）はサブ画素１１Ａに対する動作を示し、（Ｂ）はサブ画素１１Ｂに対する動作を示す。サブ画素１１Ａ，１１Ｂの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧Ｖsig（ＶsigA，ＶsigB）にそれぞれ上昇するのに応じて、これらの駆動トランジスタＤＲＴｒのソース電圧Ｖｓもまたやや上昇する（図８（Ｆ），（Ｉ））。その際、これらのソース電圧Ｖｓは、互いに等しい電圧Ｖavgになる。すなわち、この例では、画素電圧ＶsigA，ＶsigBは電圧Ｖofsよりも高いため、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsは、閾値電圧Ｖthより大きくなり（Ｖgs＞Ｖth）、駆動トランジスタＤＲＴｒはそれぞれオン状態になる。これにより、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒのソースは、各駆動トランジスタＤＲＴｒおよび電源線ＰＬを介して接続され、各ソース電圧Ｖｓは互いに等しい電圧Ｖavgになる。なお、この例では２つのサブ画素１１Ａ，１１Ｂについて説明しているが、同じ１ラインに属するサブ画素１１のうち、画素電圧Ｖsigが電圧Ｖofsよりも大きい全てのサブ画素１１において、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは互いに等しい電圧になる。

表示装置１では、このようなソース電圧Ｖｓの変化により、各サブ画素１１における輝度が変化しないようにするため、後述するように、映像信号処理部３０の補正処理部４０が、あらかじめ輝度情報の補正処理を行っている。

次に、走査線駆動部２３は、タイミングｔ４において、走査信号ＷＳの電圧を高レベルから低レベルに変化させる（図８（Ａ））。これにより、サブ画素１１Ａ，１１Ｂにおける書込トランジスタＷＳＴｒがそれぞれオフ状態になり、駆動トランジスタＤＲＴｒのゲートがそれぞれフローティングとなるため、これ以後、容量素子Ｃｓの端子間電圧、すなわち、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsはそれぞれ維持される。

次に、駆動部２０は、タイミングｔ５以降の期間（発光期間Ｐ４）において、サブ画素１１Ａ，１１Ｂを発光させる。具体的には、タイミングｔ５において、電源制御部２５が、電源制御信号ＤＳ１を高レベルから低レベルに変化させる（図８（Ｂ））。これにより、電源トランジスタＤＳＴｒがオン状態になり、サブ画素１１Ａ，１１Ｂにおける駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れる。そして、駆動トランジスタＤＲＴｒに電流Ｉdsがそれぞれ流れるにつれ、駆動トランジスタＤＲＴｒのソース電圧Ｖｓがそれぞれ上昇し（図８（Ｆ），（Ｉ））、これに伴って駆動トランジスタＤＲＴｒのゲート電圧Ｖｇもそれぞれ上昇する（図８（Ｅ），（Ｈ））。そして、このようなブートストラップ動作により、駆動トランジスタＤＲＴｒのソース電圧Ｖｓが、発光素子ＯＬＥＤの閾値電圧Ｖelと電圧Ｖcathの和（Ｖel＋Ｖcath）よりも大きくなると、発光素子ＯＬＥＤのアノード・カソード間に電流が流れ、発光素子ＯＬＥＤが発光する。すなわち、発光素子ＯＬＥＤの素子ばらつきに応じてソース電圧Ｖｓが上昇し、発光素子ＯＬＥＤが発光する。

その後、表示装置１では、所定の期間（１フレーム期間）が経過したのち、発光期間Ｐ３から書込期間Ｐ１に移行する。駆動部２０は、この一連の動作を繰り返すように駆動する。

（補正処理部４０の動作）
次に、補正処理部４０における輝度情報の補正処理について説明する。まず、その補正処理の説明に先立ち、仮に、補正前の輝度情報Ｉに基づいて画素電圧Ｖsig1を生成した場合の書込動作について説明する。

図１０は、補正前の輝度情報Ｉ（画素電圧Ｖsig1）に基づく書込動作のタイミング図を表すものであり、（Ａ）はサブ画素１１Ａに対する動作を示し、（Ｂ）はサブ画素１１Ｂに対する動作を示す。この例では、サブ画素１１Ａに対して画素電圧ＶsigA1を書込み、サブ画素１１Ｂに対して画素電圧ＶsigB1を書き込んでいる。この画素電圧ＶsigA1，ＶsigB1は、それぞれ輝度情報Ｉに対応する電圧である。

タイミングｔ３において、サブ画素１１Ａ，１１Ｂの駆動トランジスタＤＲＴｒのゲート電圧Ｖｇが、電圧Ｖofsから画素電圧ＶsigA1，ＶsigB1にそれぞれ上昇すると、それに応じて、ソース電圧Ｖｓは、各画素電圧Ｖsig1の変化に応じた電圧ＶｓＡ，ＶｓＢに変化しようとする。すなわち、駆動トランジスタＤＲＴｒのソース電圧Ｖｓは、サブ画素１１Ａ，１１Ｂのそれぞれがいわゆる「３Ｔｒ２Ｃ」の構成（後述する比較例（図１８）の構成）である場合と同様に、それぞれの画素電圧Ｖsig1に応じたレベルに変化しようとする。しかしながら、上述したように、サブ画素１１Ａ，１１Ｂと同じ１ラインに属するサブ画素１１のうち、画素電圧Ｖsigが電圧Ｖofsよりも大きい全てのサブ画素１１において、駆動トランジスタＤＲＴｒがオン状態になるため、ソース電圧Ｖｓは、互いに等しい電圧Ｖavgになる。この電圧Ｖavgは、オン状態になった駆動トランジスタＤＲＴｒのソース電圧Ｖｓの平均値である。

このように、ソース電圧Ｖｓが平均化されることにより、サブ画素１１Ａでは、図１０（Ａ）に示したように、ゲート・ソース間電圧Ｖgsが電位差ΔＶＡ（＝Ｖavg−ＶｓＡ）だけ小さくなり、サブ画素１１Ｂでは、図１０（Ｂ）に示したように、ゲート・ソース間電圧Ｖgsが電位差ΔＶＢ（＝ＶｓＢ−Ｖavg）だけ大きくなる。つまり、このままでは、サブ画素１１Ａの輝度は小さくなり、サブ画素１１Ｂの輝度は大きくなる。表示装置１の補正処理部４０は、各サブ画素１１において発生するであろうソース電圧Ｖｓのずれ分（電位差ΔＶＡ，ΔＶＢ）をあらかじめ求め、その電位差の分だけ輝度情報をあらかじめ補正することにより、輝度のずれを抑えるように動作する。

図１１，１２は、補正処理部４０における補正処理の効果を表すものであり、図１１はサブ画素１１Ａにおける書込動作のタイミング図を示し、図１２はサブ画素１１Ｂにおける書込動作のタイミング図を示す。図１１，１２において、（Ａ）は補正前の輝度情報Ｉ（画素電圧Ｖsig1）に基づく書込動作を示し、（Ｂ）は補正後の輝度情報Ｊ（画素電圧Ｖsig）に基づく書込動作を示す。

上述したように、例えば、サブ画素１１Ａでは、画素電圧ＶsigA1を印加すると、図１１（Ａ）に示したように、ゲート・ソース間電圧Ｖgsが電位差ΔＶＡ（＝Ｖavg−ＶｓＡ）だけ小さくなる。よって、補正処理部４０は、図１１（Ｂ）に示したように、画素電圧ＶsigAが、画素電圧ＶsigA1より電位差ΔＶＡだけ高い電圧（ＶsigA1＋ΔＶＡ）になるように、輝度情報Ｉを輝度情報Ｊに補正する。同様に、サブ画素１１Ｂでは、画素電圧ＶsigB1を印加すると、図１２（Ａ）に示したように、ゲート・ソース間電圧Ｖgsが電位差ΔＶＢ（＝ＶｓＢ−Ｖavg）だけ大きくなる。よって、補正処理部４０は、図１２（Ｂ）に示したように、画素電圧ＶsigBが、画素電圧ＶsigB1より電位差ΔＶＢだけ低い電圧（ＶsigB1−ΔＶＢ）になるように、輝度情報Ｉを輝度情報Ｊに補正する。これにより、各サブ画素１１における、ソース電圧の平均化に起因する輝度の変化を抑えるようになっている。

言い換えれば、補正処理部４０は、着目したサブ画素１１における発光輝度が、同じ１ラインに属する他のサブ画素１１の輝度情報によって変化しないように、輝度情報を補正する。すなわち、例えば、サブ画素１１Ａにおいて、電位差ΔＶＡ（＝Ｖavg−ＶｓＡ）は、同じ１ラインに属する他のサブ画素１１の輝度情報により変化するものである。補正処理部４０は、サブ画素１１Ａにおけるソース電圧Ｖｓの変化分（電位差ΔＶＡ）と同じ分だけ、画素電圧Ｖsigを変化させるように、サブ画素１１Ａにおける輝度情報Ｉを輝度情報Ｊに補正する。言い換えれば、サブ画素１１Ａにおけるソース電圧Ｖｓの変化分を打ち消すように、サブ画素１１Ａにおける輝度情報を補正する。これにより、表示装置１では、あるサブ画素１１における輝度が、同じ１ラインに属する他のサブ画素１１の輝度情報によって変化するおそれを低減することができる。

（補正処理における補正式）
次に、補正処理部４０における、輝度情報の補正処理の補正式を導出する。なお、この例では、説明の便宜上、補正前の輝度情報Ｉの代わりに画素電圧Ｖsig1を用い、補正後の輝度情報Ｊの代わりに画素電圧Ｖsigを用いて説明する。また、以下の説明では、説明の便宜上、その１ラインに属する全てのサブ画素１１における画素電圧Ｖsig1（輝度情報Ｉ）が、電圧Ｖofs（輝度レベルＬofs）よりも高いとする。

図１３は、サブ画素１１における等価容量を表すものである。図１３に示すように、駆動トランジスタＤＲＴｒは、ゲート・ソース間に等価容量Ｃgsを有する。この等価容量Ｃgsと容量素子Ｃｓは並列接続され、各容量値の和は容量値Ｃ１になっている。また、発光素子ＯＬＥＤは、アノード・カソード間に等価容量Ｃoledを有する。この等価容量Ｃoledと容量素子Ｃsubは並列接続され、各容量値の和は容量値Ｃ２になっている。なお、以下の説明では、容量値Ｃ１はサブ画素１１によらずほぼ一定の値とし、同様に、容量値Ｃ２はサブ画素１１によらずほぼ一定の値とする。また、同じ１ラインに属するサブ画素１１の駆動トランジスタＤＲＴｒの閾値電圧Ｖthは、ほぼ一定の値とする。なお、後述するように、製造工程において、１ライン分のサブ画素１１を、ＥＬＡ装置による走査方向Ｄ１と直交する方向であって、イオンインプラ装置による走査方向Ｄ２と同じ方向に並設することにより、１ラインに属するサブ画素１１の駆動トランジスタＤＲＴｒの閾値電圧Ｖthのばらつきを抑えることができる。

まず最初に、１ライン分のサブ画素１１におけるｉ番目のサブ画素１１の駆動トランジスタＤＲＴｒのゲートに画素電圧Ｖsig1（ｉ）が印加されたときの、ソース電圧の平均化が生じないと仮定した場合におけるソース電圧Ｖｓ（ｉ）を求める。このソース電圧Ｖｓ（ｉ）は、図１１におけるＶｓＡ，ＶｓＢに対応するものである。ソース電圧Ｖｓ（ｉ）は、以下の式で表すことができる。

ここで、αは、Ｃ１／（Ｃ１＋Ｃ２）により表される回路パラメータである。

ソース電圧の平均化により、１ライン分のサブ画素１１におけるソース電圧Ｖｓ（ｉ）が平均化される。平均化後の電圧Ｖavgは、式（１）を用いて、以下の式で表される。

次に、補正後の画素電圧Ｖsig（ｉ）を求める。補正後の画素電圧Ｖsig（ｉ）は、図１１に示したように、補正前の画素電圧Ｖsig1（ｉ）を、ソース電圧Ｖｓ（ｉ）と電圧Ｖavgとの差分（電位差ΔＶＡ，ΔＶＢ）だけずらしたものである。この画素電圧Ｖsig（ｉ）は、式（１），（２）を用いて、以下の式で表される。

この式（３）において、画素電圧Ｖsig1（ｉ）を輝度情報Ｉ（ｉ）に置き換え、画素電圧Ｖsig（ｉ）を輝度情報Ｊ（ｉ）に置き換えることにより、次式を得る。

補正処理部４０は、このようにして求めた式（４）を用いて、ラインごとに、その１ラインに属するサブ画素１１における輝度情報Ｉ（電圧Ｖsig1（１）〜Ｖsig1（Ｍ））に基づいて、輝度情報Ｊ（電圧Ｖsig（１）〜Ｖsig（Ｍ））を求める。図６に示した補正処理部４０の各ブロックは、この式（４）に基づいてそれぞれ演算処理を行う。具体的には、平均値取得部４１および乗算部４２が式（４）の第２項の演算を行い、乗算部５３が式（４）の第１項の演算を行う。

なお、この例では、説明の便宜上、その１ラインに属する全てのサブ画素１１における輝度情報Ｉ（画素電圧Ｖsig1）の輝度レベルが輝度レベルＬofs（電圧Ｖofs）よりも高いとしたが、一部のサブ画素１１における輝度情報Ｉ（画素電圧Ｖsig1）の輝度レベルが輝度レベルＬofs（電圧Ｖofs）以下である場合には、そのような一部のサブ画素１１を除外してこれらの演算を行うことが望ましい。すなわち、黒色を表示する際には、輝度情報Ｉの輝度レベルを輝度レベルＬofs以下にして、画素電圧Ｖsigを電圧Ｖofs以下にする場合がある。このような画素電圧Ｖsigが書き込まれたサブ画素１１では、駆動トランジスタＤＲＴｒのゲート・ソース間電圧Ｖgsが閾値電圧Ｖthよりも低くなるため（Ｖgs＜Ｖth）、駆動トランジスタＤＲＴｒはオン状態にならない。よって、このようなサブ画素１１は、ソース電圧の平均化に寄与しない。補正処理部４０における補正処理は、ソース電圧の平均化によるソース電圧Ｖｓのずれを補正するものであるため、ソース電圧の平均化に寄与しないサブ画素１１をも演算対象に加えてしまうと、補正精度が低下するおそれがある。よって、輝度レベルＬofs以下の輝度情報Ｉを補正処理の演算対象から除外することにより、ソース電圧の平均化に寄与するサブ画素１１のみを演算対象にすることが望ましい。

具体的には、１ライン分のサブ画素１１のうち、輝度情報Ｉ（画素電圧Ｖsig1）の輝度レベルが輝度レベルＬofs（電圧Ｖofs）より大きいサブ画素１１に対してのみ、式（４）の演算を行う。一方、輝度情報Ｉの輝度レベルが輝度レベルＬofs以下であるサブ画素１１については、式（４）の演算を行わず、輝度情報Ｉをそのまま輝度情報Ｊとすることが望ましい。これに対応し、図６に示した補正処理部４０では、平均値取得部４１は、輝度情報Ｉ（１）〜Ｉ（Ｍ）のうち、その輝度情報Ｉが示す輝度レベルＬが輝度レベルＬofsより大きいもの（Ｌ＞Ｌofs）を選択し、その選択された輝度情報Ｉに基づいて平均値Ａvgを取得する。また、黒表示判断部５１が、輝度情報Ｉの輝度レベルが輝度レベルＬofsより大きいか否かの判断を行い、その判断に応じて、輝度情報Ｉに対して式（４）の演算を行うか否かを判断する。

このように、表示装置１では、輝度情報をあらかじめ補正するようにしたので、画質を高めることができる。すなわち、このような補正処理を行わない場合には、各サブ画素１１におけるゲート・ソース間電圧Ｖgsが、ソース電圧の平均化により所望の値からずれてしまうため、各サブ画素１１における輝度が所望の輝度からずれてしまい、画質が低下してしまうおそれがある。一方、表示装置１では、補正処理部４０が、ソース電圧の平均化によるソース電圧Ｖｓのずれ分を打ち消すように、輝度情報をあらかじめ補正するようにしたので、輝度のずれを低減し、画質の低下を抑えることができる。

（駆動トランジスタＤＲＴｒの配置について）
表示装置１では、図２に示したように、電源トランジスタＤＳＴｒが、１ライン分（Ｍ個）のサブ画素１１に接続されている。この１ライン分のサブ画素１１では、駆動トランジスタＤＲＴｒの閾値電圧Ｖthがほぼ等しいことが望ましい。さもなくば、例えば、タイミングｔ３〜ｔ４の期間において、１ライン分のサブ画素１１の駆動トランジスタＤＲＴｒのソース電圧Ｖｓが平均化されて、互いにほぼ等しくなることにより、その前に行ったＶth補正の結果が乱されて、画質が低下するおそれがあるからである。

駆動トランジスタＤＲＴｒの閾値電圧Ｖthのばらつきは、例えば、トランジスタの形成工程のうちの、ポリシリコン層１４０の形成工程により大きな影響を受ける。この工程では、まず、絶縁層１３０（図４）上にアモルファスシリコン層を形成する。そして、そのアモルファスシリコン層に対してＥＬＡ装置によりアニール処理を行うことによりポリシリコン層１４０を形成する。そして、このポリシリコン層１４０のチャネル領域１４１およびＬＤＤ１４２に対しては、イオンインプラ装置によりイオンを注入する。また、コンタクト領域１４３に対しては、イオンドーピング装置によりイオンを注入する。このＥＬＡ装置による処理、およびイオンインプラ装置による処理は、トランジスタの閾値電圧Ｖthのばらつきに対して影響をおよぼす。

図１４は、ＥＬＡ装置による処理に起因する閾値電圧Ｖthのばらつきを模式的に表すものである。図１５は、イオンインプラ装置による処理に起因する閾値電圧Ｖthのばらつきを模式的に表すものである。図１４，１５は、大きなガラス基板９９に複数の表示部１０を形成する場合を示している。

ＥＬＡ装置は、図１４に示したように、短冊状のレーザービーム（ビームＬＢ１）を、例えば数百Ｈｚ程度でオンオフしつつ、ガラス基板９９を走査方向Ｄ１に走査することにより、ガラス基板９９全面に対して処理を行うようになっている。このとき、レーザーのエネルギーが、１ショットごとにばらつくおそれがあり、これに応じて、走査方向Ｄ１に隣接するトランジスタの特性がばらつくおそれがある。この場合には、走査方向Ｄ１（図１４の縦方向）では、トランジスタの閾値電圧Ｖthは、走査方向Ｄ１と直交する方向（図１４の横方向）に比べ、大きくばらついてしまう。

また、イオンインプラ装置は、図１５に示したように、短冊状のレーザービーム（ビームＬＢ２）をオン状態にしながら、ガラス基板９９を走査方向Ｄ２に走査することにより、ガラス基板９９全面に対して処理を行うようになっている。このように、イオンインプラ装置は、レーザービームを常時出力するため、上述したＥＬＡ装置の場合と異なり、走査方向Ｄ２に隣接するトランジスタのばらつきは生じにくい。一方、短冊の長軸方向（走査方向Ｄ２と直交する方向）において、レーザーのエネルギーが均一でないおそれがあり、これに応じて、この長軸方向に隣接するトランジスタの特性がばらつくおそれがある。この場合には、走査方向Ｄ２と直交する方向（図１５の縦方向）では、トランジスタの閾値電圧Ｖthは、走査方向Ｄ２（図１５の横方向）に比べ、大きくばらついてしまう。

そこで、図１４，１５に示したように、ＥＬＡ装置による走査方向Ｄ１と、イオンインプラ装置による走査方向Ｄ２を直交するように設定することにより、図１４，１５の横方向に並設されたトランジスタの閾値電圧Ｖthのばらつきを抑えることができる。

図１６は、表示部１０におけるサブ画素１１の配置と、走査方向Ｄ１，Ｄ２との関係を表すものである。図１７は、各サブ画素１１の駆動トランジスタＤＲＴｒの配置と、走査方向Ｄ１，Ｄ２との関係を表すものである。

図１６に示したように、表示部１０では、１ライン分のサブ画素１１を、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１７の横方向）に並設する。より具体的には、図１７に示したように、１ライン分のサブ画素１１における駆動トランジスタＤＲＴｒを、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１７の横方向）に並設する。各駆動トランジスタＤＲＴｒは、チャネル幅（Ｗ）方向が走査方向Ｄ１になり、チャネル長（Ｌ）方向が走査方向Ｄ２になるように配置する。

このように、表示装置１では、１ライン分のサブ画素１１を、走査方向Ｄ１と直交する方向であって、走査方向Ｄ２と同じ方向（図１７の横方向）に並設したので、１ライン分のサブ画素１１における駆動トランジスタＤＲＴｒの閾値電圧Ｖthをほぼ同じにすることができ、画質が低下するおそれを低減することができる。

（比較例）
次に、比較例に係る表示装置１Ｒについて説明する。本比較例は、各サブ画素１１が電源トランジスタＤＳＴｒをそれぞれ有するように構成したものである。

図１８は、表示装置１Ｒに係る表示部１０Ｒの回路構成の一例を表すものである。表示部１０Ｒでは、サブ画素１１Ｒは、３つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ、電源トランジスタＤＳＴｒ）および２つの容量素子を用いて構成される、いわゆる「３Ｔｒ２Ｃ」の構成を有するものである。すなわち、本実施の形態に係る表示部１０（図２）では、サブ画素１１を「２Ｔｒ２Ｃ」で構成し、１ライン分のサブ画素１１に対して電源トランジスタＤＳＴｒを１つ設けたが、本比較例に係る表示部１０Ｒでは、各サブ画素１１Ｒが電源トランジスタＤＳＴｒを有している。

このように、比較例に係る表示部１０Ｒでは、全てのサブ画素１１Ｒが、いわゆる「３Ｔｒ２Ｃ」の構成を有するため、トランジスタ数が多くなってしまう。これにより、４つのサブ画素１１Ｒから構成される画素Ｐixの面積が大きくなってしまうため、解像度を高めにくくなる。

一方、本実施の形態に係る表示部１０では、１ライン分のサブ画素１１に対して電源トランジスタＤＳＴｒを１つ設けるようにしたので、トランジスタ数を減らすことができる。これにより、画素Ｐixの面積を小さくすることができ、表示装置１の解像度を高めることができる。

［効果］
以上のように本実施の形態では、１ライン分のサブ画素に対して電源トランジスタを１つ設けるようにしたので、表示装置の解像度を高めることができる。

また、本実施の形態では、ソース電圧の平均化によるソース電圧のずれ分を打ち消すように、輝度情報をあらかじめ補正するようにしたので、着目したサブ画素における発光輝度が、同じ１ラインに属する他のサブ画素の輝度情報によって変化するおそれを低減することができるため、画質を高めることができる。その際、輝度レベルが輝度レベルＬofsより大きい輝度情報に対してのみ、補正処理を行うようにしたので、補正の精度を高めることができる。

また、本実施の形態では、ＥＬＡ装置による走査方向と直交する方向であって、イオンインプラ装置による走査方向と同じ方向に、１ラインに属するサブ画素における駆動トランジスタを並設したので、それらの駆動トランジスタの閾値電圧をほぼ同じにすることができ、画質の低下を抑えることができる。

［変形例１］
上記実施の形態では、映像信号処理部３０がパネルガンマ変換を行うようにしたが、これに限定されるものではなく、これに代えて、データ駆動部２７がパネルガンマ変換を行うようにしてもよい。以下に、本変形例について詳細に説明する。

図１９は、本変形例に係る映像信号処理部３０Ｂと、データ線駆動部２７ＢのＤ／Ａ変換部３５Ｂとを表すものである。この例では、映像信号Ｓdispは、線形なガンマ特性を有する映像信号である。

映像信号処理部３０Ｂは、ガンマ変換部３６Ｂと、逆ガンマ変換部３７Ｂと、ガンマ設定部３８Ｂとを有している。ガンマ変換部３６Ｂは、ガンマ設定部３８Ｂからの指示に基づいて、信号処理部３２から供給された映像信号に対して、ガンマ変換を施すものである。具体的には、ガンマ変換部３６Ｂは、後述するパネルガンマ変換部３９Ｂにおけるガンマ変換と同様のガンマ変換を行うものである。補正処理部４０は、このガンマ変換部３６Ｂから供給された映像信号に対して、輝度情報の補正処理を行う。逆ガンマ変換部３７Ｂは、この補正処理部４０から供給された映像信号に対して、ガンマ変換部３６Ｂにおけるガンマ変換と反対の変換特性を有するガンマ変換を施し、映像信号Ｓdisp2を生成するものである。すなわち、この例では、映像信号Ｓdisp2は、線形なガンマ特性を有する信号である。ガンマ設定部３８Ｂは、ガンマ変換部３６Ｂ、逆ガンマ変換部３７Ｂ、および後述するパネルガンマ変換部３９Ｂに対して、ガンマ特性を指示するものである。

Ｄ／Ａ変換部３５Ｂは、パネルガンマ変換部３９Ｂを有している。このパネルガンマ変換部３９Ｂは、上記実施の形態に係るパネルガンマ変換部３３と同様に、表示部１０の特性に対応した非線形なガンマ特性を有する映像信号に変換するものである。この例では、パネルガンマ変換部３９Ｂは、Ｄ／Ａ変換部３５Ｂと一体に構成されている。具体的には、Ｄ／Ａ変換部３５Ｂは、ラダー抵抗網を含んで構成されており、そのラダー抵抗網の各タップに、パネルガンマ変換のガンマ特性を実現するためのタップ電圧がそれぞれ印加されている。このタップ電圧は、ガンマ設定部３８Ｂからの指示に基づいて生成される。これにより、Ｄ／Ａ変換部３５Ｂは、非線形な変換特性により、輝度情報を画素電圧Ｖsigに変換するようになっている。

このように構成することにより、補正処理部４０は、パネルガンマ変換後の信号と同様の非線形なガンマ特性を有する信号に対して、輝度情報の補正処理を行うことができる。

［変形例２］
上記実施の形態では、１ライン分のサブ画素１１に対して電源トランジスタＤＳＴｒを１つ設けるようにしたが、これに限定されるものではなく、これに代えて、例えば、水平方向に並設された所定数のサブ画素１１に１つの割合で設けてもよい。以下に、電源トランジスタＤＳＴｒを、２つのサブ画素１１に１つの割合で設けた場合の例について詳細に説明する。

図２０は、本変形例に係る表示部１０Ｃの一構成例を表すものである。表示部１０Ｃは、図２０に示したように、行方向に延伸する電源制御線ＤＳＬおよび電源線ＰＬ２を有している。電源制御線ＤＳＬは、電源制御信号ＤＳ１を伝えるものであり、その一端は電源制御部２５に接続されている。電源線ＰＬ２は、電源信号ＤＳ２を伝えるものであり、その一端は電源駆動部２６に接続されている。電源トランジスタＤＳＴｒは、この例では、水平方向（横方向）に隣り合う２つのサブ画素１１に１つの割合で設けられている。すなわち、上記実施の形態に係る表示部１０では、電源トランジスタＤＳＴｒを、１ライン分のサブ画素１１に１つの割合で設けたが、本変形例に係る表示部１０Ｃでは、２つのサブ画素１１に１つの割合で設けている。電源トランジスタＤＳＴｒのゲートは、電源制御線ＤＳＬに接続され、ソースは電源線ＰＬ２に接続され、ドレインは２つのサブ画素１１における駆動トランジスタＤＲＴｒのドレインに接続されている。

この構成の表示部１０Ｃを用いた場合には、補正処理部４０は、電源トランジスタＤＳＴｒのドレインに接続された２つのサブ画素１１に対応する２つの輝度情報Ｉ（１），Ｉ（２）に基づいて、その平均値Ａvgを求め、その輝度情報Ｉ（１），Ｉ（２）およびその平均値Ａvgに基づいて輝度情報Ｊ（１），Ｊ（２）を生成する。これにより、これらの２つのサブ画素１１のうちの一方のサブ画素１１における発光輝度が、他方のサブ画素１１の輝度情報Ｉによって変化するおそれを低減することができるため、画質を高めることができる。

［変形例３］
上記実施の形態では、２つのトランジスタ（書込トランジスタＷＳＴｒ、駆動トランジスタＤＲＴｒ）および２つの容量素子Ｃｓ，Ｃsubを用いて、「２Ｔｒ２Ｃ」のサブ画素１１を構成したが、これに限定されるものではなく、図２１に示したように、容量素子Ｃsubを省き、いわゆる「２Ｔｒ１Ｃ」のサブ画素１２を構成してもよい。この場合、例えば、発光素子ＯＬＥＤが白色光を発し、この白色光がカラーフィルタを通過することにより赤色（Ｒ），緑色（Ｇ），青色（Ｂ），白色（Ｗ）の４色を生成するのが望ましい。これにより、発光素子ＯＬＥＤの等価容量の容量値を、サブ画素１２によらずほぼ一定にすることができる。また、互いにほぼ等しい等価容量値を有し、各サブ画素１２に対応する色（赤色、緑色、青色、白色のうちの一色）の光を射出する発光素子ＯＬＥＤを用いてもよい。

また、赤色（Ｒ），緑色（Ｇ），青色（Ｂ），白色（Ｗ）のサブ画素１２Ｒ，１２Ｇ，１２Ｂ，１２Ｗにおける発光素子ＯＬＥＤの等価容量値が互いに異なる場合には、サブ画素１２の色ごとに補正処理を行うことが望ましい。以下に、本変形例について詳細に説明する。

図２２は、本変形例に係る表示部１０Ｅの回路構成の一例を表すものである。この表示部１０Ｅは、電源線ＰＬＡ，ＰＬＢと、電源トランジスタＤＳＡＴｒ，ＤＳＢＴｒとを有している。サブ画素１２Ｒ，１２Ｇが属するラインでは、電源線ＰＬＡは（Ｍ／２）個のサブ画素１２Ｒに接続され、電源線ＰＬＢは（Ｍ／２）個のサブ画素１２Ｇに接続されている。サブ画素１２Ｗ，１２Ｂが属するラインでは、電源線ＰＬＡは（Ｍ／２）個のサブ画素１２Ｗに接続され、電源線ＰＬＢは（Ｍ／２）個のサブ画素１２Ｂに接続されている。電源線ＰＬＡの一端は電源トランジスタＤＳＡＴｒのドレインに接続され、電源線ＰＬＢの一端は電源トランジスタＤＳＢＴｒのドレインに接続されている。電源トランジスタＤＳＡＴｒのソースは電源トランジスタＤＳＢＴｒのソースに接続されるとともに電源駆動部２６（図示せず）に接続され、ゲートは電源トランジスタＤＳＢＴｒのゲートに接続されるとともに電源制御部２５（図示せず）に接続され、ドレインは電源線ＰＬＡに接続されている。電源トランジスタＤＳＢＴｒのソースは電源トランジスタＤＳＡＴｒのソースに接続されるとともに電源駆動部２６（図示せず）に接続され、ゲートは電源トランジスタＤＳＡＴｒのゲートに接続されるとともに電源制御部２５（図示せず）に接続され、ドレインは電源線ＰＬＢに接続されている。

この構成の表示部１０Ｅを用いた場合には、補正処理部４０は、サブ画素１２の色ごとに補正処理を行う。具体的には、補正処理部４０は、サブ画素１２Ｒ，１２Ｇが属するラインに対しては、電源トランジスタＤＳＡＴｒのドレインに接続された（Ｍ／２）個のサブ画素１２Ｒに対応する（Ｍ／２）個の輝度情報Ｉに基づいて、その平均値Ａvgを求め、その輝度情報Ｉおよびその平均値Ａvgに基づいて輝度情報Ｊを生成するとともに、電源トランジスタＤＳＢＴｒのドレインに接続された（Ｍ／２）個のサブ画素１２Ｇに対応する（Ｍ／２）個の輝度情報Ｉに基づいて、その平均値Ａvgを求め、その輝度情報Ｉおよびその平均値Ａvgに基づいて輝度情報Ｊを生成する。同様に、補正処理部４０は、サブ画素１２Ｗ，１２Ｂが属するラインに対しては、電源トランジスタＤＳＡＴｒのドレインに接続された（Ｍ／２）個のサブ画素１２Ｗに対応する（Ｍ／２）個の輝度情報Ｉに基づいて、その平均値Ａvgを求め、その輝度情報Ｉおよびその平均値Ａvgに基づいて輝度情報Ｊを生成するとともに、電源トランジスタＤＳＢＴｒのドレインに接続された（Ｍ／２）個のサブ画素１２Ｂに対応する（Ｍ／２）個の輝度情報Ｉに基づいて、その平均値Ａvgを求め、その輝度情報Ｉおよびその平均値Ａvgに基づいて輝度情報Ｊを生成する。これにより、（Ｍ／２）個のサブ画素１２のうちの着目したサブ画素１２における発光輝度が、他のサブ画素１２の輝度情報Ｉによって変化するおそれを低減することができるため、画質を高めることができる。

［変形例４］
上記実施の形態では、ＴＦＴの構成において、ゲート電極１１０をポリシリコン層１４０の下部に形成したが、これに限定されるものではなく、これに代えて、例えば、ゲート電極をポリシリコン層の上部に形成してもよい。以下に、本変形例について詳細に説明する。

図２３は、ＴＦＴの一構成例を表すものであり、（Ａ）は断面図を示し、（Ｂ）は要部平面図を示す。ＴＦＴは、ゲート電極２５０と、ポリシリコン層２３０とを有している。ポリシリコン層２３０は、基板１００上に形成された絶縁層２１０，２２０の上に形成されている。絶縁層２１０は、例えば窒化シリコン（ＳｉＮｘ）により構成され、絶縁層２２０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。ポリシリコン層２３０は、上記参考例の場合と同様に、チャネル領域２３１、ＬＤＤ２３２、およびコンタクト領域２３３から構成されている。このポリシリコン層２３０の上には絶縁層２４０が形成されている。この絶縁層２４０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものである。絶縁層２４０上には、ゲート電極２５０が形成されている。ゲート電極２５０は、例えばモリブデンＭｏなどにより構成されるものである。このように、この例では、ゲート電極２５０が、ポリシリコン層２３０の上部に形成されている。すなわち、このＴＦＴは、いわゆるトップゲート構造を有するものである。ゲート電極２５０および絶縁層２４０の上には、絶縁層２６０，２７０が、この順で形成されている。絶縁層２６０は、例えば酸化シリコン（ＳｉＯ２）により構成されるものであり、絶縁層２７０は、例えば窒化シリコン（ＳｉＮｘ）により構成されるものである。絶縁層２７０上には、配線２８０が形成されている。絶縁層２４０，２６０，２７０には、ポリシリコン層２３０のコンタクト領域２３３に対応する領域に開口部が形成され、配線２８０は、この開口部を介して、そのコンタクト領域２３３に接続されるように形成されている。

［変形例５］
上記実施の形態では、駆動トランジスタＤＲＴｒを、チャネル長（Ｌ）方向が走査方向Ｄ２になるように配置したが、これに限定されるものではなく、これに代えて、例えば、図２４に示したように、チャネル幅（Ｗ）方向が走査方向Ｄ２になるように配置してもよい。

＜２．適用例＞
次に、上記実施の形態および変形例で説明した表示装置の適用例について説明する。

図２３は、上記実施の形態等の表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係る表示装置により構成されている。

上記実施の形態等の表示装置は、このようなテレビジョン装置の他、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、携帯型ゲーム機、あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記実施の形態等の表示装置は、映像を表示するあらゆる分野の電子機器に適用することが可能である。

以上、実施の形態および変形例、ならびに電子機器への適用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。

例えば、上記実施の形態等では、画素Ｐixを、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、白色（Ｗ）の４つのサブ画素１１で構成したが、これに限定されるものではなく、これに代えて、例えば、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）、黄色（Ｙ）の４つのサブ画素１１で構成してもよいし、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の３色のサブ画素１１で構成してもよい。

また、例えば、上記実施の形態等では、書込トランジスタＷＳＴｒおよび駆動トランジスタＤＲＴｒをＮＭＯＳで構成したが、これに限定されるものではなく、これに代えて、これらのトランジスタのうちの一方または双方をＰＭＯＳで構成してもよい。同様に、例えば、上記実施の形態等では、電源トランジスタＤＳＴｒをＰＭＯＳで構成したが、これに限定されるものではなく、これに代えて、ＮＭＯＳで構成してもよい。

なお、本技術は以下のような構成とすることができる。

（１）それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有する複数の単位画素と、
前記複数の単位画素のうちの所定数の単位画素からなる単位画素群への前記駆動電流の電流路上に配置された単一の制御トランジスタと、
前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と
を備えた表示装置。

（２）前記複数の輝度情報は、前記所定数の輝度情報のうち、輝度レベルが所定レベルより大きいものである
前記（１）に記載の表示装置。

（３）前記補正処理部は、以下の式を用いて輝度情報Ｉを輝度情報Ｊに置き換えることにより補正を行う
前記（１）または（２）に記載の表示装置。
Ｊ＝（１−α）×Ｉ＋α×Ａvg
ただし、Ａvgは前記信号平均値であり、αは０以上かつ１以下の定数である。

（４）前記単位画素群は、１画素ライン分の単位画素により構成される
前記（１）から（３）のいずれかに記載の表示装置。

（５）前記単位画素群は、１画素ライン分の単位画素のうちの２以上の単位画素により構成される
前記（１）から（３）のいずれかに記載の表示装置。

（６） 前記２以上の単位画素は、互いに等しい色を表示する
請求項５に記載の表示装置。

（７）前記輝度情報はデジタル信号であり、
前記補正処理部により補正された輝度情報を、線形変換により画素電圧に変換するＤ／Ａ変換部をさらに備えた
前記（１）から（６）のいずれかに記載の表示装置。

（８）前記輝度情報はデジタル信号であり、
前記補正処理部により補正された輝度情報を非線形変換する変換部と、
前記非線形変換された輝度情報を、ガンマ変換を行いつつ画素電圧に変換するＤ／Ａ変換部と
をさらに備え、
前記非線形変換は、前記ガンマ変換の変換特性と逆の変換特性を有する変換である
前記（１）から（６）のいずれかに記載の表示装置。

（９）前記単位画素は、容量素子をさらに有し、
前記駆動トランジスタは、
前記容量素子の一端に接続されたゲートと、
前記容量素子の他端および前記表示素子に接続されたソースと、
前記制御トランジスタに接続されたドレインと
を有する
前記（７）または（８）に記載の表示装置。

（１０）前記駆動部は、
第１の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、各駆動トランジスタのソース電圧を第２の電圧に設定し、
前記第１の期間の後の第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を前記第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を変化させる
前記（９）に記載の表示装置。

（１１）前記駆動部は、
前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する前記画素電圧を印加する
前記（１０）に記載の表示装置。

（１２）それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有する複数の単位画素と、
前記複数の単位画素のうちの所定数の単位画素からなる単位画素群における前記駆動電流を制御する単一の制御トランジスタと、
前記単位画素群における着目単位画素の輝度が、前記単位画素群における前記着目単位画素以外の単位画素の輝度情報によって変化しないように、前記着目単位画素の輝度情報を補正する補正処理部と
を備えた表示装置。

（１３）それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有する複数の単位画素のうちの所定数の単位画素からなり、前記駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と、
その補正された輝度情報に基づいて前記単位画素を駆動する駆動部と
を備えた表示駆動回路。

（１４）それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有する複数の単位画素のうちの所定数の単位画素からなり、前記駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正し、
その補正された輝度情報に基づいて前記単位画素を駆動する
表示駆動方法。

（１５）表示装置と
前記表示装置に対して動作制御を行う制御部と
を備え、
前記表示装置は、
それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタとを有する複数の単位画素と、
前記複数の単位画素のうちの所定数の単位画素からなる単位画素群への前記駆動電流の電流路上に配置された単一の制御トランジスタと、
前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と
を含む
電子機器。

１…表示装置、１０…表示部、１１，１１Ａ，１１Ｂ…サブ画素、２０…駆動部、２２…タイミング生成部、２３…走査線駆動部、２５…電源制御部、２６…電源駆動部、２７，２７Ｂ…データ線駆動部、３０，３０Ｂ…映像信号処理部、３１…リニアガンマ変換部、３２…信号処理部、３３…パネルガンマ変換部、３５，３５Ｂ…Ｄ／Ａ変換部、３６Ｂ…ガンマ変換部、３７Ｂ…逆ガンマ変換部、３８Ｂ…ガンマ設定部、３９Ｂ…パネルガンマ変換部、４０…補正処理部、４１…平均値取得部、４２…乗算部、５０，５０（１）〜５０（Ｍ）…演算部、５１…黒表示判断部、５２…デマルチプレクサ、５３…乗算部、５４…加算部、５５…マルチプレクサ、９９…ガラス基板、１００…基板、１１０…ゲート電極、１２０，１３０…絶縁層、１４０…ポリシリコン層、１４１…チャネル領域、１４２…ＬＤＤ、１４３…コンタクト領域、１５０，１６０…絶縁層、１７０…配線、２１０，２２０…絶縁層、２３０…ポリシリコン層、２３１…チャネル領域、２３２…ＬＤＤ、２３３…コンタクト領域、２４０，２６０，２７０…絶縁層、２５０…ゲート電極、２８０…配線、Ａvg…平均値、Ｃｓ，Ｃsub…容量素子、ＤＲＴｒ…駆動トランジスタ、ＤＳＬ…電源制御線、ＤＳＴｒ…電源トランジスタ、ＤＳ１…電源制御信号、ＤＳ２…電源信号、Ｄ１，Ｄ２…走査方向、Ｉ，Ｉ（１）〜Ｉ（Ｍ），Ｊ，Ｊ（１）〜Ｊ（Ｍ）…輝度情報、ＬＢ１，ＬＢ２…ビーム、ＯＬＥＤ…発光素子、Ｐix…画素、ＰＬ，ＰＬ２…電源線、Ｐ１…初期化期間、Ｐ２…Ｖth補正期間、Ｐ３…書込期間、Ｐ４…発光期間、Ｓdisp…映像信号、Ｓsync…同期信号、Ｖavg，Ｖccp，Ｖini，Ｖofs…電圧、Ｖsig，ＶsigA，ＶsigB…画素電圧、ＷＳ…走査信号、ＷＳＴｒ…書込トランジスタ。

Claims (13)

1. それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素と、
   前記複数の単位画素のうちの所定数の単位画素からなる単位画素群への前記駆動電流の電流路上に配置された単一の制御トランジスタと、
   前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と、
   その補正された輝度情報に基づいて前記複数の単位画素および前記制御トランジスタを駆動する駆動部と
   を備え、
   前記駆動トランジスタは、前記容量素子の一端に接続されたゲートと、前記容量素子の他端および前記表示素子に接続されたソースと、前記制御トランジスタに接続されたドレインとを有し、
   前記駆動部は、
   第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、
   前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、前記補正処理部により補正された輝度情報に基づく画素電圧を印加する
   表示装置。
2. 前記複数の輝度情報は、前記所定数の輝度情報のうち、輝度レベルが所定レベルより大きいものである
   請求項１に記載の表示装置。
3. 前記補正処理部は、以下の式を用いて輝度情報Ｉを輝度情報Ｊに置き換えることにより補正を行う
   請求項１または請求項２に記載の表示装置。
   Ｊ＝（１−α）×Ｉ＋α×Ａvg
   ただし、Ａvgは前記信号平均値であり、αは０以上かつ１以下の定数である。
4. 前記単位画素群は、１画素ライン分の単位画素により構成される
   請求項１から請求項３のいずれか一項に記載の表示装置。
5. 前記単位画素群は、１画素ライン分の単位画素のうちの２以上の単位画素により構成される
   請求項１から請求項３のいずれか一項に記載の表示装置。
6. 前記２以上の単位画素は、互いに等しい色を表示する
   請求項５に記載の表示装置。
7. 前記輝度情報はデジタル信号であり、
   前記補正処理部により補正された輝度情報を、線形変換により前記画素電圧に変換するＤ／Ａ変換部をさらに備えた
   請求項１から請求項６のいずれか一項に記載の表示装置。
8. 前記輝度情報はデジタル信号であり、
   前記補正処理部により補正された輝度情報を非線形変換する変換部と、
   前記非線形変換された輝度情報を、ガンマ変換を行いつつ前記画素電圧に変換するＤ／Ａ変換部と
   をさらに備え、
   前記非線形変換は、前記ガンマ変換の変換特性と逆の変換特性を有する変換である
   請求項１から請求項６のいずれか一項に記載の表示装置。
9. 前記駆動部は、前記第２の期間の前の第１の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を前記第１の電圧に設定するとともに、各駆動トランジスタのソース電圧を第２の電圧に設定する
   請求項１から請求項８のいずれか一項に記載の表示装置。
10. それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素と、
    前記複数の単位画素のうちの所定数の単位画素からなる単位画素群における前記駆動電流を制御する単一の制御トランジスタと、
    前記単位画素群における着目単位画素の輝度が、前記単位画素群における前記着目単位画素以外の単位画素の輝度情報によって変化しないように、前記着目単位画素の輝度情報を補正する補正処理部と、
    その補正された輝度情報に基づいて前記複数の単位画素および前記制御トランジスタを駆動する駆動部と
    を備え、
    前記駆動トランジスタは、前記容量素子の一端に接続されたゲートと、前記容量素子の他端および前記表示素子に接続されたソースと、前記制御トランジスタに接続されたドレインとを有し、
    前記駆動部は、
    第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、
    前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、前記補正処理部により補正された輝度情報に基づく画素電圧を印加する
    表示装置。
11. それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素のうちの所定数の単位画素からなり、前記駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と、
    その補正された輝度情報に基づいて前記複数の単位画素および前記制御トランジスタを駆動する駆動部と
    を備え、
    前記駆動トランジスタは、前記容量素子の一端に接続されたゲートと、前記容量素子の他端および前記表示素子に接続されたソースと、前記制御トランジスタに接続されたドレインとを有し、
    前記駆動部は、
    第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、
    前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、前記補正処理部により補正された輝度情報に基づく画素電圧を印加する
    表示駆動回路。
12. それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素のうちの所定数の単位画素からなり、前記駆動電流の電流路上に単一の制御トランジスタが配置された単位画素群における、前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正し、
    その補正された輝度情報に基づいて前記複数の単位画素および前記制御トランジスタを駆動し、
    前記駆動トランジスタは、前記容量素子の一端に接続されたゲートと、前記容量素子の他端および前記表示素子に接続されたソースと、前記制御トランジスタに接続されたドレインとを有し、
    前記複数の単位画素および前記制御トランジスタを駆動する際、
    第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、
    前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、前記補正処理部により補正された輝度情報に基づく画素電圧を印加する
    表示駆動方法。
13. 表示装置と
    前記表示装置に対して動作制御を行う制御部と
    を備え、
    前記表示装置は、
    それぞれが、表示素子と、前記表示素子に駆動電流を供給する駆動トランジスタと、容量素子とを有する複数の単位画素と、
    前記複数の単位画素のうちの所定数の単位画素からなる単位画素群への前記駆動電流の電流路上に配置された単一の制御トランジスタと、
    前記所定数の単位画素に対応する所定数の輝度情報のうちの複数の輝度情報の信号平均値を求め、その信号平均値に基づいて前記複数の輝度情報を補正する補正処理部と、
    その補正された輝度情報に基づいて前記複数の単位画素および前記制御トランジスタを駆動する駆動部と
    を含み、
    前記駆動トランジスタは、前記容量素子の一端に接続されたゲートと、前記容量素子の他端および前記表示素子に接続されたソースと、前記制御トランジスタに接続されたドレインとを有し、
    前記駆動部は、
    第２の期間において、前記単位画素群における各駆動トランジスタのゲート電圧を第１の電圧に設定するとともに、前記制御トランジスタをオン状態にして前記単位画素群における各駆動トランジスタに電流を流すことにより、各駆動トランジスタのソース電圧を設定し、
    前記第２の期間の後の第３の期間において、前記制御トランジスタをオフ状態にするとともに、前記単位画素群における各単位画素の駆動トランジスタのゲートに、その単位画素に対応する、前記補正処理部により補正された輝度情報に基づく画素電圧を印加する
    電子機器。

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