KR100666641B1 - 데이터 구동장치 및 이를 포함하는 유기전계발광표시장치 - Google Patents

데이터 구동장치 및 이를 포함하는 유기전계발광표시장치 Download PDF

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Abstract

샘플링전원 공급부를 포함하는 유기전계발광표시장치가 개시된다. 샘플링전원 공급부는 시프트 레지스터로의 출력신호에 따라 전원전압을 다수의 샘플링 래치 들에 공통적으로 공급한다. 따라서 샘플링 래치를 구성하는 트랜지스터의 수를 현저하게 줄일 수 있으며, 데이터 구동부가 패널 내에서 차지하는 면적을 줄일 수 있다. 또한, 샘플링 래치의 트랜지스터의 수가 줄어들어, 전력소모도 감소시킬 수 있다.

Description

데이터 구동장치 및 이를 포함하는 유기전계발광표시장치{Data Driver and Organic Electro-luminescent Display Device having the same}
도 1은 종래의 유기전계발광표시장치의 블록도이다.
도 2는 종래의 유기전계발광표시장치의 데이터 구동부의 블록도이다.
도 3은 본 발명의 제1 실시예에 따른 유기전계발광표시장치의 블록도이다.
도 4는 본 발명의 제1 실시예에 따른 데이터 구동부의 회로도이다.
도 5는 본 발명의 제2 실시예에 따른 데이터 구동부의 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 데이터 구동부의 블록도이다.
도 7은 본 발명의 실시예들에 따른 데이터 구동부의 동작을 설명하는 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 :화소부 200 : 주사 구동부
300 : 발광제어 구동부 400 : 데이터 구동부
500 : 타이밍 제어부
본 발명은 유기전계발광표시장치에 관한 것으로서, 더욱 상세하게는 데이터 구동부의 샘플링 래치들로 공통의 전원신호들을 공급하는 샘플링전원 공급부를 포함하는 유기전계발광표시장치에 대한 것이다.
근래, 음극선관(CRT)를 대체할 수 있는 평판표시장치가 활발하게 연구되고 있으며, 특히 유기전계발광표시장치는 휘도 특성 및 시야각 특성이 우수하여 차세대 평판표시장치로 주목받고 있다.
유기전계발광표시장치는 액정표시장치와 달리 별도의 광원부를 요구하지 않고 특정한 빛을 발광하는 발광 다이오드를 사용한다. 이러한 발광 다이오드는 애노드 전극으로 흘러 들어가는 구동전류의 양에 상응하는 빛을 발광한다.
도 1은 종래의 유기전계발광표시장치의 블록도이다.
유기전계발광표시장치는 화소부(10), 주사 구동부(20), 데이터 구동부(30) 및 발광제어 구동부(40)로 구성된다.
화소부(10)는 다수의 주사선(S1~Sn)과 다수의 데이터선(D1~Dm) 및 다수의 발광제어선(E1~En)이 교차하는 영역에 위치한 다수의 화소들(P11~Pnm)로 구성되어 있으며, 인가되는 데이터전압에 따라 소정의 영상을 디스플레이한다.
하나의 단위화소(Pnm)는 레드, 그린 및 블루 부화소로 구성된다.
화소부(10)의 레드, 그린 및 블루 부화소는 동일한 화소회로의 구성을 갖고 있으며, 각각의 유기EL소자에 인가되는 전류에 상응하는 레드, 그린 및 블루의 빛을 발광한다. 따라서 화소(Pnm)는 화소(Pnm)를 형성하는 레드, 그린 및 블루 부화소가 발광하는 빛을 조합하여 특정한 색을 표시한다.
주사 구동부(20)는 타이밍 제어부(미도시)로부터의 스캔제어신호, 즉 스타트 펄스와 클럭신호에 응답하여 순차적으로 주사선(S1~Sn)에 주사신호를 공급한다.
발광제어 구동부(40)는 시프트 레지스터 등으로 이루어져 있으며 타이밍 제어부(미도시)로부터 스타트 펄스와 클럭신호에 응답하여 순차적으로 발광제어선(E1~En)에 발광제어신호를 공급한다.
데이터 구동부(30)는 타이밍 제어부(미도시)로부터 공급되는 데이터제어신호에 응답하여 R, G, B 데이터에 상응하는 데이터전압을 데이터선(D1~Dm)에 공급한다.
도 2는 종래의 유기전계발광표시장치의 데이터 구동부의 블록도이다.
도 2를 참조하면, 종래의 유기전계발광표시장치의 데이터 구동부(30)는 시프트 레지스터(31), 다수의 샘플링 래치들(32), 다수의 홀딩 래치들(33) 및 다수의 디지털/아날로그 전환부들(34)로 구성된다.
시프트 레지스터(31)는 타이밍 제어부로부터 제어신호(Dg)를 공급받아 순차적으로 출력신호를 공급한다. 시프트 레지스터(31)의 하나의 출력신호는 하나의 데이터 구동회로를 구성하는 n개의 샘플링 래치들(32)에 공통적으로 공급된다.
샘플링 래치들(32)은 타이밍 제어부로부터 디지털 영상신호(R,G,B data)를 공급받아 1비트의 데이터로 샘플링한다. 하나의 아날로그 데이터신호가 64계조를 표현하는 경우 6개(n=6)의 샘플링 래치들(32)이 하나의 데이터 구동회로에 포함된다. 이러한 6개의 샘플링 래치들(32)은 타이밍 제어부로부터 디지털 영상신호(R,G,B data)를 각각 공급받고, 상기 시프트 레지스터(31)로부터 하나의 출력신호를 동시에 공급받는다. 따라서 각각의 샘플링 래치(32)는 인가되는 시프트 레지스터(31)의 출력신호에 따라 디지털 영상신호를 1 비트의 데이터씩 샘플링한다.
홀딩 래치들(33)은 각각의 샘플링 래치(32)로부터 샘플링된 1 비트의 데이터를 공급받아 저장하며, 타이밍 제어부의 홀딩제어신호(EN)에 의해 저장된 1 비트의 데이터를 상기 디지털/아날로그 전환부(34)로 공급한다.
하나의 데이터 구동회로에 6개의 샘플링 래치(32)가 포함되는 경우, 홀딩 래치(33)도 6개가 형성된다. 타이밍 제어부로부터 공급되는 홀딩제어신호는 m×6개의 홀딩래치들(33)에 동시에 공급된다. 따라서 시프트 레지스터(31)로부터 m개의 출력신호가 샘플링 래치들(32)로 모두 공급된 후 타이밍 제어부로부터 홀딩제어신호가 홀딩 래치들(33)로 공급된다.
디지털/아날로그 전환부(34)는 6개의 홀딩 래치들(33)로부터 저장된 데이터를 공급받아 6비트 데이터가 나타내는 계조에 상응하는 아날로그 전압 값으로 전환된 데이터신호를 데이터선(D1)으로 출력한다.
상기와 같은 데이터 구동부(30)의 경우, 시프트 레지스터(31)로부터 1개의 출력신호가 6개의 샘플링 래치들(32)로 공통적으로 공급된다. 따라서 각각의 샘플링 래치(32)는 공급된 시프트 레지스터(31)의 출력신호에 따라 전원전압을 래치부로 전달하거나 차단하는 스위칭부를 포함한다. 따라서 각각의 샘플링 래치(32)가 차지하는 면적이 넓어져, 일정한 규격의 패널에서 화소부(10)가 차지하는 면적이 줄어드는 문제가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 시프트 레지스터의 출력신호를 공급받아 각각의 샘플링 래치로 공통적으로 전원전압을 공급하는 샘플링전원 공급부를 포함하는 데이터 구동장치 및 이를 포함하는 유기전계발광표시장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 스타트 펄스를 공급받고, 클럭신호에 동기되어 순차적으로 출력신호를 생성하는 시프트 레지스터; 디지털 영상신호를 공급받아 1비트씩 샘플링하는 다수의 샘플링 래치들; 상기 각각의 샘플링 래치로부터 샘플링된 디지털 영상신호를 공급받아 저장하기 위한 다수의 홀딩 래치들; 상기 다수의 홀딩 래치들로부터 저장된 디지털 영상신호를 공급받아 아날로그 데이터신호로 전환하는 디지털/아날로그 전환부; 및 상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 샘플링 전원를 생성하고, 상기 다수의 샘플링 래치들에 공통적으로 공급하는 샘플링전원 공급부를 포함하는 데이터 구동장치를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 영상을 디스플레이하기 위한 화소부; 상기 화소부로 주사신호를 공급하기 위한 주사 구동부; 상기 화소부로 데이 터신호를 공급하기 위한 데이터 구동부; 상기 주사 구동부 및 상기 데이터 구동부로 제어신호 및 디지털 영상신호를 공급하기 위한 타이밍 제어부를 포함하며, 상기 데이터 구동부는, 상기 타이밍 제어부로부터 클럭신호 및 스타트 펄스를 공급받아, 순차적으로 출력신호를 생성하는 시프트 레지스터; 상기 타이밍 제어부로부터 디지털 영상신호를 공급받아 1비트씩 샘플링하는 다수의 샘플링 래치들; 상기 각각의 샘플링 래치로부터 샘플링된 디지털 영상신호를 공급받아 저장하기 위한 다수의 홀딩 래치들; 상기 다수의 홀딩 래치들로부터 저장된 디지털 영상신호를 공급받아 아날로그 데이터신호로 전환하는 디지털/아날로그 전환부; 및 상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 샘플링 전원을 생성하고, 상기 다수의 샘플링 래치들에 공통적으로 공급하는 샘플링전원 공급부를 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
제 1 실시예
도 3은 본 발명의 제 1 실시예에 따른 유기전계발광표시장치의 블록도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 유기전계발광표시장치는 화소부(100), 주사 구동부(200), 발광제어 구동부(300), 데이터 구동부(400) 및 타이밍 제어부(500)를 가진다.
화소부(100)는 다수의 주사선들(S1~Sn), 다수의 발광제어선들(E1~En) 및 다 수의 데이터선들(D1~Dm)로 정의되는 영역에 위치하는 다수의 화소들(P11~Pnm)로 구성된다. 하나의 화소(Pnm)는 레드, 그린 및 블루 부화소들로 구성되며, 데이터 구동부(400)로부터 각각의 데이터신호를 인가받는다.
화소(Pnm)의 레드, 그린 및 블루 부화소는 동일한 화소회로의 구성을 갖고 있다. 레드, 그린 및 블루 부화소들은 유기EL소자(OLED)에 인가되는 전류에 상응하는 레드, 그린 및 블루의 빛을 발광한다. 따라서 화소(Pnm)는 화소(Pnm)를 형성하는 레드, 그린 및 블루 부화소들이 발광하는 빛을 조합하여 특정한 색을 표시한다.
주사 구동부(200)는 타이밍 제어부(500)로부터 공급되는 주사제어신호(Sg), 즉, 스타트펄스 및 클럭신호들에 동기되어 다수의 주사선들(S1~Sn)로 주사신호를 순차적으로 공급한다.
발광제어 구동부(300)는 타이밍 제어부(500)로부터 공급되는 제어신호 즉, 스타트 펄스 및 클럭신호들에 동기되어 발광제어신호를 출력하는 시프트 레지스터로 구성될 수 있다. 또한 발광제어 구동부(300)는 별도로 구비되지 아니하고, 상기 주사 구동부(200)로부터 출력되는 시프트 레지스터의 출력신호 또는 주사신호들을 논리연산하여 발광제어신호를 발생시킬 수 있다.
데이터 구동부(400)는 타이밍 제어부(500)로부터 R,G,B 디지털 영상신호(R,G,B data)를 공급받고, 제어신호(Dg)를 공급받는다. 이러한 데이터 구동부(400)는 각각의 데이터선(D1~Dm)으로 데이터신호를 공급하는 다수의 데이터 구동회로들(470)로 구성된다.
타이밍 제어부(500)는 수평동기신호, 수직동기신호 등의 제어신호를 공급받 아, 주사 구동부(200)로 클럭신호 및 스타트 펄스 등의 제어신호(Sg)를 공급하고, 데이터 구동부(400)로 R,G,B 디지털 영상신호(R,G,B data) 및 제어신호들(Dg,EN)을 공급한다.
이하에서는 m개의 데이터선들(D1~Dm)로 데이터신호를 공급하는 데이터 구동부(400)에 m개의 데이터 구동회로들(470)이 형성되는 것으로 본다.
각각의 데이터 구동회로(470)는 플립플롭(410), 샘플링전원 공급부(420), 샘플링 래치부(430), 홀딩 래치부(440) 및 디지털/아날로그 전환부(450)로 구성된다.
제 1 데이터선(D1)으로 데이터신호를 공급하는 제 1 데이터 구동회로(470)는 상기 타이밍 제어부(500)로부터 클럭신호 및 스타트 펄스(Dg)를 공급받아 출력신호를 생성하는 플립플롭(410)을 포함한다. 상기 플립플롭(410)의 출력신호는 제 2 데이터 구동회로의 제 2 플립플롭의 입력신호가 되며, 제 2 데이터 구동회로의 플립플롭은 타이밍 제어부(500)로부터 인가되는 클럭신호에 따라 1주기 시프트된 출력신호를 생성한다. 따라서 각각의 데이터 구동회로들(470)의 플립플롭들(410)은 연속적으로 클럭 한 주기만큼 시프트된 출력신호들을 출력하는 시프트 레지스터를 형성한다.
샘플링전원 공급부(420)는 플립플롭(410)으로부터 출력신호를 공급받아 다수의 샘플링 래치들(460)로 양의전원 및 음의전원을 공통적으로 공급한다. 따라서 다수의 샘플링 래치들(460)로 양의전원 및 음의전원을 공통적으로 공급하기 위한 금속배선이 샘플링전원 공급부(420)로부터 샘플링 래치부(430)의 말단까지 형성된다. 이러한 금속배선들은 각각의 샘플링 래치(460)에 연결되어 공통적으로 양의전원 또 는 음의전원을 전달한다.
샘플링 래치부(430)는 상기 타이밍 제어부(500)로부터 디지털 영상신호(R,G,B data)를 공급받고, 샘플링전원 공급부(420)로부터 양의전원 및 음의전원을 공급받아 디지털 영상신호(R,G,B data)를 1 비트씩 샘플링 하는 다수의 샘플링 래치들(460)로 구성된다. 하나의 데이터 구동회로(470)에서 64계조를 표현하는 데이터신호를 공급하는 경우 6개의 샘플링 래치들(460)이 형성된다. 또한 각각의 데이터 구동회로(470)가 디멀티플렉서에 의해 1 수평기간동안 k개의 데이터선들로 데이터신호를 공급하는 경우, 하나의 데이터 구동회로(470)에는 k×6의 샘플링 래치들(460)이 형성된다.
홀딩 래치부(440)는 샘플링 래치부(430)로부터 샘플링된 1 비트의 디지털 영상신호를 공급받고, 상기 타이밍 제어부(500)로부터 홀딩제어신호(EN)를 공급받아 동시에 디지털/아날로그 전환부(450)로 전달하는 다수의 홀딩 래치들로 구성된다. 하나의 데이터 구동회로(470)는 샘플링 래치(460)가 6개인 경우 각각의 샘플링 래치(460)로부터 샘플링된 1 비트의 디지털 영상신호를 공급받는 6개의 홀딩 래치가 형성된다. 타이밍 제어부(500)로부터 공급되는 홀딩제어신호(EN)는 m개의 데이터 구동회로들(470)의 m×6의 홀딩래치들에 동시에 공급된다. 따라서 m개의 데이터 구동회로들(470)의 샘플링 래치들(430)의 샘플링 동작이 모두 완성된 후 타이밍 제어부(500)로부터 홀딩제어신호(EN)가 홀딩 래치들로 공급된다.
홀딩 래치부(440)는 타이밍 제어부(500)의 홀딩제어신호(EN)에 의해 동기되어, 상기 샘플링된 1 비트의 디지털 영상신호를 디지털/아날로그 전환부(450)로 출 력하고, 다음 수평동기구간까지 저장한다.
도 4는 본 발명의 제 1 실시예에 따른 데이터 구동부의 회로도이다.
도 4를 참조하면, 본 발명의 제 1 실시예에 따른 데이터 구동부는 플립플롭(410), 샘플링전원 공급부(420), 샘플링 래치부(430), 홀딩 래치부(440) 및 디지털/아날로그 전환부(450)로 구성된 다수의 데이터 구동회로들로 구성된다.
도 4에서는 제 1 데이터선으로 데이터신호를 공급하는 제 1 데이터 구동회로를 대표적으로 살펴볼 것이다.
플립플롭(410)은 타이밍 제어부(500)로부터 클럭신호 및 스타트 펄스를 공급받아 샘플링전원 공급부(420)로 출력신호 및 반전된 출력신호(FF1,FFB1)를 공급한다.
샘플링전원 공급부(420)는 4개의 트랜지스터들(SM1,SM2,SM3,SM4)로 구성된다.
제 1 트랜지스터(SM1)는 양의전원전압(VDD)과 연결되고, 상기 반전된 플립플롭의 출력신호(FFB1)를 공급받아 온/오프 동작하여 다수의 샘플링 래치들(460)로 제 1 양의전원(SPS1)을 공급한다.
제 2 트랜지스터(SM2)는 음의전원전압(VSS)과 연결되고, 상기 플립플롭의 출력신호(FF1)를 공급받아 온/오프 동작하여 다수의 샘플링 래치들(460)로 제 1 음의 전원(SNS1)을 공급한다.
제 3 트랜지스터(SM3)는 양의전원전압(VDD)과 연결되고, 상기 플립플롭의 출력신호(FF1)를 공급받아 온/오프 동작하여 다수의 샘플링 래치들(460)로 제 2 양의 전원(SPS2)을 공급한다.
제 4 트랜지스터(SM4)는 음의전원전압(VSS)과 연결되고, 상기 반전된 플립플롭의 출력신호(FFB1)를 공급받아 온/오프 동작하여 다수의 샘플링 래치들(460)로 제 2 음의전원(SNS2)을 공급한다.
이때 제 1 및 제 3의 트랜지스터(SM1,SM3)는 P타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor;이하 MOSFET이라 한다.)으로 구성되며, 제 2 및 제 4의 트랜지스터(SM2,SM4)는 N타입 MOSFET으로 구성된다. 이러한 트랜지스터들의 타입은 출력신호(FF1)의 레벨에 따라 1,3트랜지스터들(SM1,SM3)이 N타입으로, 2,4 트랜지스터들(SM2,SM4)이 P타입으로 설계될 수 있다.
상기와 같이 4개의 트랜지스터들(SM1,SM2,SM3,SM4)의 출력단들은 다수의 샘플링 래치들(460)과 연결되는 금속배선으로 제 1 양의전원(SPS1), 제 1 음의 전원(SNS1), 제 2 양의전원(SPS2) 및 제 2 음의전원(SNS2)을 공급한다.
다수의 샘플링 래치들(460)은 동일한 구성을 갖으며, 샘플링전원 공급부(420)로부터 양의전원 및 음의전원(SPS,SNS)을 공통적으로 공급받는다.
하나의 데이터 구동회로에 6개의 샘플링 래치들(460)이 형성되는 경우, 타이밍 제어부(500)로부터 디지털 영상신호를 전달하는 데이터 전달선들은 다수의 데이터 구동회로를 가로질러 6개(n=6)가 형성된다. 이러한 데이터 전달선들은 64계조를 표현하는 6비트의 데이터 중 동일한 자리수의 데이터들을 연속적으로 전달한다. 따라서 하나의 데이터 구동회로의 6개의 샘플링 래치들(460)은 서로 다른 데이터 전달선으로부터 디지털 영상신호의 값을 공급받는다.
샘플링 래치(460)의 구성을 살펴보면, 샘플링 래치(460)는 3개의 인버터(461,463,465)로 구성된다. 각각의 인버터(461,463,465)는 하나의 N타입 MOSFET과 P타입 MOSFET으로 구성된다.
인버터(461,463,465)는 양의전압이 P타입 MOSFET와 연결되고, 음의전압이 N타입 MOSFET와 연결되어, 양 트랜지스터들에 공통적으로 인가되는 입력신호의 레벨에 따라 양의전압 또는 음의전압이 출력된다.
제 1 인버터(461)는 직렬연결된 2 개의 트랜지스터들(SM5,SM6)로 구성된다. N타입 트랜지스터(SM5)는 제 1 음의전원(SNS1)를 공급받고, P타입 트랜지스터(SM6)는 제 1 양의전원(SPS1)을 공급받으며, 데이터 전달선으로부터 양 트랜지스터(SM5,SM6)의 게이트 전극으로 디지털 영상신호를 공급받는다. 따라서 인가되는 디지털 영상신호의 레벨에 따라 제 1 양의전원(SPS1) 도는 제 1 음의전원(SNS1)을 출력한다.
제 2 인버터(465)는 직렬연결된 2 개의 트랜지스터(SM9,SM10)들로 구성된다. N타입 트랜지스터(SM9)는 음의전원전압(VSS)에 연결되고, P타입 트랜지스터(SM10)는 양의전원전압(VDD)에 연결되며, 제 1 인버터(461)의 출력신호를 양 트랜지스터(SM9,SM10)의 게이트 전극으로 공급받는다. 따라서 인가되는 제 1 인버터(461)의 출력신호의 레벨에 따라 양의전원전압(VDD) 또는 음의전원전압(VSS)을 홀딩 래치(480)의 입력단(IN11)으로 출력한다.
제 3 인버터(463)는 직렬연결된 2 개의 트랜지스터들(SM7,SM8)로 구성된다. N타입 트랜지스터(SM7)는 제 2 음의전원(SNS2)을 공급받고, P타입 트랜지스터(SM8) 는 제 2 양의전원(SPS2)을 공급받으며, 제 2 인버터(465)의 출력신호를 양 트랜지스터(SM7,SM8)의 게이트 전극으로 공급받는다. 따라서 인가되는 제 2 인버터(465)의 출력신호의 레벨에 따라 제 2 양의전원(SPS2) 또는 제 2 음의전원(SNS2)을 제 2 인버터(465)의 양 트랜지스터(SM7,SM8)의 게이트 전극으로 공급한다.
따라서 제 2 인버터(465)와 제 3 인버터(463)는 입력단과 출력단이 서로 연결되어 래치를 구성한다.
다수의 홀딩 래치들(480)은 타이밍 제어부(500)로부터 홀딩제어신호 및 반전된 홀딩제어신호(EN,ENB)를 공급받고, 각각의 샘플링 래치(460)로부터 샘플링된 디지털 영상신호를 공급받는다.
하나의 홀딩 래치(480)는 3개의 인버터(481,483,485) 및 4개의 전압공급 트랜지스터들(HM1,HM2,HM3,HM4)로 구성된다.
제 1 전압공급 트랜지스터(HM1)는 양의전원전압(VDD)과 연결되고, 상기 반전된 홀딩제어신호(ENB)를 공급받아 온/오프 동작하여 제 1 인버터(480)로 양의전원전압(VDD)을 공급한다.
제 2 전압공급 트랜지스터(HM2)는 음의전원전압(VSS)과 연결되고, 상기 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 제 1 인버터(480)로 음의전원전압(VSS)을 공급한다.
제 3 전압공급 트랜지스터(HM3)는 양의전원전압(VDD)과 연결되고, 상기 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 제 2 인버터(485)로 양의전원전압(VDD)을 공급한다.
제 4 전압공급 트랜지스터(HM4)는 음의전원전압(VSS)과 연결되고, 상기 반전된 홀딩제어신호(ENB)를 공급받아 온/오프 동작하여 제 2 인버터(485)로 음의전원전압(VSS)을 공급한다.
이때 제 1 및 제 3의 전압공급 트랜지스터(HM1,HM3)는 P타입 MOSFET으로 구성되며, 제 2 및 제 4의 전압공급 트랜지스터(HM2,HM4)는 N타입 MOSFET으로 구성된다. 트랜지스터들은 홀딩제어신호(EN)의 레벨에 따라 1,3 전압공급 트랜지스터들(HM1,HM3)이 N타입으로, 2,4 전압공급 트랜지스터들(HM2,HM4)이 P타입으로 설계될 수 있다.
제 1 인버터(481)는 직렬연결된 2 개의 트랜지스터들(HM5,HM6)로 구성된다. N타입 트랜지스터(HM5)는 제 2 전압공급 트랜지스터(HM2)와 연결되고, P타입 트랜지스터(HM6)는 제 1 전압공급 트랜지스터(HM1)와 연결된다. 이러한 제 1 인버터(480)는 샘플링 래치(460)로부터 양 트랜지스터(HM5,HM6)의 게이트 전극으로 샘플링된 1 비트의 디지털 영상신호를 공급받는다. 따라서 제 1 인버터(481)는 인가되는 샘플링된 1 비트의 디지털 영상신호의 레벨에 따라 양의전원전압(VDD) 또는 음의전원전압(VSS)을 출력한다.
제 2 인버터(485)는 직렬연결된 2 개의 트랜지스터(HM9,HM10)로 구성된다. N타입 트랜지스터(HM9)는 음의전원전압(VSS)에 연결되고, P타입 트랜지스터(HM10)는 양의전원전압(VDD)에 연결되며, 제 1 인버터(481)의 출력신호를 양 트랜지스터(HM9,HM10)의 게이트 전극으로 공급받는다. 따라서 제 2 인버터(485)는 인가되는 제 1 인버터(481)의 출력신호의 레벨에 따라 양의전원전압(VDD) 또는 음의전원전압 (VSS)을 디지털/아날로그 전환부(450)로 출력한다.
제 3 인버터(483)는 직렬연결된 2 개의 트랜지스터들(HM7,HM8)로 구성된다. N타입 트랜지스터(HM7)는 제 4 전압공급 트랜지스터(HM4)와 연결되고, P타입 트랜지스터(HM8)는 제 3 전압공급 트랜지스터(HM3)와 연결되며, 제 2 인버터(485)의 출력신호를 양 트랜지스터(HM7,HM8)의 게이트 전극으로 공급받는다. 따라서 제 3 인버터(483)는 인가되는 제 2 인버터(485)의 출력신호의 레벨에 따라 음의전원전압(VSS) 또는 양의전원전압(VDD)을 제 2 인버터(485)의 양 트랜지스터(HM9,HM10)의 게이트 전극으로 공급한다.
따라서 제 2 인버터(485)와 제 3 인버터(483)는 입력단과 출력단이 서로 연결되어 래치를 구성한다.
디지털/아날로그 전환부(450)는 6개의 홀딩 래치들(480)로부터 저장된 디지털 영상신호를 공급받아 6비트 디지털 영상신호가 나타내는 계조에 상응하는 아날로그 전압 값으로 전환된 데이터신호를 데이터선(D1)으로 출력한다.
제 2 실시예
도 5는 본 발명의 제 2 실시예에 따른 데이터 구동부의 회로도이다.
도 5를 참조하면, 본 발명의 제 2 실시예에 따른 데이터 구동부는 다수의 홀딩 래치들(480)로 양의전원 및 음의전원(HPS,HNS)을 공통적으로 공급하는 홀딩전원 공급부(490)를 포함한다.
도 5에서는, 플립플롭(410), 샘플링전원 공급부(420), 샘플링 래치부(430) 및 디지털/아날로그 전환부(450)는 도 4와 동일하므로, 홀딩 래치부(440) 및 홀딩전원 공급부(490)를 살펴본다.
홀딩전원 공급부(490)는 4개의 트랜지스터들(HM1,HM2,HM3,HM4)로 구성된다.
제 1 트랜지스터(HM1)는 양의전원전압(VDD)과 연결되고, 상기 타이밍 제어부(500)로부터 반전된 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 다수의 홀딩 래치들(480)로 제 1 양의전원(HPS1)을 공급한다.
제 2 트랜지스터(HM2)는 음의전원전압(VSS)과 연결되고, 상기 타이밍 제어부(500)로부터 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 다수의 홀딩 래치들(480)로 제 1 음의전원(HNS1)을 공급한다.
제 3 트랜지스터(HM3)는 양의전원전압(VDD)과 연결되고, 상기 타이밍 제어부(500)로부터 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 다수의 홀딩 래치들(480)로 제 2 양의전원(HPS2)을 공급한다.
제 4 트랜지스터(HM4)는 음의전원전압(VSS)과 연결되고, 상기 타이밍 제어부(500)로부터 반전된 홀딩제어신호(EN)를 공급받아 온/오프 동작하여 다수의 홀딩 래치들(480)로 제 2 음의전원(HNS2)을 공급한다.
이때 제 1 및 제 3의 트랜지스터(HM1,HM3)들은 P타입 MOSFET으로 구성되며, 제 2 및 제 4의 트랜지스터들(HM2,HM4)는 N타입 MOSFET으로 구성된다. 이러한 트랜지스터들(HM1,HM2,HM3,HM4)은 홀딩제어신호(EN)의 레벨에 따라 1, 3트랜지스터들(HM1,HM3)을 N타입으로, 2, 4 트랜지스터들(HM2,HM4)을 P타입으로 설계될 수 있다.
상기와 같이 4개의 트랜지스터들(HM1,HM2,HM3,HM4)의 출력단들은 다수의 홀 딩 래치들(480)과 연결되는 금속배선으로 제 1 양의전원, 제 1 음의전원, 제 2 양의전원 및 제 2 음의전원(HPS1,HNS1,HPS2,HNS4)을 공급한다. 이러한 금속배선은 각각의 데이터 구동회로들을 가로질러 형성되며, 따라서 m개의 데이터 구동회로에 형성되는 m×6개의 홀딩 래치들(480)에 공통적으로 연결된다.
다수의 홀딩 래치들(480)은 모두 동일한 회로 구성을 갖으며, 하나의 홀딩 래치(480)는 3개의 인버터들(481,483,485)로 구성된다.
제 1 인버터(481)는 직렬연결된 2 개의 트랜지스터들(HM5,HM6)로 구성된다. N타입 트랜지스터(HM5)는 제 1 음의전원(HNS1)을 공급받고, P타입 트랜지스터(HM6)는 제 1 양의전원(HPS1)을 공급받는다. 또한, 제 1 인버터(481)는 데이터 전달선으로부터 양 트랜지스터(HM5,HM6)의 게이트 전극으로 샘플링된 1 비트의 디지털 영상신호를 공급받는다. 따라서 인가되는 샘플링된 디지털 영상신호의 레벨에 따라 제 1 양의전원 또는 제 1 음의전원(HPS1,HNS1)을 출력한다.
제 2 인버터(485)는 직렬연결된 2 개의 트랜지스터들(HM9,HM10)로 구성된다. N타입 트랜지스터(HM9)는 음의전원전압(VSS)에 연결되고, P타입 트랜지스터(HM10)는 양의전원전압(VDD)에 연결되며, 제 1 인버터(481)의 출력신호를 양 트랜지스터(HM9,HM10)의 게이트 전극으로 공급받는다. 따라서 인가되는 제 1 인버터(481)의 출력신호의 레벨에 따라 양의전원전압(VDD) 또는 음의전원전압(VSS)을 디지털/아날로그 전환부(450)로 공급한다.
제 3 인버터(483)는 직렬연결된 2 개의 트랜지스터들(HM7,HM8)로 구성된다. N타입 트랜지스터(HM7)는 제 2 음의전원(HNS2)을 공급받고, P타입 트랜지스터(HM8) 는 제 2 양의전원(HPS2)을 공급받으며, 제 2 인버터(485)의 출력신호를 양 트랜지스터(HM7,HM8)의 게이트 전극으로 공급받는다. 따라서 인가되는 제 2 인버터(485)의 출력신호의 레벨에 따라 제 2 양의전원 또는 제 2 음의전원(HPS2,HNS2)을 제 2 인버터(485)의 양 트랜지스터(HM9,HM10)의 게이트 전극으로 공급한다.
따라서 제 2 인버터(485)와 제 3 인버터(483)는 입력단과 출력단이 서로 연결되어 래치를 구성한다.
또한, 본실시예에서 상기 도 5에 도시된 데이터 구동부를 이용하는 유기전계발광표시장치의 구성은 상기 제 1 실시예의 도 3에 도시된 바와 동일하다. 따라서, 중복된 기재를 피하고 용이한 이해를 위해 데이터 구동부를 이용하는 유기전계발광표시장치의 구성 및 동작은 그 설명을 생략하기로 한다.
제 3 실시예
도 6은 본 발명의 제 3 실시예에 따른 데이터 구동부의 블록도이다.
도 6을 참조하면, 본 발명의 제 3 실시예에 따른 데이터 구동부는 복수개의 홀딩전원 공급부(490)를 포함한다.
따라서, 복수개의 홀딩전원 공급부(490)는 타이밍 제어부(500)로부터 홀딩제어신호 및 반전된 홀딩제어신호(EN,ENB)를 공통적으로 공급받아, 제 1, 제 2 양의 전원 및 제 1, 제 2 음의전원을 각각의 홀딩 래치부(440)로 전달한다.
하나의 홀딩전원 공급부(490)를 가지고 m×6개의 홀딩 래치들로 전원들을 전달하는 경우, 선 저항으로 인한 신호의 지연 등이 문제될 수 있다. 따라서, 일정한 수의 홀딩 래치들로 전원들을 전달하는 복수개의 홀딩전원 공급부(490)를 형성하여, 신호의 지연 등을 방지할 수 있다.
상기와 같은 복수개의 홀딩전원 공급부(490)는 각각의 데이터 구동회로에 형성될 수 있으며, k개의 데이터 구동회로마다 형성될 수 있다.
상기와 같이 형성되는 데이터 구동부는 주사 구동부, 발광제어 구동부와 같이 화소부가 형성되어 있는 패널 상에 형성될 수 있으며, 이러한 구성은 SOP (System On Panel)를 구현한다.
도 7은 본 발명의 실시예들에 따른 데이터 구동부의 동작을 설명하는 타이밍도이다.
도 7을 참조하여, 도 4 및 도 5의 데이터 구동부의 동작을 살펴본다.
도 7에서는 제 1 데이터선(D1)으로 데이터신호를 공급하는 제 1 데이터 구동회로(470)의 제 1 샘플링 래치(460) 및 홀딩 래치(480)를 대표적으로 살펴볼 것이다.
샘플링전원 공급부(420)로 하이레벨의 플립플롭 출력신호(FF1) 및 로우레벨의 반전된 플립플롭 출력신호(FFB1)가 인가되면, 샘플링전원 공급부(420)의 제 1 트랜지스터(SM1) 및 제 2 트랜지스터(SM2)가 턴온된다. 따라서, 제 1 트랜지스터(SM1)의 드레인 전극으로 양의전원전압(VDD) 레벨의 제 1 양의전원(SPS1)이 출력되며, 제 2 트랜지스터(SM2)의 드레인 전극으로 음의전원전압(VSS) 레벨의 제 1 음의전원(SNS1)이 출력된다.
이때 제 1 샘플링 래치(460)의 제 1 인버터(461)로 1의 값을 갖는 디지털 영 상신호가 공급되는 경우, 제 1 인버터(461)의 N타입 트랜지스터(SM5)가 턴온되고, P타입 트랜지스터(SM6)는 턴오프된다. 따라서, N타입 트랜지스터(SM5)와 연결되는 제 1 음의전원(SNS1)이 제 1 인버터(461)의 출력단(SN1)으로 출력된다. 제 2 인버터(465)는 상기 제 1 인버터(461)로부터 제 1 음의전원(SNS1)을 공급받아, P타입 트랜지스터(SM10)를 턴온시킨다. 따라서 P타입 트랜지스터(SM10)와 연결된 양의전원전압(VDD)이 P타입 트랜지스터(SM10)를 통하여 제 2 인버터(465)의 출력단(SN3)으로 출력되어, 홀딩 래치(480)로 전달된다. 따라서 1의 디지털 영상신호에 대하여 클럭 반주기 동안 양의전원전압(VDD)이 계속적으로 출력된다.
다음으로, 샘플링전원 공급부(420)로 로우레벨의 플립플롭 출력신호(FF1) 및 하이레벨의 반전된 플립플롭 출력신호(FFB1)가 공급되면, 샘플링전원 공급부(420)의 제 3 및 제 4 트랜지스터(SM3,SM4)가 턴온된다. 따라서, 제 3 트랜지스터(SM3)의 드레인 전극으로 양의전원전압(VDD) 레벨의 제 2 양의전원(SPS2)이 출력되며, 제 4 트랜지스터(SM4)의 드레인 전극으로 음의전원전압(VSS) 레벨의 제 2 음의 전원(SNS2)이 출력된다. 이때 제 1 트랜지스터 및 제 2 트랜지스터(SM1,SM2)는 턴오프되므로, 제 1 및 제 2 트랜지스터(SM1,SM2)의 드레인 전극은 플로팅되어 제 1 양의전원 및 제 1 음의전원(SPS1,SNS1)을 출력하지 않는다.
따라서 제 3 및 제 4 트랜지스터들(SM3,SM4)은 제 1 및 제 2 트랜지스터들(SM1,SM2)에 대하여 플립플롭(410)의 클럭 반주기만큼 시프트된 양의전원 및 음의전원(SPS,SNS)을 출력한다.
샘플링 래치(460)는 제 1 인버터(461)로 제 1 양의전원 및 제 1 음의전원 (SPS1,SNS1)이 공급되지 않아 디지털 영상신호의 변화와 관계없이 동작한다.
제 3 인버터(463)는 제 2 인버터(465)의 이전출력신호인 양의전원전압(VDD)을 인가 받는다. 따라서 제 3 인버터(463)의 N타입 트랜지스터(SM7)가 턴온되어 N타입 트랜지스터(SM7)와 연결된 제 2 음의전원(SNS2)이 N타입 트랜지스터(SM7)를 통하여 제 2 인버터(465)로 공급된다. 제 2 인버터(465)는 제 3 인버터(463)로부터 제 2 음의전압(SNS2)을 공급받아, P타입 트랜지스터(SM10)를 턴온시켜, 양의전원전압(VDD)에 상응하는 출력신호를 홀딩 래치(480)로 출력한다.
상기와 같은 제 2 인버터(465) 및 제 3 인버터(463)의 래치동작은 상기 플립플롭 출력신호(FF1)가 하이레벨이 되어 제 1 인버터(461)로부터 새로운 디지털 영상신호를 공급받을 때까지 계속된다. 따라서, 상기 샘플링 래치(460)는 m개의 플립플롭(410)이 순차적으로 출력신호를 출력할 때까지 양의전원전압(VDD) 레벨의 출력신호를 계속 출력한다.
m번째 플립플롭(410)으로 하이레벨의 출력신호(FF1)가 출력되어 m×6개의 샘플링 래치들(460)이 모두 샘플링된 디지털 영상신호를 출력하면, 도 4에서는, 타이밍 제어부(500)로부터 m×6개의 홀딩 래치들(480)로 하이레벨의 홀딩제어신호 및 반전된 홀딩제어신호(EN,ENB)를 동시에 공급한다.
제 1 홀딩 래치(480)의 동작을 살펴보면, 제 1 전압공급 트랜지스터(HM1)로 로우레벨의 반전된 홀딩제어신호(ENB)가 인가되고, 제 2 전압공급 트랜지스터(HM2)로 하이레벨의 홀딩제어신호(EN)가 인가된다. 또한 상기 제 1 인버터(481)의 양 트랜지스터들(HM5,HM6)의 게이트 전극으로 양의전원전압(VDD) 레벨의 출력신호가 공 급된다. 따라서, 상기 제 1 및 제 2 전압공급 트랜지스터들(HM1,HM2) 및 제 1 인버터(481)의 N타입 트랜지스터(HM5)가 턴온되어, 제 1 인버터(481)는 음의전원전압(VSS)을 출력한다. 제 2 인버터(485)의 양 트랜지스터들(HM9,HM10)로 이러한 음의전원전압(VSS)이 인가되면, P타입 트랜지스터(HM10)가 턴온된다. 따라서, 제 2 인버터(485)는 디지털/아날로그 전환부(450)로 양의전원전압(VDD) 레벨의 출력신호(OUT11)를 출력한다.
타이밍 제어부(500)로부터 로우레벨의 홀딩제어신호와 하이레벨의 반전된 홀딩제어신호(EN,ENB)가 공급되면, 제 1 및 제 2 전압공급 트랜지스터들(HM1,HM2)은 턴오프되고, 제 3 및 제 4 전압공급 트랜지스터들(HM3,HM4)이 턴온된다. 또한, 제 3 인버터(483)의 양 트랜지스터들(HM7,HM8)의 게이트 전극으로 제 2 인버터(485)의 이전출력신호인 양의전원전압(VDD)이 공급되어, N타입 트랜지스터(HM7)가 턴온된다. 따라서, 제 4 전압공급 트랜지스터(HM4) 및 N타입 트랜지스터(HM7)를 통하여 음의전원전압(VSS)이 제 2 인버터(485)의 양 트랜지스터들(HM9,HM10)의 게이트 전극으로 인가된다. 따라서, 제 2 인버터(485)의 P타입 트랜지스터(HM10)가 턴온되어 양의전원전압(VDD)을 디지털/아날로그 전환부(450)로 출력한다. 상기와 같은 동작은 다음 수평동기구간에 타이밍 제어부(500)로부터 하이레벨의 홀딩제어신호(EN)가 공급될 때까지 계속된다.
m번째 플립플롭(410)으로 하이레벨의 출력신호(FFm)가 출력되어 m×6개의 샘플링 래치들(460)이 모두 샘플링된 디지털 영상신호를 출력하면, 도 5에서는, 타이밍 제어부(500)로부터 홀딩전원 공급부(490)로 하이레벨의 홀딩제어신호(EN) 및 로 우레벨의 반전된 홀딩제어신호(ENB)를 공급한다.
홀딩전원 공급부(490)로 하이레벨의 홀딩제어신호 및 로우레벨의 반전된 홀딩제어신호(EN,ENB)가 인가되면, 홀딩전원 공급부(490)의 제 1 트랜지스터 및 제 2 트랜지스터(HM1,HM2)가 턴온된다. 따라서, 제 1 트랜지스터(HM1)의 드레인 전극으로 양의전원전압(VDD) 레벨의 제 1 양의전원(HPS1)이 출력되며, 제 2 트랜지스터(HM2)의 드레인 전극으로 음의전원전압(VSS) 레벨의 제 1 음의전원(HNS1)이 출력된다.
이때 제 1 홀딩 래치(480)의 제 1 인버터(481)로 양의전원전압 (VDD)레벨의 샘플링된 디지털 영상신호가 공급되면, 제 1 인버터(481)의 N타입 트랜지스터(HM5)가 턴온되고, P타입 트랜지스터(HM6)는 턴오프된다. 따라서, N타입 트랜지스터(HM5)로 공급되는 제 1 음의전원(HNS1)이 제 1 인버터(481)로부터 출력된다. 제 2 인버터(485)는 상기 제 1 인버터(481)로부터 제 1 음의전원(HNS1)을 공급받아, P타입 트랜지스터(HM10)를 턴온시킨다. 따라서 P타입 트랜지스터(HM10)와 연결된 양의전원전압(VDD)이 제 2 인버터(485)으로부터 디지털/아날로그 전환부(450)로 전달된다.
다음으로, 홀딩전원 공급부(490)로 로우레벨의 홀딩제어신호 및 하이레벨의 반전된 홀딩제어신호(EN,ENB)가 공급되면, 홀딩전원 공급부(490)의 제 3 및 제 4 트랜지스터(HM3,HM4)가 턴온된다. 따라서, 제 3 트랜지스터(HM3)의 드레인 전극으로 양의전원전압(VDD) 레벨의 제 2 양의전원(HPS2)이 출력되며, 제 4 트랜지스터(HM4)의 드레인 전극으로 음의전원전압(VSS) 레벨의 제 2 음의전원(HNS2)이 출력된 다. 이때 제 1 트랜지스터 및 제 2 트랜지스터(HM1,HM2)는 턴오프되므로, 제 1 및 제 2 트랜지스터(HM1,HM2)의 드레인 전극은 플로팅되어 제 1 양의전원 및 음의전원(HPS1,HNS1)을 출력하지 않는다.
따라서 제 3 및 제 4 트랜지스터(HM3,HM4)는 제 1 및 제 2 트랜지스터들(HM1,HM2)에 대하여 홀딩제어신호(EN) 반주기만큼 시프트된 양의전원 및 음의전원(HPS,HNS)을 출력한다.
홀딩 래치(480)는 제 1 인버터(481)로 제 1 양의전원 및 음의전원(HPS1,HNS1)이 공급되지 않아 샘플링 래치(460)의 출력신호(IN11)의 변화와 관계없이 동작한다.
제 3 인버터(483)는 제 2 인버터(485)의 이전출력신호인 양의전원전압(VDD)을 인가 받는다. 따라서 제 3 인버터(483)의 N타입 트랜지스터(HM7)가 턴온되어 N타입 트랜지스터(HM7)와 연결된 제 2 음의전원(HNS2)이 N타입 트랜지스터(HM7)를 통하여 제 2 인버터(485)로 공급된다. 제 2 인버터(485)는 제 3 인버터(483)로부터 제 2 음의전원(HNS2)을 공급받아, P타입 트랜지스터(HM10)를 턴온시켜, 양의전원전압(VDD)에 상응하는 출력신호(OUT11)를 디지털/아날로그 전환부(450)로 출력한다.
상기와 같은 제 2 인버터(485) 및 제 3 인버터(483)의 래치동작은 타이밍 제어부(500)로부터 하이레벨의 홀딩제어신호(EN)가 공급될 때까지 계속된다.
도 6에서와 같이 복수의 홀딩전원 공급부(490)가 형성되는 경우, 상기와 같은 홀딩전원 공급부(490)의 동작은 타이밍 제어부(500)로부터 홀딩제어신호 및 반전된 홀딩제어신호(EN,ENB)를 동시에 공급받아 동시에 일어난다.
상기와 같은 본 발명에 따르면, 다수의 샘플링 래치 및 홀딩 래치를 포함하는 데이터 구동부는 플립플롭 출력신호를 공급받아 다수의 샘플링 래치로 전원전압을 공급하는 샘플링전원 공급부를 포함한다. 따라서 샘플링 래치를 구성하는 트랜지스터의 수를 현저하게 줄일 수 있으며, 구동부의 면적을 줄일 수 있다. 또한, 샘플링 래치의 트랜지스터의 수가 줄어들어, 전력소모도 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 스타트 펄스를 공급받고, 클럭신호에 동기되어 순차적으로 출력신호를 생성하는 시프트 레지스터;
    디지털 영상신호를 공급받아 1비트씩 샘플링하는 다수의 샘플링 래치들;
    상기 각각의 샘플링 래치로부터 샘플링된 디지털 영상신호를 공급받아 저장하기 위한 다수의 홀딩 래치들;
    상기 다수의 홀딩 래치들로부터 저장된 디지털 영상신호를 공급받아 아날로그 데이터신호로 전환하는 디지털/아날로그 전환부; 및
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 샘플링 전원를 생성하고, 상기 다수의 샘플링 래치들에 공통적으로 공급하는 샘플링전원 공급부를 포함하는 데이터 구동장치.
  2. 제1항에 있어서, 상기 샘플링전원 공급부는,
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 양의전원들을 생성하는 제 1 스위칭부; 및
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 음의전원들을 생성하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 데이터 구동장치.
  3. 제2항에 있어서, 상기 제 1 스위칭부는,
    양의전원전압과 연결되고, 상기 시프트 레지스터의 출력신호에 따라 온/오프 동작하여 제 1 양의전원을 출력하는 제 1 트랜지스터;
    상기 양의전원전압과 연결되고, 상기 시프트 레지스터의 반전된 출력신호에 따라 온/오프 동작하여 제 2 양의전원을 출력하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동장치.
  4. 제3항에 있어서, 상기 제 2 스위칭부는,
    음의전원전압과 연결되고, 상기 시프트 레지스터의 출력신호에 따라 온/오프 동작하여 제 1 음의전원을 출력하는 제 3 트랜지스터;
    상기 음의전원전압과 연결되고, 상기 시프트 레지스터의 반전된 출력신호에 따라 온/오프 동작하여 제 2 음의전원을 출력하는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동장치.
  5. 제4항에 있어서, 상기 제 1 스위칭부의 제 1 및 제 2 트랜지스터들은 상기 제 2 스위칭부의 제 3 및 제 4 트랜지스터들과 다른 전도 타입의 트랜지스터인 것을 특징으로 하는 데이터 구동장치.
  6. 제5항에 있어서, 상기 제 2 양의전원 및 음의전원은 상기 제 1 양의전원 및 음의전원에 대하여 상기 시프트 레지스터의 클럭 반주기만큼 지연된 것을 특징으로 하는 데이터 구동장치.
  7. 제6항에 있어서, 상기 샘플링 래치는,
    디지털 영상신호를 공급받아, 공급된 상기 디지털 영상신호의 반전된 레벨인 상기 제 1 양의전원 또는 상기 제 1 음의전원을 출력하는 제 1 인버터;
    상기 제 1 인버터의 출력신호를 공급받아 반전시켜 상기 홀딩 래치로 출력하기 위한 제 2 인버터; 및
    상기 제 2 인버터의 출력신호를 공급받아, 상기 제 2 인버터의 출력신호의 반전된 레벨인 상기 제 2 양의전원 또는 상기 제 2 음의전원을 상기 제 2 인버터로 출력하는 제 3 인버터를 포함하는 것을 특징으로 하는 데이터 구동장치.
  8. 제7항에 있어서, 상기 다수의 홀딩 래치들은,
    홀딩제어신호 및 반전된 홀딩제어신호를 동시에 공급받아, 저장된 각각의 1비트의 데이터를 상기 디지털/아날로그 전환부로 공급하는 것을 특징으로 하는 데 이터 구동장치.
  9. 영상을 디스플레이하기 위한 화소부;
    상기 화소부로 주사신호를 공급하기 위한 주사 구동부;
    상기 화소부로 데이터신호를 공급하기 위한 데이터 구동부;
    상기 주사 구동부 및 상기 데이터 구동부로 제어신호 및 디지털 영상신호를 공급하기 위한 타이밍 제어부를 포함하며, 상기 데이터 구동부는,
    상기 타이밍 제어부로부터 클럭신호 및 스타트 펄스를 공급받아, 순차적으로 출력신호를 생성하는 시프트 레지스터;
    상기 타이밍 제어부로부터 디지털 영상신호를 공급받아 1비트씩 샘플링하는 다수의 샘플링 래치들;
    상기 각각의 샘플링 래치로부터 샘플링된 디지털 영상신호를 공급받아 저장하기 위한 다수의 홀딩 래치들;
    상기 다수의 홀딩 래치들로부터 저장된 디지털 영상신호를 공급받아 아날로그 데이터신호로 전환하는 디지털/아날로그 전환부; 및
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 샘플링 전원을 생성하고, 상기 다수의 샘플링 래치들에 공통적으로 공급하는 샘플링전원 공급부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  10. 제9항에 있어서, 상기 샘플링전원 공급부는,
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 양의전원들을 생성하는 제 1 스위칭부; 및
    상기 시프트 레지스터의 출력신호 및 반전된 출력신호를 공급받아 음의전원들을 생성하는 제 2 스위칭부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  11. 제10항에 있어서, 상기 제 1 스위칭부는,
    양의전원전압과 연결되고, 상기 시프트 레지스터의 출력신호에 따라 온/오프 동작하여 제 1 양의전원을 출력하는 제 1 트랜지스터;
    상기 양의전원전압과 연결되고, 상기 시프트 레지스터의 반전된 출력신호에 따라 온/오프 동작하여 제 2 양의전원을 출력하는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  12. 제11항에 있어서, 상기 제 2 스위칭부는,
    음의전원전압과 연결되고, 상기 시프트 레지스터의 출력신호에 따라 온/오프 동작하여 제 1 음의전원을 출력하는 제 3 트랜지스터;
    상기 음의전원전압과 연결되고, 상기 시프트 레지스터의 반전된 출력신호에 따라 온/오프 동작하여 제 2 음의전원을 출력하는 제 4 트랜지스터를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  13. 제12항에 있어서, 상기 제 1 스위칭부의 제 1 및 제 2 트랜지스터들은 상기 제 2 스위칭부의 제 3 및 제 4 트랜지스터들과 다른 전도 타입의 트랜지스터인 것을 특징으로 하는 유기전계발광표시장치.
  14. 제13항에 있어서, 상기 제 2 양의전원 및 음의전원은 상기 제 1 양의전원 및 음의전원에 대하여 상기 시프트 레지스터의 클럭 반주기만큼 지연된 것을 특징으로 하는 유기전계발광표시장치.
  15. 제14항에 있어서, 상기 샘플링 래치는,
    상기 타이밍 제어부로부터 디지털 영상신호를 공급받아, 공급된 상기 디지털 영상신호의 반전된 레벨인 상기 제 1 양의전원 또는 상기 제 1 음의전원을 출력하는 제 1 인버터; 및
    상기 제 1 인버터의 출력신호를 공급받아 저장하고, 상기 홀딩 래치로 출력 하는 래치부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  16. 제15항에 있어서, 상기 래치부는,
    상기 제 1 인버터의 출력신호를 공급받아 반전시켜 상기 홀딩 래치로 출력하기 위한 제 2 인버터; 및
    상기 제 2 인버터의 출력신호를 공급받아, 상기 제 2 인버터의 출력신호의 반전된 레벨인 상기 제 2 양의전원 또는 상기 제 2 음의전원을 상기 제 2 인버터로 출력하는 제 3 인버터를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  17. 제16항에 있어서, 상기 다수의 홀딩 래치들은,
    상기 타이밍 제어부로부터 홀딩제어신호 및 반전된 홀딩제어신호를 동시에 공급받아, 저장된 1비트의 샘플링된 디지털 영상신호를 상기 디지털/아날로그 전환부로 공급하는 것을 특징으로 하는 유기전계발광표시장치.
  18. 제16항에 있어서, 상기 유기전계발광표시장치는,
    상기 타이밍 제어부로부터 홀딩제어신호 및 반전된 홀딩제어신호를 공급받아 홀딩전원들을 생성하고, 상기 다수의 홀딩 래치들로 동시에 공급하기 위한 홀딩전 원 공급부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  19. 제16항에 있어서, 상기 유기전계발광표시장치는,
    상기 타이밍 제어부로부터 홀딩제어신호 및 반전된 홀딩제어신호를 공급받아 홀딩전원들을 생성하고, 특정한 수의 홀딩 래치들로 동시에 공급하기 위한 다수의 홀딩전원 공급부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  20. 제17항 내지 19항 중 어느 한 항에 있어서, 상기 화소부, 주사 구동부 및 데이터 구동부는 동일한 기판 상에 형성되는 것을 특징으로 하는 유기전계발광표시장치.
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