KR100863638B1 - 중간 전압에 대해 대칭인 출력 전압의 생성 방법 - Google Patents

중간 전압에 대해 대칭인 출력 전압의 생성 방법 Download PDF

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Abstract

멀티-기준전압 발생기는 인터페이스 제어기, N개의 m-비트 레지스터들의 제1뱅크 및 N개의 m-비트 레지스터들의 제2뱅크를 포함한다. 제 1 멀티플렉서는 레지스터들의 제1뱅크의 출력과 레지스터들의 제2뱅크의 출력에 연결된 입력을 갖는다. m-비트 디지털-아날로그 변환기(DAC)는 제 1 멀티플렉서의 출력에 연결된 m-비트 병렬 입력을 갖는다. 아날로그 디멀티플렉서는 m-비트 디지털-아날로그 변환기의 아날로그 출력에 연결된 입력을 갖는다. 제 1 그룹의 N개의 전압저장장치들에서의 각각의 전압저장장치들은 아날로그 디멀티플렉서의 대응하는 출력에 연결된다. 이와 비슷하게, 제 2 그룹의 N개의 전압저장장치들에서의 각각의 전압저장장치들은 아날로그 디멀티플렉서의 대응하는 출력에 연결된다. 추가적인 N개의 멀티플렉서들은 제 1 그룹의 전압저장장치들 중의 대응하는 하나의 전압저장장치의 출력에 연결된 제 1 입력과 제 2 그룹의 전압저장장치들 중의 대응하는 하나의 전압저장장치의 출력에 연결된 제 2 입력을 각각 갖는다. N개의 출력 버퍼들은 추가적인 N개의 멀티플렉서들 중의 대응하는 하나의 멀티플렉서의 출력에 연결된 입력과 열 드라이버를 구동시키는데에 사용되는 출력을 각각 갖는다.
Figure R1020060017916
멀티, 기준, 전압, 발생기, 멀티플렉서, 디멀티플렉서, 아날로그, 디지털, 변환기.

Description

중간 전압에 대해 대칭인 출력 전압의 생성 방법{METHOD FOR PRODUCING OUTPUT VOLTAGES THAT ARE SYMMETRIC ABOUT A MIDDLE VOLTAGE}
도 1은 드라이버 회로부와 함께 LCD 디스플레이를 도시하는 상세 블럭도이다.
도 2는 종래의 기준전압 발생기의 세부구성을 도시하는 상세 블럭도이다.
도 3a는 본 발명의 일 실시예에 따르는 기준전압 발생기를 도시하는 상세 블럭도이다.
도 3b는 본 발명의 다른 실시예에 따르는 기준전압 발생기를 도시하는 상세 블럭도이다.
도 4는 본 발명의 일 실시예에 따르는 기입동작동안의 직렬 데이터 신호(SDA)를 설명하는 도면이다.
도 5는 본 발명의 일 실시예에 따르는 판독동작동안의 직렬 데이터 신호(SDA)를 설명하는 도면이다.
도 6은 본 발명의 또 다른 실시예에 따르는 기준전압 발생기를 도시하는 상세 블럭도이다.
본 발명은 집적회로 분야에 관한 것으로서, 구체적으로는 디스플레이 응용(예를 들어, LCD)에서 사용되는 기준전압 발생기에 관한 것이며, 이하의 출원에 대해 우선권을 주장하는 것이다:
초어 인 치아의 미국 특허출원 제11/344,899호(2006년 2월 1일 출원);
초어 인 치아의 미국 특허출원 제11/207,480호(2005년 8월 19일 출원); 및,
초어 인 치아의 미국 가특허출원 제60/656,690호(2005년 2월 25일 출원).
종래의 액정 디스플레이 (LCD) 시스템 등의 평면 패널 디스플레이 시스템에 있어서는, 각 픽셀 또는 화소의 밝기가 트랜지스터에 의해 제어된다. 능동형 매트릭스 디스플레이는 행과 열로 배열된 바둑판형태의 트랜지스터들 (예를 들어, 박막 트랜지스터) 을 포함하고 있다. 열 라인은 각 열의 트랜지스터들에 관련된 드레인 또는 소스에 연결된다. 행 라인은 각 행의 트랜지스터들에 관련된 각각의 게이트에 연결된다. 하나의 행의 트랜지스터들은 각 행의 트랜지스터들을 턴온시켜주는 행 라인에 게이트 제어신호를 제공됨으로써 구동된다. 각 행의 트랜지스터들이 구동되면 열 라인으로부터 아날로그 전압치를 입력받아 특정 량의 빛을 발광하게 된다. 일반적으로, 열 드라이버 회로가 열 라인에 아날로그 전압을 공급함에 따라 적당한 량의 빛이 각 픽셀 또는 화소에 의해서 방출된다. 디스플레이의 해상도는 대비 밝기 레벨들의 수에 관련이 있다. 따라서, 고화질 디스플레이에 있어서는, 멀티-기준전압 발생기 (예를 들어, 여덟 또는 그 이상의 전압들) 가 열 드라이버에 전압들을 공급하는데에 필요하다.
도 1은 열 드라이버(들)(104) 및 이 열 드라이버(들)(104)에 아날로그 전압을 공급해주는 멀티-기준전압 발생기(106)를 포함하는 드라이버 회로부와 함께 LCD 디스플레이(102)를 도시한다. 비록 도 1에서는 드라이버 회로부가 논리적으로 디스플레이(102)와 별개로 존재하는 것을 도시하고 있지만, 상용화되는 디스플레이에서는 디스플레이와 드라이버 회로부가 박형의 단일 패키지로 병합될 수 있다. 그러므로, 상기와 같은 디스플레이용 회로부를 개발하는데에 있어서 주요 관심사는 드라이버 회로부를 구현하는데에 필요한 마이크로칩 다이 크기다. 또한, 제조비용도 고려대상의 하나가 된다.
멀티-기준전압 출력을 얻기 위해서는, 디지털-아날로그 변환기(DAC)가 개별적인 전압들을 생성하는데에 사용될 수 있다. 전압을 임시적으로 저장하기 위하여 콘덴서가 DAC에 연결될 수도 있다. 통상적으로, 상기와 같은 멀티-기준전압회로는 여러가지 방법으로 구현되어왔다. 그 중 하나의 방법은, 후술되는 바와 같이, 도 2에 도시된 바와 같은 멀티-DAC 구조를 사용하는 것인데, 여기에서는 개별적인 DAC가 N개 출력채널 각각에 대한 버퍼를 구동시키는데에 사용된다. 하지만, DAC회로는 매우 큰 크기를 갖고 있다. 따라서, 이와 같은 멀티-DAC 구조에서는, 출력채널의 수가 증가함에 따라, 칩 다이 크기는 상당히 커지는데 이것은 바람직하지 않다. 따라서, 평면패널 디스플레이 패키지에서 사용될 정도로 충분히 작은 멀티-기준전압 버퍼가 필요로 해진다.
TFT-LCD 응용들에 있어서, 열 드라이버는 TFT-LCD 셀내의 저장 콘덴서를 구동시킨다. 텔레비젼이나 다른 모니터 응용예와 같은 보다 큰 크기의 패널 응용에 있어서는, 보다 쉽게 육안으로 식별될 수 있기 때문에 LCD 디스플레이의 색조의 정확도는 더욱 중요해진다. LCD 셀내의 콘덴서 셀 전압들간의 부정합성(mismatch)은 이러한 색조 부정합을 야기시킨다. 이와 같은 멀티-기준전압 발생기 (또는, "기준전압 발생기", "기준전압 버퍼", 또는 "감마버퍼"로서도 알려짐) 는 열 드라이버(104)의 저항기 배열에서의 낮은 임피던스 탭을 제공하며, 이에 따라 디스플레이에 걸쳐 이들이 보다 양호하게 정합이 되도록 해준다. 또한, LCD 열 드라이버들을 정합시키는 것 이외에, 이하에서 설명되는 바와 같이, 기준전압 발생기(106)가 LCD 디스플레이의 콘트라스트를 개선시키도록 감마보정을 구현하는데에 사용된다.
일반적으로, 비디오 카드로부터의 데이터는 선형이다. 하지만, 모니터의 출력휘도 대 입력 데이터는 비선형이다. 정확하게, 입력 데이터 대 출력휘도는 대체적으로 2.2 제곱 함수이다 (L = V2.2, 여기서 L = 휘도, V = 입력 데이터 전압). 따라서, "정확한" 휘도를 표시하기 위해서, 출력은 감마보정되어야 한다. 이것은, 예를 들어, 입력 데이터에 다음의 함수를 적용함으로써 달성될 수 있다:
L' = L(1/2.5)
LCD 디스플레이의 감마보정 이외에, 디스플레이의 콘트라스트를 개선하기 위하여 감마보정 또한 감마곡선을 직선화할 수도 있다.
통상적으로, LCD 모니터는 고정된 감마응답을 갖는다. 하지만, LCD 제조자들은, 프레임-대-프레임기반의 콘트라스트를 최적화하려는 시도로서, 감마곡선이 프레임-대-프레임기반에서 갱신되는 다이나믹 감마제어를 구현하기 시작했다. 이것은 전형적으로 생생하고 풍부한 색조가 제공되도록, 표시될 데이터를 프레임-대-프레임기반으로 평가하고 자동적으로 감마곡선을 조정함으로써 달성된다.
도 2는 인터페이스 제어(208), 한 쌍의 레지스터 뱅크들(210, 212), 복수의 m-비트 DAC(예로서, N 개)(220) 및 복수의 버퍼들(예로서, N 개)(230)을 포함하는 종래의 기준전압 발생기(206)를 세부적으로 도시한다.
인터페이스 제어(208)는, 물리적으로 두 개의 활용배선들과 접시연결로 구성된 2-배선 직렬 인터페이스 표준인 I2C(Inter-Intergrated Circuit) 버스 인터페이스를 구현한다. 활용배선들, 직렬 데이터(SDA) 및 직렬 클럭(SCL)들은 모두 양-방향성을 갖는다. 이러한 인터페이스의 중요한 특징은 바로 복수개의 장치들간의 모든 양방향 통신에 있어서 오직 두 개의 선들(클럭 및 데이터)만이 필요로한다는 점이다. 통상적으로, 인터페이스는 특정 주소를 갖는 버스상의 각각의 집적회로에 대하여 상당히 느린 속도(100kHz 내지 400kHz)로 동작한다.
인터페이스 제어(208)는 기준전압 발생기(206)에 주소지정된 직렬 데이터를 수신하고, 각각의 직렬 m-비트 표시-데이터를 병렬 데이터로 변환시키고, 이 병렬 데이터 비트를 레지스터(210)의 제1뱅크로 전송한다. 레지스터(210)의 제1뱅크와 레지스터(212)의 제2뱅크들은 서로 직렬연결되어 있으므로, 일단 제1뱅크(210)가 가득채워지면, 이와 동시적으로 제1뱅크(210)내의 데이터가 제2뱅크(212)로 전송될 수 있게 된다. 레지스터(210)의 각 뱅크들은, 예를 들어, N 개의 개별적인 m-비트 레지스터들을 포함하고 있으며, 여기서 N은 멀티-기준전압 발생기(206)에 의해 생성되는 복수-레벨의 전압출력들(OUT1 - OUTN)의 갯수이며, m은 각 DAC(220)에서의 입력의 갯수이다.
두 레지스터 뱅크들(210, 212)은 슬로우 I2C 인터페이스를 보상해주는 이중-버퍼링을 수행한다. 더 구체적으로, 뱅크(212)내의 N개의 m-비트 레지스터내의 데이터가 N개의 m-비트 DAC에 의해 아날로그 전압으로 변환되는 동안, 뱅크(210)내의 N개의 m-비트 레지스터들은 업데이트된다. 이러한 구조에 있어서의 문제점은 바로 매 출력마다 m-비트 DAC(220)이 필요하며, 그래서 다이의 크기에 심각한 영향을 미치게 된다는 점이다. 만약, 다이나믹 감마제어에 사용에 있어서, 각각의 DAC(220)들은 두 개의 감마곡선사이에서 스위칭할 때에 안정화 시간이 필요하게된다. 최근의 응용에 있어서는, 다이나믹 감마제어는 500ns (여기서, 주기는 대략 14-20㎲) 의 빠른 안정화 시간과 라인율로 스위칭될 필요가 있다. 그러나, 도 2에서 도시된 바와 같은 구성을 사용하여 상기와 같은 스위칭속도를 구현하기 위해서는 상당히 큰 크기의 (제조비용도 상당히 높은) 트랜지스터와 고 전류를 요구하게 되는데, 이로 인해 비용과 크기가 매우 민감하게 작용되는 LCD 응용분야에서는 사실상 이것은 실현불가능하게 된다. 또한, 동일한 디지털 코드에 있어서, 출력전압은 복수개의 DAC들(220)과 출력버퍼들(230)간의 부정합성으로 인하여 큰 오프셋을 가지게 된다.
따라서, 적은 수의 DAC를 포함하는 기준전압 발생기를 제공함으로써, 다이의 전체 크기와 비용을 감소시키는 것이 바람직하다. 또한, 이와 같은 기준전압 발생기가 라인율로 다이나믹 감마제어에서 사용될 수 있도록 하는 속도로 스위칭될 수 있는 것이 바람직하다. 또한, 기준전압 발생기내에서 발생하는 부정합성을 최소화 하는 것이 바람직하다.
따라서, 본 발명의 일 실시예에 따르면, 멀티-기준전압 발생기는 인터페이스제어기, N개의 m-비트 레지스터들의 제1뱅크(뱅크 A) 및 N개의 m-비트 레지스터들의 제2뱅크(뱅크 B)를 포함한다. 제1 멀티플렉서(mux)는 레지스터들의 제1 및 제2뱅크의 출력에 연결된 입력을 갖는다. 단일 m-비트 디지털-아날로그 변환기(DAC)는 제1 멀티플렉서의 출력에 연결된 m-비트 병렬입력을 갖는다. 아날로그 디멀티플렉서(de-mux)는 m-비트 DAC의 아날로그 출력에 연결된 입력을 갖는다. N개의 전압저장장치들의 제1그룹내의 각 전압저장장치들은 아날로그 디멀티플렉서의 대응하는 출력에 연결된다. 이와 유사하게, N개의 전압저장장치들의 제2그룹내의 각 전압저장장치들은 아날로그 디멀티플렉서의 대응하는 출력에 연결된다. N개의 추가적인 멀티플렉서들 각각은 제1그룹내의 전압저장장치들 중 대응 전압저장장치의 출력에 연결된 제1입력과, 제2그룹내의 전압저장장치들 중 대응 전압저장장치의 출력에 연결된 제2입력을 갖는다. N개의 출력버퍼들 각각은 N개의 추가적인 멀티플렉서들 중 대응 멀티플렉서의 출력에 연결된 입력과, 열 드라이버를 구동하는데에 사용될 수 있는 출력을 갖는다.
본 발명의 일 실시예에 따르면, 레지스터들의 제1뱅크내의 데이터가 아날로그 전압으로 변환되어 전압저장장치들의 제1그룹내에 저장되는 동안, 레지스터들의 제2뱅크에 데이터 기입이 이루어진다. 이와 유사하게, 레지스터들의 제2뱅크내의 데이터가 아날로그 전압으로 변환되어 전압저장장치들의 제2그룹내에 저장되는 동안, 레지스터들의 제1뱅크에 데이터 기입이 이루어진다.
N개의 추가적인 멀티플렉서들에 제공된 선택신호를 기초로, N개의 추가적인 멀티플렉서들은 본 실시예에 따라, 제1그룹의 전압저장장치들에 저장된 아날로그 전압들, 또는 제2그룹의 전압저장장치들에 저장된 아날로그 전압들을 N개의 출력버퍼들에 제공한다.
본 실시예에서, 인터페이스 제어기에 의해 수신된 제어 데이터는, 제어 데이터를 진행시키는 데이터가 레지스터들의 제1뱅크 또는 레지스터들의 제2뱅크에 기입될지를 정한다.
다른 실시예에 있어서는, 단일 m-비트 DAC를 사용하는 것 대신에 한 쌍의 m-비트 DAC를 사용하며, 이 DAC중 제1의 DAC는 제1뱅크내에 저장된 디지털 데이터를 아날로그 전압으로 변환시키며, 이 DAC중 제2의 DAC는 제2뱅크내에 저장된 디지털 데이터를 아날로그 전압으로 변환시킨다.
본 발명의 또 다른 실시예들, 특징 및 장점들은 첨부된 도면과 청구항들 및 상세한 설명으로부터 더욱 명확해질 것이다.
도 3a는 본 발명의 일 실시예에 따르는 기준전압 발생기(306)를 도시한다. 기준전압 발생기(306)는 도시된 바와 같이 인터페이스 제어(308)를 포함하는데, 이 인터페이스 제어(308)는 본 발명의 일 실시예에 따라 I2C 인터페이스를 구현하고, 이에 따라 두 개의 배선을 갖는 버스로부터 직렬 데이터(SDA)와 직렬 클럭(SCL)을 수신한다. 또한, 기준전압 발생기(306)는 도시된 바와 같이 레지스터들의 제1뱅크(뱅크A로 명칭됨)(310A)와 레지스터들의 제2뱅크(뱅크B로 명칭됨)(310B)를 포함하고 있으며, 여기서 뱅크들은 (도 2에서의 뱅크들(210, 212)의 경우와 같은) 직렬관계로 서로 위치되는 것 대신에, 서로가 병렬적으로 위치된다.
또한, 인터페이스 제어(308)는 디코더(340)에 그 출력을 공급해주는데, 여기서 디코더(340)는 뱅크A(또는 뱅크B)내의 첫번째 m-비트 레지스터가 표시-데이터1을 수용하고, 두번째 m-비트 레지스터가 표시-데이터2를 수용하고, N번째 m-비트 레지스터가 표시-데이터N을 수용하도록 1에서부터 N까지 순환하는 디지털 출력을 생성한다. m-비트의 데이터가 한번에 뱅크A와 뱅크B에 주어지면, 한번에 오직 하나의 뱅크만이 실제로 데이터를 수용하도록 버퍼 제어(342)에 의해 하나의 뱅크만이 선택이 된다. 이하에서 더욱 자세하게 설명되는 바와 같이, 본 발명의 일 실시예에 따르면, 제어 비트는 뱅크A 또는 뱅크B 중 어느 것이 데이터를 저장하도록 선택되는지를 나타내준다.
디코더(340)를 구비하는 것 대신에, 혹은 디코더(340) 이외에, 디지털 디멀티플렉서(350)가 도 3b에 도시된 바와 같이, 인터페이스 제어(308)와 레지스터 뱅크들(310A, 310B)사이에 위치될 수 있다. 이 디지털 디멀티플렉서(350)는 뱅크A(또는 뱅크B)내의 첫번째 m-비트 레지스터에 표시-데이터1을, 두번째 m-비트 레지스터에 표시-데이터2를, N번째 m-비트 레지스터에 표시-데이터N을 공급해준다. 본 실시예에 따르면, 뱅크A 또는 뱅크B중 어느 것이 데이터를 저장해야 하는지를 나타내주는 제어 비트를 기초로, 디지털 디멀티플렉서(350)는 어느 뱅크에 특정 데이터를 제공할 것인지를 파악한다. 또는 이와는 달리, 디지털 디멀티플렉서(350)는 m-비트의 데이터를 한번에 뱅크A와 뱅크B 양쪽에 공급할 수 있지만, 이 경우에서는 한번 에 오직 하나의 뱅크만이 실제로 데이터를 수용하도록 버퍼 제어(342)에 의해 하나의 뱅크만이 선택이 된다.
제 1 및 제 2 레지스터 뱅크들(310A, 310B)(즉, 뱅크A와 뱅크B)의 출력은 멀티플렉서(mux)(312)에 공급되며, 그 출력은 단일 DAC(320)를 구동시킨다 (이것은, 도 2에서 도시된 경우처럼 복수개의 DAC들, 즉 N개의 DAC들을 구동시키는 것과는 대조적이다). DAC(320)의 출력은 아날로그 디멀티플렉서(demux)(322)의 입력에 제공된다. 디멀티플렉서(322)의 출력은 VSA1 내지 VSAN 의 기호가 붙여진 제 1 그룹의 전압저장장치들(324)과, VSB1 내지 VSBN 의 기호가 붙여진 제 2 그룹의 전압저장장치들(326)에 공급된다. 이러한 전압저장장치들(324, 326)들은 다음의 예시들로서 국한되어 실시되는 것만은 아니지만, 샘플-홀드, 아날로그 메모리 셀(예를 들어, 아날로그 비휘발성 메모리(ANVM)셀) 등과 같은 장치들이 될 수 있다.
후술되는 바와 같이, 제 1 그룹의 전압저장장치들(324)(VSA1 내지 VSAN)은 레지스터 뱅크 A(310A)에 대응이 되며, 제 2 그룹의 전압저장장치들(326)(VSB1 내지 VSBN)은 레지스터 뱅크 B(310B)에 대응이 된다. VSA1 과 VSB1 의 출력들은 멀티플렉서(mux)(3281)에 제공되며, VSA2 과 VSB2 의 출력들은 멀티플렉서(mux)(3282)에 제공되며, VSAN 과 VSBN 의 출력들은 멀티플렉서(mux)(328N)에 제공된다. 상기 회로구성에서, 멀티플렉서들(3281 내지 328N)은, 뱅크 선택신호에 의한 명령에 따라, 제 1 그룹의 전압저장장치(324)내에 저장된 아날로그 전압 또는 제 2 그룹의 전압저장장치 (326)내에 저장된 아날로그 전압을 출력 버퍼들(3301 - 330N)에 공급해주며, 이 출력 버퍼들(3301 - 330N)의 출력은 하나 또는 그 이상의 열 드라이버들 (도 3a 또는 3b에서는 미도시됨) 에 제공된다.
멀티플렉서(Mux) 제어논리(예로서, 상태기계)(344)가 멀티플렉서(312)와 아날로그 디멀티플렉서(322)를 제어하는데에 사용될 수 있다. 멀티플렉서(312), 제어논리(344), 디멀티플렉서(322) 및 전압저장장치들에 대한 하나의 구체적인 실시모습이 참조로서 본 명세서에 병합되어 있고 공동 양도받은 미국 특허 제6,781,532호에서 개시되어 있다. 아날로그 디멀티플렉서(322)의 하나의 특정 실시모습이 참조로서 본 명세서에 병합되어 있으며, 공동 발명하고 공동 양도받은 2002년 9월 5일자 출원의 미국 특허출원 제10/236,340호(현재 등록됨)에서 설명되어 있다.
(기입전송 동안) 마스터 장치로부터 인터페이스 제어(308)에서 수신된 직렬 데이터(SDA) 신호의 일 실시예가 도 4에서 도시되고 있다. (판독전송 동안) 인터페이스 제어(308)에 의해서 마스터 장치로 출력되는 직렬 데이터(SDA) 신호의 일 실시예가 도 5에서 도시되고 있다.
도 4를 참조하여, 본 발명의 일 실시예에 따르면, 데이터 신호에는 시작상태(402), 장치주소+기입비트(404), 응답확인 비트(406), 제어-데이터(408), 확인응답 비트(406), 표시-데이터1(4101) 내지 표시-데이터N(410N)(이들 각각의 뒤에는 확인응답 비트(406)가 따라옴) 및 종료상태(412)가 포함되는 것이 도시되어 있다. 장치주소는, 예를 들어, 기준전압 발생기 IC를 식별해주는 7-비트 워드가 될 수 있으 며, 그 뒤를 이어 판독/기입비트(예를 들어, 0 = 소망 기준전압을 설정하거나 프로그램화하기 위하여 마스터 장치가 전압기준 발생기에 데이터를 송신하는 기입 전송; 1 = 기준전압으로부터 설정되거나 프로그램화된 이전의 데이터를 판독하기 위하여 마스터 장치가 전압기준 발생기로부터 데이터를 수신하는 판독 전송)가 따라온다. 이러한 본 발명의 실시예들에서 사용될 수 있는 마스터 장치는 다음의 예시들로서 국한되어 실시되는 것은 아니지만, 보통의 EEPROM, 또는, 이보다 좀 복잡한 타이밍 제어기, ASIC 또는 FPGA들이 될 수 있다.
본 발명의 일 실시예에 따르면, 제어-데이터(408)는 1 바이트 워드이고, 여기서 제1 최하위비트(LSB)는 클럭 지연이 있는지 없는지를 나타내며(예를 들어, 0 = 클럭 지연 없음, 1 = 3.5 ㎲의 클럭 지연), 제2 최하위비트(LSB)는 뱅크A 또는 뱅크B 중 어디에 기입할지를 나타내며(예를 들어, 0 = 뱅크A, 1 = 뱅크B), 제3 최하위비트(LSB)는 뱅크A 또는 뱅크B 중 어디로부터 판독할지를 나타내며(예를 들어, 0 = 뱅크A, 1 = 뱅크B), 제4 최하위비트(LSB)는 내부오실레이터 또는 외부오실레이터 중 어느 것을 사용할지를 나타내며(예를 들어, 0 = 내부, 1 = 외부), 그리고 네 개의 최상위비트(MSB)는 무시된다.
도 3a로 다시 돌아가서, 동작에 있어서, 인터페이스 제어(308)는 SDA 및 SCL 신호들을 예를 들어 마스터 장치로부터 수신한다. 그리고, 상기의 직렬 데이터는 이미 감마보정 처리된 것이다. N개의 멀티-레벨 전압신호들(OUT1 - OUTN)을 열 드라이버에 제공하는데에 사용되는 기입 동작동안에, (제어-데이터(408)의) 제어비트들은 버퍼 제어(342)에 공급되는데, 이 버퍼 제어(342)는 수신 표시-데이터가 제1 뱅크(310A) 또는 제2뱅크(310B)(즉, 뱅크A 또는 뱅크B) 중 어디에 저장되는지를 제어 비트로부터 검출해낼 수 있다.
도 3a를 참조하면, 인터페이스 제어(308)는 한번에 m-데이터 비트를 병렬로 양 뱅크A와 뱅크B에 공급하지만, 버퍼 제어(342)에 의해 선택된 것을 기초로, 이 뱅크들(310A, 310B) 중 하나만이 N개의 m-비트 표시 데이터를 자신의 N개의 m-비트 레지스터들내에 저장한다(예를 들어, N=14, m=8). 디코더(340)는, 선택된 뱅크내의 첫번째 m-비트 레지스터가 표시-데이터1을 받아들이고, 선택된 뱅크내의 두번째 m-비트 레지스터가 표시-데이터2를 받아들이고, ... 선택된 뱅크내의 N첫번째 m-비트 레지스터가 표시-데이터N을 받아들이도록, 선택된 뱅크A 또는 뱅크B내의 m-비트 레지스터가 표시데이터를 받아들이도록 제어한다. 이러한 식으로, 수신되는 SDA 신호의 제어-데이터는, 수신 표시-데이터들(1 내지 N)이 뱅크A 또는 뱅크B 중 어느 하나를 업데이트할지를 결정하는데에 사용된다. 이러한 특징은 마스터 장치가 뱅크B를 일정하게 유지하는 동안 뱅크A에 기입하던가, 또는 뱅크A를 일정하게 유지하는 동안 뱅크B에 기입하도록 해준다.
이와는 다른 방법으로서, 도 3b를 참조하여 설명하면, 인터페이스 제어(308)는 한번에 m-데이터 비트를 병렬로 디멀티플렉서(demux)(350)에 공급하고, 디멀티플렉서(3500는, 버퍼 제어(342)에 의해 선택된 것을 기초로, 뱅크들 중 하나만이 N개의 m-비트 표시 데이터를 자신의 N개의 m-비트 레지스터들내에 저장하도록, m-데이터 비트를 뱅크A 또는 뱅크B에 제공해준다(예를 들어, N=14, m=8). 디멀티플렉서(350)는, 선택된 뱅크내의 첫번째 m-비트 레지스터가 표시-데이터1을 받아들이고, 선택된 뱅크내의 두번째 m-비트 레지스터가 표시-데이터2를 받아들이고, ... 선택된 뱅크내의 N첫번째 m-비트 레지스터가 표시-데이터N을 받아들이도록, 선택된 뱅크A 또는 뱅크B내의 m-비트 레지스터가 표시데이터를 받아들이도록 제어한다. 도 3a를 참조하여 상술한 바와같은 방법으로, 수신되는 SDA 신호의 제어-데이터는, 수신 표시-데이터들(1 내지 N)이 뱅크A 또는 뱅크B 중 어느 하나를 업데이트할지를 결정하는데에 사용된다. 또한, 이러한 특징은 마스터 장치가 뱅크B를 일정하게 유지하는 동안 뱅크A에 기입하던가, 또는 뱅크A를 일정하게 유지하는 동안 뱅크B에 기입하도록 해준다.
도 3a 및 도 3b를 참조하여, 일정하게 유지되고 있는 레지스터 뱅크는 단일 DAC(320)를 구동시키는데에 사용되고, 반면에 나머지 뱅크는 업데이트된다. 예를 들어, 뱅크B가 새로운 표시-데이터로 업데이트되는 동안, 뱅크A내의 디지털 데이터는 단일 DAC(320)에 의해 아날로그 전압으로 변환된 후, A의 아랫첨자가 표기된 전압저장장치내(즉, 제 1 그룹의 전압저장장치들(324))에 저장되며, 뱅크A가 새로운 표시-데이터로 업데이트되는 동안, 뱅크B내의 디지털 데이터는 단일 DAC(320)에 의해 아날로그 전압으로 변환된 후, B의 아랫첨자가 표기된 전압저장장치내(즉, 제 2 그룹의 전압저장장치들(326))에 저장된다.
더 구체적으로, 멀티플렉서(312)는 m-비트 DAC(320)의 m-입력들에 공급되는 m-비트를 한번에 선택한다. 2m 가지 서로 다른 아날로그 출력들 중 하나가 (m-입력들을 기초로) m-비트 DAC(320)의 출력에서 생성되어, 디멀티플렉서(322)를 통하여 전압저장장치들 중 하나에 제공된다. 임의의 주어진 시점에서, 뱅크 선택 신호에 의해 제어되는 멀티플렉서들(3281 - 328N)은, 제 1 그룹의 전압저장장치들(324)(즉, VSA1 - VSAN) 또는 제 2 그룹의 전압저장장치들(326)(즉, VSB1 - VSBN) 중 어디로부터의 아날로그 전압이 출력버퍼들(3301 - 330N)(이것들은 구현되는 환경에 따라, 증폭기능을 제공할 수도 있다)에 공급되는지를 결정하고, 이로써 열 드라이버(들)을 구동시키는데에 사용된다. 제 1 그룹의 전압저장장치들(324)(즉, VSA1 - VSAN)이 업데이트되는 동안, 멀티플렉서들(3281 - 328N)은 제 2 그룹의 전압저장장치들(326)(즉, VSB1 - VSBN)내의 아날로그 전압들이 출력버퍼들(3301 - 330N)에 공급되도록 해주며, 이것은 반대의 경우에도 동일하게 적용된다.
도 3a 및 도 3b를 참조하여 상술된 본 발명의 멀티-기준전압 발생기(306)는, 출력마다 하나의 DAC를 사용하는 것 대신에(즉, N개의 출력에 대하여 N개의 개별 DAC를 구비하는 것 대신에)를 하나의 DAC(320)와 멀티전압 저장장치들을 사용하기 때문에, 다이 제조비용을 줄일 수 있고 다이크기를 감소시킬 수 있다는 장점을 갖는다. 또한, 단일의 DAC(320)를 사용함으로써, 특정 디지털 표시-데이터 입력에 대하여 DAC(320)는 어떠한 부정합도 야기시키지 않는다(하지만, 출력버퍼(330)가 부정합되면 여전히 일부의 부정합이 발생할 수도 있다). 추가적으로, 전압저장장치들(324 또는 326)의 그룹들을 통하여 아날로그 전압이 언제나 수월하게 이용가능하기 때문에, 뱅크A와 뱅크B사이에서 스위칭하는 안정화시간은 오직 출력버퍼(330)의 안 정화시간에 의해서만 제한받게 된다.
다른 실시예에서는, 도 6에서 도시된 바와 같이, 단일 DAC(320)를 사용하기 보다는, 한 쌍의 DAC들(320A, 320B)을 사용하는데, 여기서 하나의 DAC는 뱅크A와 관련맺어지고, 나머지 다른 DAC는 뱅크B와 관련맺어진다. 비록, 단일의 DAC보다는 두 개의 DAC들이 사용하는 것이 비용이 더 들고 공간도 더 많이 차지하겠지만, 두 개의 DAC를 사용하는 것은 N개의 DAC(여기서, N은 2보다 큰 수이며, 예를 들어, 14일 수 있다)를 사용하는 것보다 비용이 훨씬 덜 들고 공간도 훨씬 덜 많이 차지한다.
일 실시예에서, 제 1 레지스터 뱅크(310A)(즉, 뱅크A)로 기입되는 표시-데이터는 제 1 감마곡선에 대응이 되며, 제 2 레지스터 뱅크(310B)(즉, 뱅크B)로 기입되는 표시-데이터는 제 2 감마곡선에 대응이 되며, 이로써 두 개의 서로 다른 감마곡선들, 즉 프레임-대-프레임기반으로 빠른 스위칭이 가능토록 해준다. 또한, 본 발명의 실시예들은 하나 이상의 픽셀(즉, 한 쌍의 픽셀들)이 표시데이터의 각각의 워드를 표시하는데에 사용되는 환경(즉, 하나 이상의 방법으로 감마보정된 동일 표시데이터가 하나 이상의 픽셀을 구동하는데에 사용됨)에 유용하다. 이러한 환경하에서는, 각 픽셀은 그와 관련된 개별적인 감마를 가지게 되며, 또는 각 픽셀은 그와 관련된 다이나믹 감마를 가져서 라인기반으로 업데이트 될 수도 있다.
본 발명의 일 실시예에 따르면, N개의 전압출력들의 절반(즉, OUT1 - OUTN/2)은 양극성의 전압을 가지며, 나머지 절반(즉, OUTN/2+1 - OUTN)은 음극성의 전압을 가진다. 예를 들어, 전압출력이 14개인 경우(N = 14)에서, OUT1 - OUT7은 양극성을 가지며, OUT8 - OUT14는 음극성을 갖는다. 기준전압 발생기(302)에 의해 구동되는 열 드라이버(들)은 하나의 프레임구간동안 양극성의 전압출력(OUT1 - OUT7)을 수신하고, 다음의 프레임구간동안에서는 음극성의 전압출력(OUT8 - OUT14)을 수신하게 됨에 따라, 픽셀 전압이 매 프레임에서 그 극성이 변경되어 각 픽셀에 관련된 콘덴서가 손상되지 않도록 한다. 이와 같은 실시예에서, 기준전압 발생기(302)는 VCOM으로서 알려져 있는 중간 전압을 출력한다. 각각의 레지스터 뱅크(310A와 310B)에서, 14개 레지스터들(N=14)의 절반은 양극성의 표시 데이터를 저장하고, 나머지 절반은 이전의 절반의 레지스터들에 저장되는 데이터와 극성이 반대인 음극성의 표시 데이터를 저장한다. 이것은 VCOM을 중심으로 하여 아날로그 전압들(OUT1 - OUT7)이 아날로그 전압들(OUT8 - OUT14)과 완전히 대칭이되도록 해준다. 여기서 사용된 음극성 및 양극성의 용어는 VCOM에 상대적인 것이다. 즉, 전압이 VCOM보다 크면 VCOM에 비해서 양극인것으로 간주하고, 전압이 VCOM보다 작으면 VCOM에 비해서 음극인것으로 간주한다.
다른 실시예에 따르면, 각 뱅크(310A, 310B)내의 레지스터들의 갯수를 절반으로 줄이기 위하여, 오직 음극성의(또는 양극성의) 표시 데이터만이 뱅크들(310A, 310B)에 저장되고, 표시 데이터의 적절한 디지털 변환이 뱅크들(310A, 310B)과 (멀티플렉서(312) 각 측의) DAC(320)사이에서 실행된다. 즉, 아날로그 전압들은 VCOM을 중심으로 완전히 대칭이 되므로, 절반의 레지스터들(즉, 위쪽 절반의 데이터 레지스터들)내의 디지털 데이터는, 2의 보수의 간단한 산술연산을 사용함으로써, 나머지 절반의 레지스터들(즉, 아래쪽 절반의 데이터 레지스터들)에 의해 저장되었을 디지털 데이터로 변환될 수 있다.
이런 경우의 예(8-비트 DAC를 가정함)가 아래와 같이 표 1에 도시된다.
Figure 112006013444220-pat00001
위에서 표시된 바와 같이, 출력(OUT14)의 디지털 데이터는 출력(OUT1)의 2의 보수이고, 출력(OUT13)의 디지털 데이터는 출력(OUT2)의 2의 보수가 되고 있다. 비록 도 3a와 3b에서 상세하게 도시되지는 않았지만, 본 발명의 특정 실시예에 따라, 상술한 (각 레지스터 뱅크내의 레지스터의 갯수를 갖게 해주는) 연산들을 실행하는 기능 블럭이 뱅크들(310A, 310B)과 멀티플렉서(312)사이, 또는 멀티플렉서(312)와 DAC(320)사이에 위치할 수도 있다.
상술한 바와 같이, 도 6의 실시예에서, 한 쌍의 DAC(320A, 320B)(이 경우에서는, 여전히 N개, 즉 14개의 DAC보다는 적다)가 각각의 뱅크(310A, 310B) 하나와 관련되어 사용될 수 있다. 각각의 DAC는 자신 고유의 기준전압을 갖는다. 예를 들어, 위 DAC(320A) 기준들은 각각 VrefH_U=14.16과 VrefL_U=8V이고, 아래 DAC(320B) 기준들은 VrefH_L=7.28과 VrefL_L=1.12V이다.
본 발명의 일 실시예에 따르면, 위 DAC(320A) 출력은 (VrefH_U - VrefL_U)*(디지털 데이터)/256 + VrefL_U의 함수를 구현하고, 아래 DAC(320B) 출력은 (VrefH_L - VrefL_L)*(디지털 데이터)/256 + VrefL_L의 함수를 구현한다. 또한, 한 쌍의 DAC(320A, 320B)들은 도 3b의 실시예에서도 사용될 수 있다.
이 연산의 다른 구현 방법으로서, VrefH_L=1.12이고 VrefL_L=7.28이 되도록, 아래 DAC(320B)에서의 기준전압을 바꿀 수 있다. 이렇게 함으로써, 디지털 데이터는 연산적으로 변경될 필요가 없게 된다. 아래의 표 2는 이것을 보여준다.
Figure 112006013444220-pat00002
본 발명의 응용은 상술한 실시예들로 국한되는 것은 아니며, 본 발명의 실체적인 범위내에서 다양한 형태로 얼마든지 구현될 수 있다.
본 발명은 그 본질적인 기술사상을 일탈하는 것 없이 여러 형태로 구체화될 수 있으며, 따라서 본 실시예들은 본 발명에 대한 설명적인 성격을 갖고 있는 것이지, 본 발명의 범위를 제한하는 성격을 갖는 것은 아니다. 또한, 본 발명의 범위는 앞서 설명된 상세한 설명부분에 의해서 보다는 첨부되는 청구항들에 의해서 정해지는 것이기 때문에, 본 발명의 청구항의 경계범위 내 또는 이와 등가적인 범위내에서의 모든 변형들은 본 발명의 청구항에 포함되어야 한다.
본 발명에 따르면, 적은 수의 DAC를 포함하는 기준전압 발생기를 제공함으로써, 다이의 전체 크기와 비용을 감소된다. 또한, 이와 같은 기준전압 발생기가 라인율로 다이나믹 감마제어에서 사용될 수 있도록 하는 속도로 스위칭될 수 있다. 또한, 기준전압 발생기내에서 발생하는 부정합성을 최소화할 수 있다.

Claims (20)

  1. 레지스터에 저장된 디지털 데이터값에 기초하여, 중간 전압(VCOM)에 대해 대칭인 2개 출력 전압을 생성하기 위한 방법으로서, 상기 방법은:
    (a) 레지스터에 제 1 디지털 데이터값을 저장하는 단계;
    (b) 상기 레지스터에 저장된 상기 제 1 디지털 데이터값에 기초하여, 제 1 출력 전압을 생성하는 단계; 및
    (c) 상기 레지스터에 저장된 상기 제 1 디지털 데이터값을, 상기 중간 전압에 대하여 상기 (b) 단계에서 생성된 상기 제 1 출력 전압과 대칭인 제 2 출력 전압을 생성하기 위해 사용될 수 있는, 제 2 디지털 데이터값으로 변환하는 단계를 포함하며;
    상기 (c) 단계는, 상기 제 1 디지털 데이터값의 2의 보수를 결정하여, 상기 레지스터에 저장된 상기 제 1 디지털 데이터값을 상기 제 2 디지털 데이터값으로 변환하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 2개 출력 전압의 생성 방법.
  2. 제 1 항에 있어서,
    (d) 상기 제 2 디지털 데이터값에 기초하여, 상기 중간 전압에 대하여 상기 (b) 단계에서 생성된 상기 제 1 출력 전압과 대칭인 상기 제 2 출력 전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 2개 출력 전압의 생성 방법.
  3. 제 2 항에 있어서,
    상기 (b) 단계는, 상기 제 1 디지털 데이터값에 기초하여, 상기 제 1 출력 전압을 생성하기 위해 제 1 디지털-아날로그 변환기(DAC)를 사용하는 단계를 더 포함하고, 그리고
    상기 (d) 단계는, 상기 제 2 디지털 데이터값에 기초하여, 상기 제 2 출력 전압을 생성하기 위해 제 2 디지털-아날로그 변환기를 사용하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 2개 출력 전압의 생성 방법.
  4. 삭제
  5. N/2개 레지스터에 저장된 N/2개 디지털 데이터값에 기초하여, 중간 전압(VCOM)에 대해 대칭인 N개 출력 전압을 생성하기 위한 방법으로서, N은 짝수이고, 상기 방법은:
    (a) N/2개 레지스터에 N/2개 디지털 데이터값을 저장하는 단계;
    (b) 상기 N/2개 레지스터에 저장된 상기 N/2개 디지털 데이터값에 기초하여, N/2개 출력 전압을 생성하는 단계; 및
    (c) 상기 N/2개 레지스터에 저장된 상기 N/2개 디지털 데이터값을, 상기 중간 전압에 대하여 상기 (b) 단계에서 생성된 상기 N/2개 출력 전압과 대칭인 N/2개 추가 출력 전압을 생성하기 위해 사용될 수 있는, N/2개 추가 디지털 데이터값으로 변환하는 단계를 포함하며;
    상기 (c) 단계는, 상기 N/2개 레지스터에 저장된 상기 N/2개 디지털 데이터값의 각각의 2의 보수를 결정하여, 상기 N/2개 레지스터에 저장된 상기 N/2개 디지털 데이터값을 상기 N/2개 추가 디지털 데이터값으로 변환하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  6. 제 5 항에 있어서,
    (d) 상기 N/2개 추가 디지털 데이터값에 기초하여, 각각이 상기 중간 전압에 대하여 상기 (b) 단계에서 생성된 상기 N/2개 출력 전압 중 해당하는 것과 대칭인, 상기 N/2개 추가 출력 전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 (b) 단계는, 상기 N/2개 디지털 데이터값에 기초하여, 상기 N/2개 출력 전압을 생성하기 위해 적어도 하나의 디지털-아날로그 변환기(DAC)를 사용하는 단계를 더 포함하고, 그리고
    상기 (d) 단계는, 상기 N/2개 추가 디지털 데이터값에 기초하여, 상기 N/2개 추가 출력 전압을 생성하기 위해 적어도 하나의 추가 디지털-아날로그 변환기를 사용하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  9. 제 5 항에 있어서,
    N > 2인 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  10. 디지털 데이터 값에 기초하여, 중간 전압(VCOM)에 대하여 대칭인 2개 출력 전압을 생성하기 위한 방법으로서, 상기 방법은:
    (a) 제 1 디지털 데이터 값을 저장하는 단계;
    (b) 상기 제 1 디지털 데이터 값에 기초하여, 제 1 출력 전압을 생성하기 위해 제 1 디지털-아날로그 변환기를 사용하는 단계; 및
    (c) 상기 제 1 디지털 데이터 값에 기초하여, 상기 중간 전압에 대하여 상기 제 1 출력 전압과 대칭인 제 2 출력 전압을 생성하기 위해 제 2 디지털-아날로그 변환기를 사용하는 단계를 포함하며;
    상기 제 1 및 제 2 디지털-아날로그 변환기 각각은 고전압 기준 입력 및 저전압 기준 입력을 가지고,
    상기 (b) 단계는, 상기 제 1 출력 전압을 상기 제 1 디지털-아날로그 변환기의 상기 고전압 기준 입력으로 제공하는 단계, 및 상기 제 2 출력 전압을 상기 제 1 디지털-아날로그 변환기의 상기 저전압 기준 입력으로 제공하는 단계를 포함하며,
    상기 (c) 단계는, 제 3 출력 전압을 상기 제 2 디지털-아날로그 변환기의 상기 저전압 기준 입력으로 제공하는 단계, 및 제 출력 4 전압을 상기 제 2 디지털-아날로그 변환기의 상기 고전압 기준 입력으로 제공하는 단계를 더 포함하고, 그리고
    상기 제 1 출력 전압 및 상기 제 3 출력 전압은 상기 중간 전압에 대하여 대칭이며, 상기 제2 출력 전압과 상기 제4 출력 전압은 상기 중간전압에 대해 대칭인 것을 특징으로 하는 중간 전압에 대해 대칭인 2개 출력 전압의 생성 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제 10항에 있어서,
    상기 (b) 단계는, 상기 제 1 디지털-아날로그 변환기의 출력에서 상기 제 1 출력 전압을 생성하도록 상기 제 1 디지털-아날로그 변환기의 입력으로 상기 디지털 데이터를 제공하는 단계를 더 포함하고,
    상기 (c) 단계는, 상기 제 2 디지털-아날로그 변환기의 출력에서 상기 제 2 출력 전압을 생성하도록 상기 제 2 디지털-아날로그 변환기의 입력으로 상기 디지털 데이터를 제공하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 2개 출력 전압의 생성 방법.
  15. N/2개 디지털 데이터 값에 기초하여, 중간 전압(VCOM)에 대하여 대칭인 N개 출력 전압을 생성하기 위한 방법으로서, N은 짝수이고, 상기 방법은:
    (a) N/2개 디지털 데이터 값을 저장하는 단계;
    (b) 상기 N/2개 디지털 데이터 값에 기초하여, N/2개 출력 전압을 생성하기 위해 적어도 하나의 디지털-아날로그 변환기를 사용하는 단계; 및
    (c) 상기 N/2개 디지털 데이터 값에 기초하여, 상기 중간 전압에 대하여 상기 (b) 단계에서 생성된 상기 N/2개 출력 전압과 대칭인, N/2개 추가 출력 전압을 생성하기 위해 적어도 하나의 추가 디지털-아날로그 변환기를 사용하는 단계를 포함하며;
    각각의 디지털-아날로그 변환기는 고전압 기준 입력 및 저전압 기준 입력을 가지고,
    상기 (b) 단계는, 상기 적어도 하나의 디지털-아날로그 변환기의 상기 고전압 기준 입력으로 상기 제 1 출력 전압을 제공하는 단계, 및 상기 적어도 하나의 디지털-아날로그 변환기의 상기 저전압 기준 입력으로 상기 제 2 출력 전압을 제공하는 단계를 포함하며;
    상기 (c) 단계는, 상기 적어도 하나의 추가 디지털-아날로그 변환기의 상기 저전압 기준 입력으로 제 3 출력 전압을 제공하는 단계, 및 상기 적어도 하나의 추가적인 디지털-아날로그 변환기의 상기 고전압 기준 입력으로 제 4 출력 전압을 제공하는 단계를 더 포함하고; 그리고
    상기 제 1 출력 전압 및 상기 제 3 출력 전압은 상기 중간 전압에 대하여 대칭이며, 상기 제 2 출력 전압과 상기 제 4 출력전압은 중간 전압에 대해 대칭인 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 제 15 항에 있어서,
    상기 (b) 단계는 상기 N/2개 출력 전압을 생성하도록 상기 적어도 하나의 디지털-아날로그 변환기로 상기 N/2개 디지털 데이터값을 제공하는 단계를 더 포함하고; 그리고
    상기 (c) 단계는 상기 N/2개 추가 출력 전압을 생성하도록 상기 적어도 하나의 추가 디지털-아날로그 변환기로 상기 N/2개 디지털 데이터값을 제공하는 단계를 더 포함하는 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
  20. 제 15 항에 있어서,
    N > 2인 것을 특징으로 하는 중간 전압에 대해 대칭인 N개 출력 전압의 생성 방법.
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