JP2001108965A - 液晶表示装置 - Google Patents
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
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- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/3611—Control of matrices with row and column drivers
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- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
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- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
Abstract
(57)【要約】
【課題】液晶表示装置を高精細化しても高コントラスト
で、良好な表示が可能な液晶表示装置を提供する。 【解決手段】走査配線と、副走査配線及び表示電極と主
走査配線及び副走査配線の印加電圧で制御されたＴＦＴ
の主回路と、信号配線と、表示電極を直列に接続した画
素を配列し、副走査配線を上下方向に配置した表示マト
リクスにおいて、主走査配線にフレーム時間内で順次シ
フトする主走査パルスと、相互に共通に接続した副走査
配線に、主走査パルスの時間内に状態が変化する副走査
パルスを用いてラインを選択駆動することにより上記課
題を解決する。
で、良好な表示が可能な液晶表示装置を提供する。 【解決手段】走査配線と、副走査配線及び表示電極と主
走査配線及び副走査配線の印加電圧で制御されたＴＦＴ
の主回路と、信号配線と、表示電極を直列に接続した画
素を配列し、副走査配線を上下方向に配置した表示マト
リクスにおいて、主走査配線にフレーム時間内で順次シ
フトする主走査パルスと、相互に共通に接続した副走査
配線に、主走査パルスの時間内に状態が変化する副走査
パルスを用いてラインを選択駆動することにより上記課
題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は液晶表示装置、特
に、高精細のアクティブマトリクス型の液晶表示装置に
関するものである。
に、高精細のアクティブマトリクス型の液晶表示装置に
関するものである。
【０００２】
【従来の技術】アクティブマトリクス液晶表示装置は、
高コントラスト表示が可能であり、薄型，軽量といった
液晶表示装置の特徴を合わせ持つため、ノート型ポータ
ブルコンピュータや携帯型の映像表示装置に広く用いら
れている。
高コントラスト表示が可能であり、薄型，軽量といった
液晶表示装置の特徴を合わせ持つため、ノート型ポータ
ブルコンピュータや携帯型の映像表示装置に広く用いら
れている。
【０００３】例えば、１９９８エスアイディーインター
ナショナルシンポジウムダイジェストオブテクニカルペ
ーパーズの８７９頁から８８１頁に報告されている。ま
た、アクティブマトリクス駆動方式ならびに液晶表示モ
ジュールの詳細については松本正一編著の液晶ディスプ
レイ技術（産業図書）に詳しく述べられている。
ナショナルシンポジウムダイジェストオブテクニカルペ
ーパーズの８７９頁から８８１頁に報告されている。ま
た、アクティブマトリクス駆動方式ならびに液晶表示モ
ジュールの詳細については松本正一編著の液晶ディスプ
レイ技術（産業図書）に詳しく述べられている。
【０００４】これらの従来技術と、本発明との差異を明
らかにするため、図１５に示す従来の表示装置及び図１
に示す本発明の液晶表示装置の概略について説明する。
らかにするため、図１５に示す従来の表示装置及び図１
に示す本発明の液晶表示装置の概略について説明する。
【０００５】図１は本発明の概略構成図であり、表示領
域６，７は、マトリクス配線である主走査配線１２と、
信号配線１１との交点に配置した多数の画素１から構成
され、さらに、信号配線１１にそって、副走査配線１９
が配置されている。これらの配線を駆動するため、主走
査回路１０，副走査回路１５，信号回路９および制御信
号を制御する制御回路１３が配置され、画素と対峙し、
液晶を挟持して配置される対向基板上に形成した対向電
極１７とが配置されている。本表示装置を駆動するため
の電力，同期信号，表示データはフレキシブル基板１４
を介して入力している。
域６，７は、マトリクス配線である主走査配線１２と、
信号配線１１との交点に配置した多数の画素１から構成
され、さらに、信号配線１１にそって、副走査配線１９
が配置されている。これらの配線を駆動するため、主走
査回路１０，副走査回路１５，信号回路９および制御信
号を制御する制御回路１３が配置され、画素と対峙し、
液晶を挟持して配置される対向基板上に形成した対向電
極１７とが配置されている。本表示装置を駆動するため
の電力，同期信号，表示データはフレキシブル基板１４
を介して入力している。
【０００６】画素においては、ドレイン配線と、表示電
極２との間に２個のＴＦＴを主回路を直列に接続し、各
々のＴＦＴのゲート電極を主走査配線及び副走査配線と
接続して駆動している。主走査配線は画素２列毎に１本
設けており、２列の主走査配線用ＴＦＴ３のゲート端子
を共通接続している。副走査配線用のＴＦＴ４は列毎に
１列目から順次、ｎｃｈ，ｐｃｈ，Ｎｃｈ，ｐｃｈ、と
交互に配置し、ゲート端子は、行方向に共通の副走査配
線に接続しており、マトリクス外部にて相互接続し、副
走査回路により一斉に駆動する。また、表示電極には保
持容量５が配置されており、一端を表示電極、他方を相
互接続して、マトリクス外部の共通電極電源回路と接続
している。
極２との間に２個のＴＦＴを主回路を直列に接続し、各
々のＴＦＴのゲート電極を主走査配線及び副走査配線と
接続して駆動している。主走査配線は画素２列毎に１本
設けており、２列の主走査配線用ＴＦＴ３のゲート端子
を共通接続している。副走査配線用のＴＦＴ４は列毎に
１列目から順次、ｎｃｈ，ｐｃｈ，Ｎｃｈ，ｐｃｈ、と
交互に配置し、ゲート端子は、行方向に共通の副走査配
線に接続しており、マトリクス外部にて相互接続し、副
走査回路により一斉に駆動する。また、表示電極には保
持容量５が配置されており、一端を表示電極、他方を相
互接続して、マトリクス外部の共通電極電源回路と接続
している。
【０００７】このマトリクスを線順次方式で駆動するた
めには、次のような駆動方式を用いる。画素を１列単位
に選択するため、まず、主走査配線に主走査パルス印加
することにより２列毎の主走査配線用ＴＦＴをオンさ
せ、２列の画素を選択し、次に、副走査配線電圧を、主
走査パルス期間の概略半分の期間が論理Ｈレベル、残り
期間を論理Ｌレベルとすることにより、２列の選択画素
のうちの副走査配線用のＴＦＴを片側ずつ交互にオンと
する。主走査配線用ＴＦＴおよび副走査ＴＦＴが両方オ
ン状態の１列の画素を選択することができる。
めには、次のような駆動方式を用いる。画素を１列単位
に選択するため、まず、主走査配線に主走査パルス印加
することにより２列毎の主走査配線用ＴＦＴをオンさ
せ、２列の画素を選択し、次に、副走査配線電圧を、主
走査パルス期間の概略半分の期間が論理Ｈレベル、残り
期間を論理Ｌレベルとすることにより、２列の選択画素
のうちの副走査配線用のＴＦＴを片側ずつ交互にオンと
する。主走査配線用ＴＦＴおよび副走査ＴＦＴが両方オ
ン状態の１列の画素を選択することができる。
【０００８】図１７に示した従来構成の表示装置におい
ては、画素には走査配線１００と信号配線１０１との交
点に画素ＴＦＴ１０２を配置し、信号配線と表示電極１
０３との間に主回路を接続し、ゲート電極に走査配線を
接続した。この場合では、走査配線の本数は、列方向の
画素数分必要となる。走査配線を上から１列目から、順
次選択パルスを印加して１列目の画素の画素ＴＦＴオン
状態にすることにより、画素を選択状態にし、信号配線
の信号電圧を表示電極１０４と対向電極１０５からなる
液晶容量を充電し、次に、１列目の画素ＴＦＴをオフに
した保持状態にし、２列目を選択状態にする駆動を繰り
返し、すべての走査配線が走査され、全画素に所定の信
号電圧を印加することにより表示動作が行われる。
ては、画素には走査配線１００と信号配線１０１との交
点に画素ＴＦＴ１０２を配置し、信号配線と表示電極１
０３との間に主回路を接続し、ゲート電極に走査配線を
接続した。この場合では、走査配線の本数は、列方向の
画素数分必要となる。走査配線を上から１列目から、順
次選択パルスを印加して１列目の画素の画素ＴＦＴオン
状態にすることにより、画素を選択状態にし、信号配線
の信号電圧を表示電極１０４と対向電極１０５からなる
液晶容量を充電し、次に、１列目の画素ＴＦＴをオフに
した保持状態にし、２列目を選択状態にする駆動を繰り
返し、すべての走査配線が走査され、全画素に所定の信
号電圧を印加することにより表示動作が行われる。
【０００９】従来技術においては、パネルを高精細化し
ようとすると、走査配線本数が増大するため画素１列あ
たり選択時間、つまりゲート選択時間が低下する。この
ため走査配線応答の高速化が必要になる。ところが、高
精細化すると１列あたりの画素数が増加するので、走査
配線１本に接続される画素ＴＦＴの個数が増加し、ゲー
ト容量が増加するため、配線抵抗と配線容量の積で現さ
れる配線時定数が増加してしまい、配線の終端での過渡
応答時間は増大する。過渡応答を高速化しようとする
と、配線抵抗を低減する方法があるが、プロセスの変更
が必要であり、実現は困難である。また、配線抵抗を下
げるために配線幅を増大させる方法もあるが、画素部に
おいて開口率の低下を引き起こし、パネル消費電力の増
加を引き起こす。
ようとすると、走査配線本数が増大するため画素１列あ
たり選択時間、つまりゲート選択時間が低下する。この
ため走査配線応答の高速化が必要になる。ところが、高
精細化すると１列あたりの画素数が増加するので、走査
配線１本に接続される画素ＴＦＴの個数が増加し、ゲー
ト容量が増加するため、配線抵抗と配線容量の積で現さ
れる配線時定数が増加してしまい、配線の終端での過渡
応答時間は増大する。過渡応答を高速化しようとする
と、配線抵抗を低減する方法があるが、プロセスの変更
が必要であり、実現は困難である。また、配線抵抗を下
げるために配線幅を増大させる方法もあるが、画素部に
おいて開口率の低下を引き起こし、パネル消費電力の増
加を引き起こす。
【００１０】本発明は、画素部に設けたＴＦＴ回路によ
り、列方向に配置した主走査配線による主走査パルスと
行方向に、信号配線にそって配置した副走査配線による
副走査パルスを組み合わせて画素列を選択することが特
徴である。配線遅延時間の大きい主走査配線には、１列
あたりの選択時間の２倍の時間幅のパルスを印加し、配
線長が短い行方向の副走査配線には高速の副走査パルス
を印加することにより１列を選択することができるよう
にした。こうすることにより高精細化しても配線選択パ
ルスの幅を従来の２倍に広げることができ、配線応答時
間が増加しても良好な表示を得ることが可能となった。
り、列方向に配置した主走査配線による主走査パルスと
行方向に、信号配線にそって配置した副走査配線による
副走査パルスを組み合わせて画素列を選択することが特
徴である。配線遅延時間の大きい主走査配線には、１列
あたりの選択時間の２倍の時間幅のパルスを印加し、配
線長が短い行方向の副走査配線には高速の副走査パルス
を印加することにより１列を選択することができるよう
にした。こうすることにより高精細化しても配線選択パ
ルスの幅を従来の２倍に広げることができ、配線応答時
間が増加しても良好な表示を得ることが可能となった。
【００１１】また、本発明においては、副走査配線本数
をａ本用いると、主走査配線の選択時間幅は２ａ倍広げ
ることができるので、副走査配線数を２，３，４本とす
ることで、主走査配線パルス幅は４，８，１６倍と大幅
に拡張することができるので、パネルの高精細化が容易
である利点がある。
をａ本用いると、主走査配線の選択時間幅は２ａ倍広げ
ることができるので、副走査配線数を２，３，４本とす
ることで、主走査配線パルス幅は４，８，１６倍と大幅
に拡張することができるので、パネルの高精細化が容易
である利点がある。
【００１２】また、本発明により、主走査配線パルス幅
が広がることは主走査配線から発生する不要輻射の周波
数，エネルギーを低減することができる利点がある。
が広がることは主走査配線から発生する不要輻射の周波
数，エネルギーを低減することができる利点がある。
【００１３】また、本駆動方式を反射型液晶表示装置に
適用することにより、超高精細で低消費電力パネルを提
供することができる利点がある。
適用することにより、超高精細で低消費電力パネルを提
供することができる利点がある。
【００１４】このような画素内に複数個の画素選択ＴＦ
Ｔを設ける方式として、特開平9−329807号公報に記載
されたケースがある。１画素内部に表示電極と、信号配
線との間に、２個のＴＦＴを主回路を直列に接続して配
置し、ゲート端子には、各々、走査配線と、ブロック選
択信号配線に接続している。しかし、この発明では、走
査配線は１列ごとに引き出しており、走査パルスの幅は
上記従来例と何ら変わりが無い。また、画素を横方向の
ブロック単位で選択できるようにし、効果としては、書
き込みを必要としない画素の駆動を停止し、動画表示の
際のドライバ消費電力を低減することにあり、本発明と
は構成，効果ともに全く異なる。
Ｔを設ける方式として、特開平9−329807号公報に記載
されたケースがある。１画素内部に表示電極と、信号配
線との間に、２個のＴＦＴを主回路を直列に接続して配
置し、ゲート端子には、各々、走査配線と、ブロック選
択信号配線に接続している。しかし、この発明では、走
査配線は１列ごとに引き出しており、走査パルスの幅は
上記従来例と何ら変わりが無い。また、画素を横方向の
ブロック単位で選択できるようにし、効果としては、書
き込みを必要としない画素の駆動を停止し、動画表示の
際のドライバ消費電力を低減することにあり、本発明と
は構成，効果ともに全く異なる。
【００１５】従来例において、本発明の特徴を明らかに
するために、走査配線の駆動条件につき、以下、時間関
係について説明する。全画面を走査する期間に相当する
フレーム周波数は、６０Ｈｚ以上に設定する。これは、
表示のちらつきを押さえるために必要な周波数である。
これをもとに、フレーム時間と、走査配線１本あたりの
選択時間との関係を概略次式のように求めることができ
る。
するために、走査配線の駆動条件につき、以下、時間関
係について説明する。全画面を走査する期間に相当する
フレーム周波数は、６０Ｈｚ以上に設定する。これは、
表示のちらつきを押さえるために必要な周波数である。
これをもとに、フレーム時間と、走査配線１本あたりの
選択時間との関係を概略次式のように求めることができ
る。
【００１６】Ｔｇ＝１÷（ｆ×Ｎ） ただし、Ｔｇは走査配線１本あたりの選択時間、ｆはフ
レーム周波数、Ｎは走査配線の本数である。フレーム周
波数は最小６０Ｈｚであり、Ｎはパネルの精細度を現し
ており、ノート型コンピュータでは４８０,６００,７６
８本等が良く使われ、デスクトップ用の大型パネルでは
１０２４本や、１２００本などが使われている。このと
き、選択時間はＮに反比例して減少する。たとえば、Ｎ
＝４８０では３５μ秒であり、Ｎ＝１２００では１４μ
秒である。さらに、走査配線が増加すると、表示領域の
横方向の画素数すなわち、表示マトリクスの行数が走査
配線数に比例して増加する。パーソナルコンピュータに
用いる表示装置では表示領域の縦横比は、３：４である
ため、画素構成は横×縦画素数で現すと、６４０×４８
０〜１６００×１２００画素となる。
レーム周波数、Ｎは走査配線の本数である。フレーム周
波数は最小６０Ｈｚであり、Ｎはパネルの精細度を現し
ており、ノート型コンピュータでは４８０,６００,７６
８本等が良く使われ、デスクトップ用の大型パネルでは
１０２４本や、１２００本などが使われている。このと
き、選択時間はＮに反比例して減少する。たとえば、Ｎ
＝４８０では３５μ秒であり、Ｎ＝１２００では１４μ
秒である。さらに、走査配線が増加すると、表示領域の
横方向の画素数すなわち、表示マトリクスの行数が走査
配線数に比例して増加する。パーソナルコンピュータに
用いる表示装置では表示領域の縦横比は、３：４である
ため、画素構成は横×縦画素数で現すと、６４０×４８
０〜１６００×１２００画素となる。
【００１７】
【発明が解決しようとする課題】以上のように、従来の
液晶表示装置では、表示マトリクスを高精細化すると、
走査配線１本に接続する画素数が増大するため、配線容
量が増大し、主走査配線の過渡応答時間が増加する。一
方、１画素あたりの選択時間は短くなり、主走査配線の
応答を高速化しなくてはならなくなるという相反する課
題があった。
液晶表示装置では、表示マトリクスを高精細化すると、
走査配線１本に接続する画素数が増大するため、配線容
量が増大し、主走査配線の過渡応答時間が増加する。一
方、１画素あたりの選択時間は短くなり、主走査配線の
応答を高速化しなくてはならなくなるという相反する課
題があった。
【００１８】最近では、マルティメディアの発展によ
り、パーソナルコンピュータ搭載の表示装置の高精細表
示は必須の要求であり、高精細化は重要な解決されねば
ならない課題の１つである。
り、パーソナルコンピュータ搭載の表示装置の高精細表
示は必須の要求であり、高精細化は重要な解決されねば
ならない課題の１つである。
【００１９】そこで、本発明の目的は、画素部を高精細
化しても、主走査配線の選択時間を短縮することなく、
高品位の表示が可能な液晶種表示装置を提供することを
目的とする。
化しても、主走査配線の選択時間を短縮することなく、
高品位の表示が可能な液晶種表示装置を提供することを
目的とする。
【００２０】また、本発明の別の目的は、走査パルスの
時間幅を大きくすることにより、主走査配線を駆動する
主走査回路の出力抵抗が高く駆動能力が低くても高い表
示品質を得ることができ、出力段のトランジスタ面積を
小さくし、回路幅を小さくする液晶表示装置を提供する
ことである。
時間幅を大きくすることにより、主走査配線を駆動する
主走査回路の出力抵抗が高く駆動能力が低くても高い表
示品質を得ることができ、出力段のトランジスタ面積を
小さくし、回路幅を小さくする液晶表示装置を提供する
ことである。
【００２１】さらに、本発明の別の目的は、主走査配線
及び信号配線の選択時間を長くすることにより、信号回
路の出力精度を向上させ、高精細の表示を、高い階調精
度で得ることができる液晶表示装置を提供することであ
る。
及び信号配線の選択時間を長くすることにより、信号回
路の出力精度を向上させ、高精細の表示を、高い階調精
度で得ることができる液晶表示装置を提供することであ
る。
【００２２】
【課題を解決するための手段】本発明は上記目的を達成
するために、画素内部に２個のＴＦＴを主回路を直列接
続して信号配線と、表示電極に接続して用い、２つのＴ
ＦＴのゲート電極のうち一方を列方向に２画素毎に１本
設けた主走査配線に接続し、他方を信号配線１本に１本
設けた副走査配線に接続して、主走査配線にはこれによ
り２列毎に設けた１本の主走査配線と、１本の副走査配
線により主走査配線には１列選択時間の２倍の広い走査
パルスで駆動しても良好な表示を得ることができる。
するために、画素内部に２個のＴＦＴを主回路を直列接
続して信号配線と、表示電極に接続して用い、２つのＴ
ＦＴのゲート電極のうち一方を列方向に２画素毎に１本
設けた主走査配線に接続し、他方を信号配線１本に１本
設けた副走査配線に接続して、主走査配線にはこれによ
り２列毎に設けた１本の主走査配線と、１本の副走査配
線により主走査配線には１列選択時間の２倍の広い走査
パルスで駆動しても良好な表示を得ることができる。
【００２３】また、別の目的を達成するために、本発明
は、画素内部に３個のＴＦＴを主回路を直列接続して信
号配線と、表示電極に接続して用いる。主走査配線は画
素４列に１本の関係で設け、画素ＴＦＴの極性をＮｃｈ
−Ｎｃｈ−Ｎｃｈ，Ｎｃｈ−Ｎｃｈ−Ｐｃｈ，Ｎｃｈ−
Ｐｃｈ−Ｎｃｈ，Ｎｃｈ−Ｐｃｈ−Ｐｃｈの配置を繰り
返し用いるものとする。３つのＴＦＴのゲート電極のう
ち１番目ののＮｃｈの素子は共通して主走査配線と接続
する。残りの２個のＴＦＴについては２番目同士，３番
目同士を共通接続し、各々２本の副走査配線と接続す
る。これにより１本の主走査配線に接続した４列の画素
に対し、２本の副走査配線の電圧関係がＨ−Ｈ，Ｈ−
Ｌ，Ｌ−Ｈ，Ｌ−Ｌの４状態により順次、１列を選択す
ることができる。この場合には、主走査配線には列選択
時間の４倍の非常に広い走査パルスで駆動しても良好な
表示を得ることができる。
は、画素内部に３個のＴＦＴを主回路を直列接続して信
号配線と、表示電極に接続して用いる。主走査配線は画
素４列に１本の関係で設け、画素ＴＦＴの極性をＮｃｈ
−Ｎｃｈ−Ｎｃｈ，Ｎｃｈ−Ｎｃｈ−Ｐｃｈ，Ｎｃｈ−
Ｐｃｈ−Ｎｃｈ，Ｎｃｈ−Ｐｃｈ−Ｐｃｈの配置を繰り
返し用いるものとする。３つのＴＦＴのゲート電極のう
ち１番目ののＮｃｈの素子は共通して主走査配線と接続
する。残りの２個のＴＦＴについては２番目同士，３番
目同士を共通接続し、各々２本の副走査配線と接続す
る。これにより１本の主走査配線に接続した４列の画素
に対し、２本の副走査配線の電圧関係がＨ−Ｈ，Ｈ−
Ｌ，Ｌ−Ｈ，Ｌ−Ｌの４状態により順次、１列を選択す
ることができる。この場合には、主走査配線には列選択
時間の４倍の非常に広い走査パルスで駆動しても良好な
表示を得ることができる。
【００２４】本発明の別の目的を達成するために、本発
明は１行につき２本の信号配線を設け、一度に２列を選
択書き込み動作を行う。走査パルス幅を８倍に広げ、信
号電圧の書き込み時間も２倍かけることができるので、
信号電圧の書き込み精度を向上し、画質を大幅に向上す
ることができる。
明は１行につき２本の信号配線を設け、一度に２列を選
択書き込み動作を行う。走査パルス幅を８倍に広げ、信
号電圧の書き込み時間も２倍かけることができるので、
信号電圧の書き込み精度を向上し、画質を大幅に向上す
ることができる。
【００２５】
【発明の実施の形態】本発明における第１の実施例を本
発明の液晶表示装置の概略構成を示す図１により説明す
る。
発明の液晶表示装置の概略構成を示す図１により説明す
る。
【００２６】本発明による液晶表示装置は、ガラス基板
８上には複数の画素１が行列マトリクス状に配列した表
示領域６，７と、マトリクス配線を駆動するための主走
査回路１０，信号回路９，副走査回路１５、これらの回
路の動作タイミングを制御する制御回路１３が構成され
ており、さらにガラス基板８の外部に構成された共通電
極電源回路１６と接続するための配線、および液晶表示
装置に電力，タイミング信号，表示データを供給する配
線１４から構成される。
８上には複数の画素１が行列マトリクス状に配列した表
示領域６，７と、マトリクス配線を駆動するための主走
査回路１０，信号回路９，副走査回路１５、これらの回
路の動作タイミングを制御する制御回路１３が構成され
ており、さらにガラス基板８の外部に構成された共通電
極電源回路１６と接続するための配線、および液晶表示
装置に電力，タイミング信号，表示データを供給する配
線１４から構成される。
【００２７】表示領域６，７は、Ｎ列、Ｍ行のマトリク
ス構成となっている。このマトリクス配線は、２列毎に
１本の主走査配線１２、信号配線１１及び信号配線にそ
って配置した副走査配線１９から構成される。画素１の
内部は、表示電極２，主走査配線用ＴＦＴ３及び副走査
配線用ＴＦＴ４及び付加容量５から構成される。信号配
線１１と表示電極２の間はソースドレイン間の主回路を
直列に接続した主走査配線用ＴＦＴ３と副走査配線用Ｔ
ＦＴ４の主回路によって接続されており、主走査配線用
ＴＦＴ３のゲート電極は主走査配線１２に接続されてお
り、副走査配線用ＴＦＴ４のゲートは行毎に共通の副走
査配線１９に接続し、マトリクス外部にて共通接続して
副走査回路１５に接続している。
ス構成となっている。このマトリクス配線は、２列毎に
１本の主走査配線１２、信号配線１１及び信号配線にそ
って配置した副走査配線１９から構成される。画素１の
内部は、表示電極２，主走査配線用ＴＦＴ３及び副走査
配線用ＴＦＴ４及び付加容量５から構成される。信号配
線１１と表示電極２の間はソースドレイン間の主回路を
直列に接続した主走査配線用ＴＦＴ３と副走査配線用Ｔ
ＦＴ４の主回路によって接続されており、主走査配線用
ＴＦＴ３のゲート電極は主走査配線１２に接続されてお
り、副走査配線用ＴＦＴ４のゲートは行毎に共通の副走
査配線１９に接続し、マトリクス外部にて共通接続して
副走査回路１５に接続している。
【００２８】主走査配線用ＴＦＴ３はすべての画素で、
NchTFT，副走査配線用ＴＦＴ４は、１列目から順次、Ｎ
ｃｈ，Ｐｃｈ，Ｎｃｈと、極性が列毎に交互に反転する
よう配置している。
NchTFT，副走査配線用ＴＦＴ４は、１列目から順次、Ｎ
ｃｈ，Ｐｃｈ，Ｎｃｈと、極性が列毎に交互に反転する
よう配置している。
【００２９】付加容量５は一端を表示電極２に接続し、
他方を主走査配線１２と平行に配置した共通配線１８に
より相互に接続して、マトリクスの外部に引き出し、一
括して共通電極電源回路１６に接続している。
他方を主走査配線１２と平行に配置した共通配線１８に
より相互に接続して、マトリクスの外部に引き出し、一
括して共通電極電源回路１６に接続している。
【００３０】また、図示していないが、ガラス基板８と
対向して対向電極１７を形成した対向ガラス基板が配置
されており、これらのガラス基板間で液晶を挟持してい
る。またこれらの基板の外側には偏光板を配置し、さら
に、ガラス基板８の裏面には蛍光灯バックライト，ＥＬ
素子等の光源を配置して液晶表示装置を構成している。
対向して対向電極１７を形成した対向ガラス基板が配置
されており、これらのガラス基板間で液晶を挟持してい
る。またこれらの基板の外側には偏光板を配置し、さら
に、ガラス基板８の裏面には蛍光灯バックライト，ＥＬ
素子等の光源を配置して液晶表示装置を構成している。
【００３１】画素１においては、主走査回路１０からの
走査パルスにより２列分の主走査配線用ＴＦＴ３が一斉
に導通し、さらに、副走査電圧がＨもしくはＬレベルの
場合に対応して、各々Ｎｃｈ，Ｐｃｈの副走査ＴＦＴの
みが導通する。そこで、主回路からの走査パルス期間の
およそ半分の期間副走査電圧をＨレベルに、残りの時間
をＬレベルとすることにより、１列目，２列目の画素を
選択することができる。
走査パルスにより２列分の主走査配線用ＴＦＴ３が一斉
に導通し、さらに、副走査電圧がＨもしくはＬレベルの
場合に対応して、各々Ｎｃｈ，Ｐｃｈの副走査ＴＦＴの
みが導通する。そこで、主回路からの走査パルス期間の
およそ半分の期間副走査電圧をＨレベルに、残りの時間
をＬレベルとすることにより、１列目，２列目の画素を
選択することができる。
【００３２】次に、図２を用いて画素平面構造を説明す
る。
る。
【００３３】図２には、１ライン目と２ライン目の画素
をまとめて示す。ＩＴＯからなる表示電極２と、上下に
細長い信号配線１１，副走査配線１９，主走査配線１
２，共通配線１８は横方向に隣接する画素間を相互接続
するよう配置している。信号配線と表示電極２とは副走
査配線用ＴＦＴ４と、主走査配線用ＴＦＴ３及び表示電
極接続部２０を介して接続されている。
をまとめて示す。ＩＴＯからなる表示電極２と、上下に
細長い信号配線１１，副走査配線１９，主走査配線１
２，共通配線１８は横方向に隣接する画素間を相互接続
するよう配置している。信号配線と表示電極２とは副走
査配線用ＴＦＴ４と、主走査配線用ＴＦＴ３及び表示電
極接続部２０を介して接続されている。
【００３４】図２中の２つの副走査配線用ＴＦＴ４は、
上側はＮｃｈ，下側はｐｃｈである。こうすることによ
り１本の副走査配線１９の電圧をＨレベル、Ｌレベルを
切り替えることで、図中の上列の画素と、下列の画素と
を選択駆動することができる。２つの副走査配線用ＴＦ
Ｔ４をｎｃｈもしくはｐｃｈのみで構成する場合には各
々独立した２本の副走査配線を設けることにより本発明
の主旨を妨げることなく実現できる。また、付加容量５
は主走査配線用ＴＦＴ３を構成するＳｉ膜とゲート電極
層を電極とし、絶縁層としてゲート絶縁膜を用いて形成
した。
上側はＮｃｈ，下側はｐｃｈである。こうすることによ
り１本の副走査配線１９の電圧をＨレベル、Ｌレベルを
切り替えることで、図中の上列の画素と、下列の画素と
を選択駆動することができる。２つの副走査配線用ＴＦ
Ｔ４をｎｃｈもしくはｐｃｈのみで構成する場合には各
々独立した２本の副走査配線を設けることにより本発明
の主旨を妨げることなく実現できる。また、付加容量５
は主走査配線用ＴＦＴ３を構成するＳｉ膜とゲート電極
層を電極とし、絶縁層としてゲート絶縁膜を用いて形成
した。
【００３５】本画素部を形成するプロセスは、ガラス基
板上に、ＣＭＯＳもしくはｎｃｈ，ｐｃｈのみの薄膜ト
ランジスタと、交差配線が形成可能な２層の金属薄膜配
線が形成できれば実現可能であり、ガラス基板上に他結
晶シリコンを用いたＣＭＯＳ構成の薄膜トランジスタに
より形成可能である。また、前述したように、ｎｃｈの
みのＴＦＴを用いても形成可能であり、逆スタガ構造の
ａ−ＳｉＴＦＴプロセスによっても形成可能である。
板上に、ＣＭＯＳもしくはｎｃｈ，ｐｃｈのみの薄膜ト
ランジスタと、交差配線が形成可能な２層の金属薄膜配
線が形成できれば実現可能であり、ガラス基板上に他結
晶シリコンを用いたＣＭＯＳ構成の薄膜トランジスタに
より形成可能である。また、前述したように、ｎｃｈの
みのＴＦＴを用いても形成可能であり、逆スタガ構造の
ａ−ＳｉＴＦＴプロセスによっても形成可能である。
【００３６】次に、図２中の主要部分であるＡ−Ｂ部及
びＣ−Ｄ部の断面構造を図３及び図４を用いて説明す
る。図３は付加容量と、主走査配線部の断面構造であ
る。付加容量部は、ガラス基板８上に順次、島状Ｓｉ層
３１，ゲート絶縁膜層３２，ゲート電極層３３の積層構
造で容量を形成し、無機層間絶縁膜３４，有機絶縁膜３
５を積層し、表示電極２をＩＴＯにより形成する。主走
査配線１２はガラス基板上にゲート電極層３３を用いて
形成する。
びＣ−Ｄ部の断面構造を図３及び図４を用いて説明す
る。図３は付加容量と、主走査配線部の断面構造であ
る。付加容量部は、ガラス基板８上に順次、島状Ｓｉ層
３１，ゲート絶縁膜層３２，ゲート電極層３３の積層構
造で容量を形成し、無機層間絶縁膜３４，有機絶縁膜３
５を積層し、表示電極２をＩＴＯにより形成する。主走
査配線１２はガラス基板上にゲート電極層３３を用いて
形成する。
【００３７】次に、図４を用いて図２のＣ−Ｄ部分の断
面構造を説明する。信号配線１１はゲート絶縁層から無
機層間絶縁膜３４の上にＡｌ等の金属配線層４０を用い
て形成する。副走査ＴＦＴ４のドレイン部分に接続さ
れ、ソース部分から接続部４１をへて主走査ＴＦＴ３の
ドレイン部に接続する。主走査ＴＦＴのソース部からは
金属配線層４０をへて有機絶縁膜３５の開口部である接
続部１９を介して表示電極２に接続する。
面構造を説明する。信号配線１１はゲート絶縁層から無
機層間絶縁膜３４の上にＡｌ等の金属配線層４０を用い
て形成する。副走査ＴＦＴ４のドレイン部分に接続さ
れ、ソース部分から接続部４１をへて主走査ＴＦＴ３の
ドレイン部に接続する。主走査ＴＦＴのソース部からは
金属配線層４０をへて有機絶縁膜３５の開口部である接
続部１９を介して表示電極２に接続する。
【００３８】次に、図５の画素部分の動作について、駆
動波形を用いて説明する。ＶＧｎは主走査波形ＶＧＳ１
は副走査波形、Ｖｄは信号波形を表す。主走査波形はフ
レーム周期毎に１回のパルスが印加されている。フレー
ム毎に信号波形の極性が反転しており、画素部の液晶を
交流駆動している。図の下半分はフレーム第２期間中の
主走査波形の１パルスの拡大図である。副走査配線には
主走査波形のパルス幅の約１／２の幅の副走査パルスが
繰り返し印加されている。ｎ−１列目の画素では副走査
ＴＦＴはｎｃｈ，ｎ−２列目ではｐｃｈとなっている。
図１の任意のｎ本目の主走査配線に接続されたｎ−１列
目と、ｎ−２列目までの画素を駆動するために、ｎ本目
の主走査配線にＨレベルの選択パルスを印加する。この
期間中はｎ−１列目と、ｎ−２列目の画素の主走査ＴＦ
Ｔがオン状態となる。この期間中に、副走査配線に副走
査パルスを印加すると、Ｈレベルの期間はｎ−１列目の
副走査ＴＦＴがｎｃｈであるので、このとき導通する。
このときｎ−１列目の画素では直列に接続した主走査Ｔ
ＦＴと副走査ＴＦＴがいずれもオン状態となるので信号
配線の信号電圧ｎ１が表示電極に印加される。ｎ−２列
目では副走査ＴＦＴがオフ状態であるので、表示電極電
圧は変化しない。次に、副走査信号がＬレベルになる
と、ｎ−２列目の画素のＴＦＴは２個ともオン状態とな
り、信号配線のｎ２の電圧状態が画素に取り込まれる。
このようにして、主走査線には２列分相当のパルス幅を
同時には１列の画素のみを選択駆動することができる。
走査波形の論理値と、選択する列との関係を図６に示
す。Ｇは主走査配線の論理、Ｇｓは副走査配線の論理で
ある。画素は２列毎に主走査配線に接続されており、
１，３，５列目の奇数列目の画素は副走査ＴＦＴがＮｃ
ｈであり、２，４，６列目の副走査ＴＦＴはｐｃｈを用
いている。そのためＧｓ＝Ｈの場合には奇数列の画素が
選択され、Ｇｓ＝Ｌの場合には遇数列の画素が選択され
る。また、主走査ＴＦＴはすべてｎｃｈであるので、Ｇ
＝Ｈの場合のみ選択される。したがって奇数列ではＧ＝
Ｇｓ＝Ｈ、遇数列ではＧ＝Ｈ，Ｇｓ＝Ｌの場合に画素が
選択される。したがって、図のような論理条件が遷移す
るパルスを印加することにより（ａ）から（ｄ）の順序
で画素列は１列目から順に選択される。
動波形を用いて説明する。ＶＧｎは主走査波形ＶＧＳ１
は副走査波形、Ｖｄは信号波形を表す。主走査波形はフ
レーム周期毎に１回のパルスが印加されている。フレー
ム毎に信号波形の極性が反転しており、画素部の液晶を
交流駆動している。図の下半分はフレーム第２期間中の
主走査波形の１パルスの拡大図である。副走査配線には
主走査波形のパルス幅の約１／２の幅の副走査パルスが
繰り返し印加されている。ｎ−１列目の画素では副走査
ＴＦＴはｎｃｈ，ｎ−２列目ではｐｃｈとなっている。
図１の任意のｎ本目の主走査配線に接続されたｎ−１列
目と、ｎ−２列目までの画素を駆動するために、ｎ本目
の主走査配線にＨレベルの選択パルスを印加する。この
期間中はｎ−１列目と、ｎ−２列目の画素の主走査ＴＦ
Ｔがオン状態となる。この期間中に、副走査配線に副走
査パルスを印加すると、Ｈレベルの期間はｎ−１列目の
副走査ＴＦＴがｎｃｈであるので、このとき導通する。
このときｎ−１列目の画素では直列に接続した主走査Ｔ
ＦＴと副走査ＴＦＴがいずれもオン状態となるので信号
配線の信号電圧ｎ１が表示電極に印加される。ｎ−２列
目では副走査ＴＦＴがオフ状態であるので、表示電極電
圧は変化しない。次に、副走査信号がＬレベルになる
と、ｎ−２列目の画素のＴＦＴは２個ともオン状態とな
り、信号配線のｎ２の電圧状態が画素に取り込まれる。
このようにして、主走査線には２列分相当のパルス幅を
同時には１列の画素のみを選択駆動することができる。
走査波形の論理値と、選択する列との関係を図６に示
す。Ｇは主走査配線の論理、Ｇｓは副走査配線の論理で
ある。画素は２列毎に主走査配線に接続されており、
１，３，５列目の奇数列目の画素は副走査ＴＦＴがＮｃ
ｈであり、２，４，６列目の副走査ＴＦＴはｐｃｈを用
いている。そのためＧｓ＝Ｈの場合には奇数列の画素が
選択され、Ｇｓ＝Ｌの場合には遇数列の画素が選択され
る。また、主走査ＴＦＴはすべてｎｃｈであるので、Ｇ
＝Ｈの場合のみ選択される。したがって奇数列ではＧ＝
Ｇｓ＝Ｈ、遇数列ではＧ＝Ｈ，Ｇｓ＝Ｌの場合に画素が
選択される。したがって、図のような論理条件が遷移す
るパルスを印加することにより（ａ）から（ｄ）の順序
で画素列は１列目から順に選択される。
【００３９】本実施例の表示マトリクスの駆動方式を用
いた液晶表示装置の回路構成を図１３に示す。画素を配
列した表示マトリクスからなる表示部を駆動するための
周辺回路構成が示している。本表示装置を駆動するため
に必要な制御信号は、水平ドットクロック及びこれに同
期したデジタル表示データ，水平方向のスタートタイミ
ングに同期した水平スタートパルスを用いる。また、画
面の垂直方向のタイミングを制御するための、フレーム
スターと信号に同期した走査スタートパルス、及び水平
走査期間と同期した走査クロックにより表示動作を制御
する。
いた液晶表示装置の回路構成を図１３に示す。画素を配
列した表示マトリクスからなる表示部を駆動するための
周辺回路構成が示している。本表示装置を駆動するため
に必要な制御信号は、水平ドットクロック及びこれに同
期したデジタル表示データ，水平方向のスタートタイミ
ングに同期した水平スタートパルスを用いる。また、画
面の垂直方向のタイミングを制御するための、フレーム
スターと信号に同期した走査スタートパルス、及び水平
走査期間と同期した走査クロックにより表示動作を制御
する。
【００４０】図１における主走査回路１０の構成及び動
作を以下に述べる。走査スタートパルスをスターと信
号，タイミング制御回路５０により走査スタートパルス
と同期するようタイミングを調整された走査クロックを
分周回路回路５１により２分周して得られた主走査シフ
トクロクにより多段に接続したシフトレジスタからなる
主走査シフトレジスタを駆動する。各段の出力は主走査
パルス駆動回路４２により出力インピーダンスを下げ、
主走査配線を駆動する。主走査パルス駆動回路は一般的
なレベルシフタ，出力バッファから構成される。
作を以下に述べる。走査スタートパルスをスターと信
号，タイミング制御回路５０により走査スタートパルス
と同期するようタイミングを調整された走査クロックを
分周回路回路５１により２分周して得られた主走査シフ
トクロクにより多段に接続したシフトレジスタからなる
主走査シフトレジスタを駆動する。各段の出力は主走査
パルス駆動回路４２により出力インピーダンスを下げ、
主走査配線を駆動する。主走査パルス駆動回路は一般的
なレベルシフタ，出力バッファから構成される。
【００４１】図１の副走査回路１５はタイミング制御回
路の出力を一般的なレベルシフタ，出力バッファから構
成する副走査パルス駆動回路４８により出力インピーダ
ンスを下げ、副走査配線を駆動する。また、図１の共通
電極電源回路１６は、直流電源回路により構成され、共
通電極の電圧を一定に保つ。
路の出力を一般的なレベルシフタ，出力バッファから構
成する副走査パルス駆動回路４８により出力インピーダ
ンスを下げ、副走査配線を駆動する。また、図１の共通
電極電源回路１６は、直流電源回路により構成され、共
通電極の電圧を一定に保つ。
【００４２】図１の信号回路は、図１３において示すよ
うに、多段のシフトレジスタ回路に直列に接続したシフ
トレジスタ４３，１列分の表示データのをドット毎にサ
ンプリング信号により取り込み、保持動作を行うメモリ
回路からなるデータラッチ４４，１列分のデータを一斉
に記憶可能なメモリ回路からなるラインラッチ４５，デ
ジタルデータを液晶階調電圧に変換するためのＤ−Ａ変
換回路４６，低インピーダンスで高速に信号配線を駆動
する信号側駆動回路４７により構成され、以下のように
動作する。
うに、多段のシフトレジスタ回路に直列に接続したシフ
トレジスタ４３，１列分の表示データのをドット毎にサ
ンプリング信号により取り込み、保持動作を行うメモリ
回路からなるデータラッチ４４，１列分のデータを一斉
に記憶可能なメモリ回路からなるラインラッチ４５，デ
ジタルデータを液晶階調電圧に変換するためのＤ−Ａ変
換回路４６，低インピーダンスで高速に信号配線を駆動
する信号側駆動回路４７により構成され、以下のように
動作する。
【００４３】水平ドットクロックと、水平スタートパル
スにより駆動するシフトレジスタ４３の各段の出力をサ
ンプリング信号として、データラッチ回路はシリアルに
入力される表示データから１列分のデジタル表示データ
を配列，保持する。これをタイミング制御信号として１
行分のデータ入力転送終了時のタイミングで入力される
ラインラッチ信号により１列分のデータをラインラッチ
に転送する。ラインラッチのデータに応動してＤ−Ａ変
換回路では画素ごとの表示データから液晶駆動電圧を発
生させる。信号側駆動回路により出力インピーダンスを
低減させ、信号配線を駆動する。以上のように信号回路
のラインラッチ信号と同期して走査クロックを制御する
ことにより主走査パルス及び副走査パルスを与えること
で所望の表示を得ることができる。
スにより駆動するシフトレジスタ４３の各段の出力をサ
ンプリング信号として、データラッチ回路はシリアルに
入力される表示データから１列分のデジタル表示データ
を配列，保持する。これをタイミング制御信号として１
行分のデータ入力転送終了時のタイミングで入力される
ラインラッチ信号により１列分のデータをラインラッチ
に転送する。ラインラッチのデータに応動してＤ−Ａ変
換回路では画素ごとの表示データから液晶駆動電圧を発
生させる。信号側駆動回路により出力インピーダンスを
低減させ、信号配線を駆動する。以上のように信号回路
のラインラッチ信号と同期して走査クロックを制御する
ことにより主走査パルス及び副走査パルスを与えること
で所望の表示を得ることができる。
【００４４】次に第２の実施例について述べる。
【００４５】図７に画素部の回路構成を示す。図中には
１本の主走査配線１２に４列の画素を接続した構成を示
した。各画素２０は表示電極２１と、共通の信号配線１
１の間にＮｃｈの主走査配線用ＴＦＴ２２，２個の副走
査配線用ＴＦＴ２３を配置し、各々のゲートは、主走査
配線１２，Ｇｓ１，Ｇｓ２の２本の副走査配線と接続さ
れている。また、表示電極２１には付加容量２４の一端
が形成され、他端は共通に接続し、共通電極電源回路１
６に接続されている。
１本の主走査配線１２に４列の画素を接続した構成を示
した。各画素２０は表示電極２１と、共通の信号配線１
１の間にＮｃｈの主走査配線用ＴＦＴ２２，２個の副走
査配線用ＴＦＴ２３を配置し、各々のゲートは、主走査
配線１２，Ｇｓ１，Ｇｓ２の２本の副走査配線と接続さ
れている。また、表示電極２１には付加容量２４の一端
が形成され、他端は共通に接続し、共通電極電源回路１
６に接続されている。
【００４６】各画素に２個配置した副走査配線用ＴＦＴ
２３は、列毎にｎｃｈとｎｃｈ，ｎｃｈとｐｃｈ，ｐｃ
ｈとｎｃｈ，ｐｃｈとｐｃｈの組み合わせを４列毎に繰
り返す。こうすることで２本の副走査信号の論理の組み
合わせにより、４画素から１画素を選択導通することが
でき、主走査配線の論理と副走査の論理を組み合わせる
ことにより全画素のうちの所望の１列を選択し、信号配
線電圧を画素に書き込むことができる。
２３は、列毎にｎｃｈとｎｃｈ，ｎｃｈとｐｃｈ，ｐｃ
ｈとｎｃｈ，ｐｃｈとｐｃｈの組み合わせを４列毎に繰
り返す。こうすることで２本の副走査信号の論理の組み
合わせにより、４画素から１画素を選択導通することが
でき、主走査配線の論理と副走査の論理を組み合わせる
ことにより全画素のうちの所望の１列を選択し、信号配
線電圧を画素に書き込むことができる。
【００４７】この回路の動作について、図８に示す駆動
波形を用いて説明する。ＶＧｎはｎ本目の主走査配線に
印加する走査波形、ＶＧＳ１，ＶＧＳ２はＧＳ１，ＧＳ
２の副走査配線に印加する副走査波形、Ｖｄはｍ本目の
信号配線に印加する信号波形を表わす。主走査波形はフ
レーム周期毎に１回のパルスが印加されている。信号波
形はフレーム毎に極性が反転しており、画素部の液晶を
交流駆動している。図の下半分はフレーム第２期間中の
主走査波形の１パルスの拡大図である。副走査配線ＶＧ
Ｓ１には主走査波形のパルス幅の約１／２の幅、ＶＧＳ
２には主走査波形のパルス幅の１／４幅の副走査パルス
が繰り返し印加されている。主走査配線にＨレベルの選
択パルスを印加することにより、ｐｘｎ１からｐｘｎ４
列目の画素の主走査ＴＦＴがオン状態となる。この期間
中に、２本の副走査配線ＧＳ１，ＧＳ２に互いにＨレベ
ル，Ｌレベルの組み合わせの異なる４通りの副走査パル
スＨ，Ｈ、Ｈ，Ｌ、Ｌ，Ｈ、Ｌ，Ｌの状態を順次印加す
ることにより、Ｐｎｘ１からＰｎｘ４の画素においての
み選択的に副走査ＴＦＴが２個ともオン状態となり信号
電圧Ｖｄは各々の表示電極に選択印加し、所望の画素電
極を駆動することができる。また実際の表字パネルでは
配線抵抗及び配線容量により応答遅延Δtgが発生し、特
に主走査配線は配線長が長くなるので遅延が顕著であ
る。この遅延時間は画素の実効選択時間を低下させるの
で、主走査パルスと副走査パルスの立ち上がりに時間遅
延を設けることにより遅延が発生しても画素を十分に書
き込む時間を確保することができ良好な表示が可能であ
る。また同様の理由により主走査パルス断ち下がり時に
副走査パルスが応答するための時間差を設けても良い。
波形を用いて説明する。ＶＧｎはｎ本目の主走査配線に
印加する走査波形、ＶＧＳ１，ＶＧＳ２はＧＳ１，ＧＳ
２の副走査配線に印加する副走査波形、Ｖｄはｍ本目の
信号配線に印加する信号波形を表わす。主走査波形はフ
レーム周期毎に１回のパルスが印加されている。信号波
形はフレーム毎に極性が反転しており、画素部の液晶を
交流駆動している。図の下半分はフレーム第２期間中の
主走査波形の１パルスの拡大図である。副走査配線ＶＧ
Ｓ１には主走査波形のパルス幅の約１／２の幅、ＶＧＳ
２には主走査波形のパルス幅の１／４幅の副走査パルス
が繰り返し印加されている。主走査配線にＨレベルの選
択パルスを印加することにより、ｐｘｎ１からｐｘｎ４
列目の画素の主走査ＴＦＴがオン状態となる。この期間
中に、２本の副走査配線ＧＳ１，ＧＳ２に互いにＨレベ
ル，Ｌレベルの組み合わせの異なる４通りの副走査パル
スＨ，Ｈ、Ｈ，Ｌ、Ｌ，Ｈ、Ｌ，Ｌの状態を順次印加す
ることにより、Ｐｎｘ１からＰｎｘ４の画素においての
み選択的に副走査ＴＦＴが２個ともオン状態となり信号
電圧Ｖｄは各々の表示電極に選択印加し、所望の画素電
極を駆動することができる。また実際の表字パネルでは
配線抵抗及び配線容量により応答遅延Δtgが発生し、特
に主走査配線は配線長が長くなるので遅延が顕著であ
る。この遅延時間は画素の実効選択時間を低下させるの
で、主走査パルスと副走査パルスの立ち上がりに時間遅
延を設けることにより遅延が発生しても画素を十分に書
き込む時間を確保することができ良好な表示が可能であ
る。また同様の理由により主走査パルス断ち下がり時に
副走査パルスが応答するための時間差を設けても良い。
【００４８】図９〜図１１には画素部のＴＦＴ回路部に
ついての第３の実施例を示す。この実施例では表示電極
と信号配線１１との間には主走査ＴＦＴ２２の主回路が
接続されており、主回路ＴＦＴのゲートには２個の副走
査ＴＦＴの主回路が直列にさ接続されている。このた
め、主走査配線１２の選択パルスは、副走査ＴＦＴのい
ずれもがオン状態にある場合に主走査ＴＦＴをオン状態
に制御し、表示電極と信号配線との接続を制御してい
る。第２の実施例では主走査配線には４画素分の主走査
ＴＦＴが接続されており配線容量を増大させていたが、
本実施例では主走査配線には副走査ＴＦＴの主回路が接
続されており、主走査配線の配線容量を低減することが
可能となり、パネルが大型化して配線抵抗が増大しても
駆動することは可能となる利点がある。また、信号配線
と表示電極との間には主走査ＴＦＴを介して接続してお
り、第２の公知例の場合に主走査ＴＦＴ、２個の副走査
ＴＦＴの合計３個のＴＦＴが直列接続されていた場合に
比べ、画素書き込み時のオン抵抗を低減可能であり、パ
ネルの書き込みが速くなり高速に駆動することができる
ため走査線の多い画素を駆動できる利点がある。
ついての第３の実施例を示す。この実施例では表示電極
と信号配線１１との間には主走査ＴＦＴ２２の主回路が
接続されており、主回路ＴＦＴのゲートには２個の副走
査ＴＦＴの主回路が直列にさ接続されている。このた
め、主走査配線１２の選択パルスは、副走査ＴＦＴのい
ずれもがオン状態にある場合に主走査ＴＦＴをオン状態
に制御し、表示電極と信号配線との接続を制御してい
る。第２の実施例では主走査配線には４画素分の主走査
ＴＦＴが接続されており配線容量を増大させていたが、
本実施例では主走査配線には副走査ＴＦＴの主回路が接
続されており、主走査配線の配線容量を低減することが
可能となり、パネルが大型化して配線抵抗が増大しても
駆動することは可能となる利点がある。また、信号配線
と表示電極との間には主走査ＴＦＴを介して接続してお
り、第２の公知例の場合に主走査ＴＦＴ、２個の副走査
ＴＦＴの合計３個のＴＦＴが直列接続されていた場合に
比べ、画素書き込み時のオン抵抗を低減可能であり、パ
ネルの書き込みが速くなり高速に駆動することができる
ため走査線の多い画素を駆動できる利点がある。
【００４９】次に図１２に示す第４の実施例について説
明する。本実施例では画素内に２個の副走査ＴＦＴと、
２個の主走査ＴＦＴの合計４つのＴＦＴを用いて２本の
副走査信号のＨ，Ｌレベルの組み合わせと、主走査配線
１２にＨレベルが印加されている場合に各々の信号配線
Ｄｍと画素部表示電極ｐｘ１からｐｘ４を選択接続する
ことができる。本実施例では実施例２に比べ副走査配線
に各画素の副走査TFTの主回路を構成するソースもしく
はドレイン端子を接続する構成としており、副走査配線
の容量を低減することができ、主走査配線よりも周期の
短い副走査信号を波形歪み少なく伝達することができる
のでパネルを大型化，高精細化しても良好な表示を得る
ことができる利点がある。また、２個の副走査ＴＦＴ間
に補助容量２４を配置しており、主走査信号がＬレベル
で画素電圧を維持する場合に表示電極電圧を保持して液
晶駆動電圧が変動するのを防止することができる。従来
例の画素と異なり、副走査信号が保持期間中も周期的に
印加されている。副走査信号電圧を効率よく吸収するこ
とができるので２本の副走査信号が印加される副走査Ｔ
ＦＴが共通に接続された図の部位に補助容量を接続する
ことで効率よく副走査信号のノイズを低減する機能もあ
り、表示変動を低減するために有効である。次に第５の
実施例を説明する。本実施例は横ストライプ方式のカラ
ーフィルタ配列方式画素に本発明の駆動方式を適用した
場合である。画素および走査，信号配線の関係を図１８
に示す。１画素は縦方向に赤，緑，青の表示を受け持つ
３つのセルが順に配列されており、セルにはＤｍの信号
配線及び副走査配線Ｇｓが上下方向，左右方向には各セ
ルごとに共通配線、２セル毎に主走査配線Ｇｎが配置し
ている。この画素の回路構成を図１９に示す。画素が縦
に配列された３つのセルから構成されており、２セル毎
に主走査配線Ｇｎ及び共通配線１８が配置されており、
上下方向には副走査配線Ｇｓ，信号配線Ｄｍがセルごと
に配置されている。なお、この画素において、共通電極
配線は各セル間に同一電位を供給するものであるので画
素間を相互に接続すれば良く、上下方向に同一列毎に接
続し、マトリクスの上下方向から引き出しても構わな
い。
明する。本実施例では画素内に２個の副走査ＴＦＴと、
２個の主走査ＴＦＴの合計４つのＴＦＴを用いて２本の
副走査信号のＨ，Ｌレベルの組み合わせと、主走査配線
１２にＨレベルが印加されている場合に各々の信号配線
Ｄｍと画素部表示電極ｐｘ１からｐｘ４を選択接続する
ことができる。本実施例では実施例２に比べ副走査配線
に各画素の副走査TFTの主回路を構成するソースもしく
はドレイン端子を接続する構成としており、副走査配線
の容量を低減することができ、主走査配線よりも周期の
短い副走査信号を波形歪み少なく伝達することができる
のでパネルを大型化，高精細化しても良好な表示を得る
ことができる利点がある。また、２個の副走査ＴＦＴ間
に補助容量２４を配置しており、主走査信号がＬレベル
で画素電圧を維持する場合に表示電極電圧を保持して液
晶駆動電圧が変動するのを防止することができる。従来
例の画素と異なり、副走査信号が保持期間中も周期的に
印加されている。副走査信号電圧を効率よく吸収するこ
とができるので２本の副走査信号が印加される副走査Ｔ
ＦＴが共通に接続された図の部位に補助容量を接続する
ことで効率よく副走査信号のノイズを低減する機能もあ
り、表示変動を低減するために有効である。次に第５の
実施例を説明する。本実施例は横ストライプ方式のカラ
ーフィルタ配列方式画素に本発明の駆動方式を適用した
場合である。画素および走査，信号配線の関係を図１８
に示す。１画素は縦方向に赤，緑，青の表示を受け持つ
３つのセルが順に配列されており、セルにはＤｍの信号
配線及び副走査配線Ｇｓが上下方向，左右方向には各セ
ルごとに共通配線、２セル毎に主走査配線Ｇｎが配置し
ている。この画素の回路構成を図１９に示す。画素が縦
に配列された３つのセルから構成されており、２セル毎
に主走査配線Ｇｎ及び共通配線１８が配置されており、
上下方向には副走査配線Ｇｓ，信号配線Ｄｍがセルごと
に配置されている。なお、この画素において、共通電極
配線は各セル間に同一電位を供給するものであるので画
素間を相互に接続すれば良く、上下方向に同一列毎に接
続し、マトリクスの上下方向から引き出しても構わな
い。
【００５０】このように横ストライプ画素を用い、水平
ｍ画素×垂直ｎ画素のマトリクス駆動に必要な配線本数
を表１に示す。
ｍ画素×垂直ｎ画素のマトリクス駆動に必要な配線本数
を表１に示す。
【００５１】
【表１】
【００５２】比較すると従来技術に比べ副走査配線本数
分だけ引き出し配線本数が多くなっている。本発明の縦
ストライプでは上下方向の配線本数が従来技術の２倍の
本数となっているのに比べ、横ストライプでは共通配線
を上下引き出しでは１.５ 倍、左右引き出しでは従来技
術と同一本数である。また、左右方向の配線本数は縦ス
トライプでは１.５倍であり、横ストライプでは４.５倍
であるが共通電極上下引き出しではたかだか１.５ 倍で
ある。画素セル内の配線本数の増大は相対的に画素の開
口率を低下させる要因となる。特に、縦ストライプのセ
ルでは上下に長い長方形となるので上下方向の配線本数
は開口率が大きく低下するのに対し左右方向の配線本数
増加による開口率の低下は少ない。一方横ストライプの
場合は画素形状が横長であるので開口率は左右方向の配
線本数の増加が少ないほど開口率は低下しない。従来技
術の画素に比べ本発明の縦ストライプ画素は開口率の低
下が著しいのに比べ、横ストライプ方式で共通配線を上
下に引き出すことにより開口率に影響の大きい左右方向
の配線本数の増加を１.５ 倍に抑えることができ、高精
細で開口率の高い画素を得ることができた。
分だけ引き出し配線本数が多くなっている。本発明の縦
ストライプでは上下方向の配線本数が従来技術の２倍の
本数となっているのに比べ、横ストライプでは共通配線
を上下引き出しでは１.５ 倍、左右引き出しでは従来技
術と同一本数である。また、左右方向の配線本数は縦ス
トライプでは１.５倍であり、横ストライプでは４.５倍
であるが共通電極上下引き出しではたかだか１.５ 倍で
ある。画素セル内の配線本数の増大は相対的に画素の開
口率を低下させる要因となる。特に、縦ストライプのセ
ルでは上下に長い長方形となるので上下方向の配線本数
は開口率が大きく低下するのに対し左右方向の配線本数
増加による開口率の低下は少ない。一方横ストライプの
場合は画素形状が横長であるので開口率は左右方向の配
線本数の増加が少ないほど開口率は低下しない。従来技
術の画素に比べ本発明の縦ストライプ画素は開口率の低
下が著しいのに比べ、横ストライプ方式で共通配線を上
下に引き出すことにより開口率に影響の大きい左右方向
の配線本数の増加を１.５ 倍に抑えることができ、高精
細で開口率の高い画素を得ることができた。
【００５３】図１６は以上説明した表示装置の外観であ
る。多数の画素をマトリクス配置した表示領域５１と、
マトリクスから引き出した主走査配線，副走査配線，共
通配線，信号配線が接続された、主走査回路１０，副走
査回路１５，共通電極電源回路１６，信号回路９が配置
され、外部とは配線５６を介して電源，表示データ，信
号が入力されている。詳細に説明すると、本発明の大き
な効果である、高精細化したパネルにおいては表示部が
高密度であるのでマトリクス配線の回路との接続ピッチ
が微細になるため、駆動回路はポリシリコンを用いてガ
ラス基板５５上に集積することにより高精細で、高密度
の表示が実現可能である。
る。多数の画素をマトリクス配置した表示領域５１と、
マトリクスから引き出した主走査配線，副走査配線，共
通配線，信号配線が接続された、主走査回路１０，副走
査回路１５，共通電極電源回路１６，信号回路９が配置
され、外部とは配線５６を介して電源，表示データ，信
号が入力されている。詳細に説明すると、本発明の大き
な効果である、高精細化したパネルにおいては表示部が
高密度であるのでマトリクス配線の回路との接続ピッチ
が微細になるため、駆動回路はポリシリコンを用いてガ
ラス基板５５上に集積することにより高精細で、高密度
の表示が実現可能である。
【００５４】また、基板サイズが大きく、画素が大きい
場合では、駆動回路をＬＳＩに集積し、異方性導電膜な
どを用いて接続して形成しても良い。
場合では、駆動回路をＬＳＩに集積し、異方性導電膜な
どを用いて接続して形成しても良い。
【００５５】図１４には以上に説明した液晶表示装置を
用いたパーソナルコンピュータの外観図を示す。従来技
術を用いた表示装置よりも画像が高精細であるので同等
のパネルサイズを用いて、画素数を大幅に増大させるこ
とができるので写真並みの高精細なグラフィックス表示
が可能である。また周辺駆動部をガラス基板に集積化し
たので表示部分の周囲幅を狭め、また、部品点数も少な
く、軽量な表示装置が実現できるので、コンパクトで軽
量な携帯型コンピュータを提供することができる。
用いたパーソナルコンピュータの外観図を示す。従来技
術を用いた表示装置よりも画像が高精細であるので同等
のパネルサイズを用いて、画素数を大幅に増大させるこ
とができるので写真並みの高精細なグラフィックス表示
が可能である。また周辺駆動部をガラス基板に集積化し
たので表示部分の周囲幅を狭め、また、部品点数も少な
く、軽量な表示装置が実現できるので、コンパクトで軽
量な携帯型コンピュータを提供することができる。
【００５６】以上のように、本発明によれば、主走査配
線に印加する主走査パルス幅を広げて配線遅延の大きい
主走査配線の選択時間を拡張することができたので、表
示品質を損なうことなくまたフリッカが発生することな
く、均一で良好な表示特性を得ることができた。
線に印加する主走査パルス幅を広げて配線遅延の大きい
主走査配線の選択時間を拡張することができたので、表
示品質を損なうことなくまたフリッカが発生することな
く、均一で良好な表示特性を得ることができた。
【００５７】また、上記の効果に加え、信号配線の本数
を１行につき２本に増加させることにより信号配線の書
き込み時間を増大させることができたので、表示階調精
度も向上し、さらに良好な表示品質の映像を提供するこ
とができた。
を１行につき２本に増加させることにより信号配線の書
き込み時間を増大させることができたので、表示階調精
度も向上し、さらに良好な表示品質の映像を提供するこ
とができた。
【００５８】また、画素を横ストライプとし、共通配線
を上下方向に引き出すことで開口率が高く、消費電力を
低減可能な表示装置を得ることができた。
を上下方向に引き出すことで開口率が高く、消費電力を
低減可能な表示装置を得ることができた。
【００５９】
【発明の効果】本発明により、高品位の表示が可能な液
晶種表示装置を提供することができる。
晶種表示装置を提供することができる。
【図１】本発明の概略構成を示す図である。
【図２】画素部平面を示す図である。
【図３】画素容量部断面図を示す図である。
【図４】ＴＦＴ表示電極接合部断面図である。
【図５】各部駆動波形を示す図である。
【図６】選択状態説明図を示す図である。
【図７】第２実施例の画素回路を示す図である。
【図８】第２実施例の各部駆動波形を示す図である。
【図９】第３実施例の画素回路を示す図である。
【図１０】第３実施例の画素回路を示す図である。
【図１１】第３実施例の画素回路を示す図である。
【図１２】第４実施例の画素回路を示す図である。
【図１３】液晶表示装置のブロック構成を示す図であ
る。
る。
【図１４】液晶表示装置の応用機器構成図を示す図であ
る。
る。
【図１５】画素部平面を示す図である。
【図１６】本発明の実施例の概略外観図を示す図であ
る。
る。
【図１７】従来技術による液晶表示装置の概略構成を示
す図である。
す図である。
【図１８】横ストライプ画素マトリクスの概略構成を示
す図である。
す図である。
【図１９】横ストライプ画素の回路概略構成を示す図で
ある。
ある。
１…画素、２…表示電極、３…主走査配線用ＴＦＴ、４
…副走査配線用ＴＦＴ、５…付加容量、６，７…表示領
域、８…ガラス基板、９…信号回路、１０…主走査回
路、１１…信号配線、１２…主走査配線、１３…制御回
路、１４…配線、１５…副走査回路、１６…共通電極電
源回路、１７…対向電極、１８…共通配線、１９…副走
査配線、２０…接続部、３１…島状Ｓｉ層、３２…ゲー
ト絶縁膜層、３３…ゲート電極層、３４…無機層間絶縁
膜、３５…有機絶縁膜、４０…金属配線層、４１…接続
部、Ｇｓ…副走査配線、Ｇｍ…主走査配線、Ｄｍ…信号
配線。
…副走査配線用ＴＦＴ、５…付加容量、６，７…表示領
域、８…ガラス基板、９…信号回路、１０…主走査回
路、１１…信号配線、１２…主走査配線、１３…制御回
路、１４…配線、１５…副走査回路、１６…共通電極電
源回路、１７…対向電極、１８…共通配線、１９…副走
査配線、２０…接続部、３１…島状Ｓｉ層、３２…ゲー
ト絶縁膜層、３３…ゲート電極層、３４…無機層間絶縁
膜、３５…有機絶縁膜、４０…金属配線層、４１…接続
部、Ｇｓ…副走査配線、Ｇｍ…主走査配線、Ｄｍ…信号
配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 青野 義則 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 2H092 JA25 JB22 JB31 JB44 NA01 PA06 2H093 NA16 NA43 NC34 NC35 NC40 ND04 ND36 ND52 5C006 AA16 AC28 AF42 AF44 AF83 BB16 BC06 BC20 BF03 BF04 BF05 BF11 BF23 BF46 FA14 FA23 FA41 FA47 FA54 5C080 AA10 BB05 DD03 DD06 DD08 DD22 DD26 EE29 FF11 JJ02 JJ03 JJ04 JJ06 5F110 AA30 BB01 BB02 BB04 CC07 DD02 HL07
Claims (6)
- 【請求項１】複数の主走査配線と、該複数の主走査配線
に交差して配置された信号配線と、該複数の信号配線に
そって１本以上配置した副走査配線とを有する表示マト
リクスと、前記主走査配線および信号配線で区切られた
領域に、列方向に複数個画素を配置し、該複数の画素
は、主回路を直列に接続した複数の画素ＴＦＴ素子と、
表示電極とを有し、前記主回路の一端は対応する画素内
の表示電極と接続され、他端は信号配線と接続され、 複数の画素ＴＦＴのゲート電極は、少なくとも１つは主
走査配線と接続され、残りは行方向に同一の副走査配線
と接続され、前記主走査配線を順次選択駆動する主走査
回路及び副走査配線を駆動する副走査回路、前記信号配
線に主走査及び副走査信号に同期して映像信号を供給す
る信号回路、多数の表示電極と対峙し、液晶を挟持して
配置した対向電極に電圧を印加する対向基板電源回路と
を有し、画素内部に２個のＴＦＴを主回路を直列接続し
て信号配線と、表示電極に接続して用い、２つのＴＦＴ
のゲート電極のうち一方を列方向に２画素毎に１本設け
た主走査配線に接続し、他方を信号配線１本に１本設け
た副走査配線に接続して、主走査配線にはこれにより２
列毎に設けた１本の主走査配線と、１本の副走査配線に
より主走査配線には１列選択時間の２倍の広い走査パル
スで駆動し、主走査信号及び副走査信号にしたがって１
列の画素を選択駆動することを特徴とする液晶表示装
置。 - 【請求項２】請求項１の画素において、画素内部に３個
のＴＦＴを主回路を直列接続して信号配線と、表示電極
に接続して用いる。主走査配線は画素４列に１本の関係
で設け、画素ＴＦＴの極性をＮｃｈ−Ｎｃｈ−Ｎｃｈ，
Ｎｃｈ−Ｎｃｈ−Ｐｃｈ，Ｎｃｈ−Ｐｃｈ−Ｎｃｈ，Ｎ
ｃｈ−Ｐｃｈ−Ｐｃｈの配置を繰り返し用い、３つのＴ
ＦＴのゲート電極のうち１番目のＮｃｈの素子は共通し
て主走査配線と接続し、残りの２個のＴＦＴについては
２番目同士，３番目同士を共通接続し、各々２本の副走
査配線と接続することを特徴とする液晶表示装置。 - 【請求項３】信号回路と、走査回路により表示部のスイ
ッチング素子を駆動する液晶表示装置において、 前記走査回路は、前記信号回路から延びる信号線の配線
方向と交差する方向に配線された主走査配線の制御を行
う主走査回路と、前記信号回路から延びる信号線の配線
方向と同方向に配線された副走査配線の制御を行う副走
査回路を有する液晶表示装置。 - 【請求項４】前記主走査配線と、前記信号線で囲まれる
領域にて２画素部を形成し、該２画素部のそれぞれには
２つのＴＦＴを有する請求項３の液晶表示装置。 - 【請求項５】前記２つのＴＦＴの一方は、主走査回路用
ＴＦＴであり、もう一方を副走査回路用ＴＦＴとした請
求項４の液晶表示装置。 - 【請求項６】前記主走査回路用ＴＦＴのゲート電極を主
走査配線に、前記副走査回路用TFTのゲート電極を副走
査配線に接続した請求項５の液晶表示装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29058499A JP3622592B2 (ja) | 1999-10-13 | 1999-10-13 | 液晶表示装置 |
| US09/686,947 US6727875B1 (en) | 1999-10-13 | 2000-10-12 | High-definition liquid crystal display including sub scan circuit which separately controls plural pixels connected to the same main scan wiring line and the same sub scan wiring line |
| TW089121343A TW527501B (en) | 1999-10-13 | 2000-10-12 | High-definition liquid crystal display |
| KR10-2000-0060192A KR100468562B1 (ko) | 1999-10-13 | 2000-10-13 | 고선명 액정 표시 장치 |
| US10/721,428 US20040135756A1 (en) | 1999-10-13 | 2003-11-26 | High-definition liquid crystal display including sub scan circuit which separately controls plural pixels connected to the same main scan wiring line and the same sub scan wiring line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29058499A JP3622592B2 (ja) | 1999-10-13 | 1999-10-13 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001108965A true JP2001108965A (ja) | 2001-04-20 |
| JP3622592B2 JP3622592B2 (ja) | 2005-02-23 |
Family
ID=17757920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6727875B1 (ja) |
| JP (1) | JP3622592B2 (ja) |
| KR (1) | KR100468562B1 (ja) |
| TW (1) | TW527501B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007178811A (ja) * | 2005-12-28 | 2007-07-12 | Tpo Hong Kong Holding Ltd | 液晶表示装置およびその制御方法 |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040135756A1 (en) | 2004-07-15 |
| US6727875B1 (en) | 2004-04-27 |
| TW527501B (en) | 2003-04-11 |
| KR20010051005A (ko) | 2001-06-25 |
| KR100468562B1 (ko) | 2005-01-29 |
| JP3622592B2 (ja) | 2005-02-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040830 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041102 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| LAPS | Cancellation because of no payment of annual fees |