JP2010127829A - 集積回路装置及び電子機器 - Google Patents

Abstract

【課題】 簡易な構造を有する異常検知可能な集積回路装置等を提供する。
【解決手段】 集積回路装置１０は、異常を検出する少なくとも１つの検出回路３６と、制御データを保持する複数の制御保持回路３０と、を含む。前記少なくとも１つの検出回路３６は、基準データを保持する基準保持回路３７と、前記基準データと実質的に等しい等価データを保持する等価保持回路３８と、前記基準データと前記等価データとを比較する比較回路３９とを有する。前記少なくとも１つの検出回路３６は、前記比較回路３９の比較結果に基づき、前記基準データが異常であるか否かを表す検出信号を生成する。前記基準データが異常である場合、前記少なくとも１つの検出回路３６は、前記検出信号として異常信号を出力する。前記基準保持回路３７に保持される前記基準データは、前記比較回路３９の比較動作のみに使用される。
【選択図】 図２

Description

本発明は、集積回路装置及び電子機器等に関する。

電子機器としての電気光学装置は、制御レジスタ回路を有する表示ドライバを含むことができる（例えば、特許文献１、特許文献２）。例えば、特許文献３において、複数のレジスタ回路４２、４３（広義には、制御レジスタ４０）を有する制御装置全体が、メイン制御ユニット及びサブ制御ユニットとして二重化されている。

特開２００５−１８２０８０号公報 特開２００５−１９５７４６号公報 特開平０６−２７４３６１号公報

本発明の幾つかの態様によれば、簡易な構造を有する異常検知可能な集積回路装置及び電子機器を提供できる。

以下に、本発明に従う複数の態様を例示する。以下に例示される複数の態様は、本発明を容易に理解するために用いられている。したがって、当業者は、本発明が、以下に例示される複数の態様によって不当に限定されないことを留意すべきである。

本発明の一態様は、集積回路装置であって、
異常を検出する少なくとも１つの検出回路と、
制御データを保持する複数の制御保持回路と、
を含み、
前記少なくとも１つの検出回路は、基準データを保持する基準保持回路と、前記基準データと実質的に等しい等価データを保持する等価保持回路と、前記基準データと前記等価データとを比較する比較回路とを有し、
前記少なくとも１つの検出回路は、前記比較回路の比較結果に基づき、前記基準データが異常であるか否かを表す検出信号を生成し、
前記基準データが異常である場合、前記少なくとも１つの検出回路は、前記検出信号として異常信号を出力し、
前記基準保持回路に保持される前記基準データは、前記比較回路の比較動作のみに使用される、集積回路装置に関係する。

本発明の一態様は、集積回路装置であって、
異常を検出する少なくとも１つの検出回路と、
制御データを保持する複数の制御保持回路と、
を含み、
前記少なくとも１つの検出回路は、基準データを保持する基準保持回路と、前記基準データと実質的に等しい等価データを保持する等価保持回路と、前記基準データと前記等価データとを比較する比較回路とを有し、
前記少なくとも１つの検出回路は、前記比較回路の比較結果に基づき、前記基準データが異常であるか否かを表す検出信号を生成し、
前記基準データが異常である場合、前記少なくとも１つの検出回路は、前記検出信号として異常信号を出力し、
前記基準保持回路は、前記複数の制御保持回路の何れの制御保持回路全体ではない、集積回路装置に関係してもよい。

少なくとも１つの検出回路の基準保持回路に保持される基準データは、比較回路の比較動作のみに使用される。或いは、少なくとも１つの検出回路の基準保持回路は、複数の制御保持回路の何れの制御保持回路全体ではない。言い換えれば、検出回路の基準保持回路は、各制御保持回路と独立している。従って、検出回路の基準保持回路のデータ容量は、各制御保持回路のデータ容量と比べて簡素化できる。また、１つの検出回路で、複数の保持回路の異常を推定することができる。このように、集積回路装置は、簡易な構造を有することが可能である。

また本発明の一態様では、前記基準データは、１ビットであってもよく、
前記等価データは、１ビットであってもよい。

制御データが、例えば８ビットである場合、制御データ全体と独立する基準データ及び等価データは、８ビットである必要はない。基準データ及び等価データは、最小単位で構成され、集積回路装置は、簡易な構造を有することが可能である。

また本発明の一態様では、前記基準データは、１ビットであってもよく、
前記等価データは、前記基準データを反転して得られる１ビットの反転データであってもよく、
前記少なくとも１つの検出回路は、前記等価保持回路に保持される前記反転データが、前記基準保持回路に保持される前記基準データの反転であるか否かを確認し、前記反転データが前記基準データの反転でない場合、前記検出信号として異常信号を出力してもよい。

基準データ及び等価データが、それぞれ例えばＨ（１）及びＬ（０）を示す場合、ＬをＨに変化させるノイズにより、検出回路は、異常を検出できる。仮に、等価データが基準データの反転でない第２の検出回路内の基準データ及び等価データが、それぞれ例えばＬ（０）及びＬ（０）を示す場合、ＬをＨに変化させるノイズにより、基準データ及び等価データが、それぞれＨ（１）及びＨ（１）を示す第２の検出回路は、異常を検出できない。このように、等価データが基準データの反転である場合、集積回路装置は、異常を検出し易い。

また本発明の一態様では、前記集積回路は、第１〜第Ｎ（Ｎは、２以上の整数）の分割領域に仮想的に分割されてもよく、
前記少なくとも１つの検出回路は、前記第１〜第Ｎの分割領域の各々に少なくとも１つの検出回路が配置される少なくともＮ個の検出回路であってもよい。

Ｎ個の検出回路が分散しているので、集積回路装置は、異常を検出し易い。

また本発明の一態様では、前記複数の制御保持回路は、前記第１〜第Ｎの分割領域の各々に少なくとも１つの制御保持回路が配置される少なくともＮ個の制御保持回路であってもよい。

所与の分割領域の検出回路で、所与の分割領域の保持回路と他の分割領域の保持回路の異常を推定することができる。また、所与の分割領域において、１つの検出回路で、複数の保持回路の異常を推定してもよい。

また本発明の一態様では、Ｎは、３以上の整数であってもよく、
前記少なくともＮ個の検出回路の３つの検出回路、又は前記第１〜第Ｎの分割領域の３つの分割領域は、等間隔に配置されてもよい。

Ｎ個の検出回路が均一に分散しているので、集積回路装置は、効率的に異常を検出し易い。

また本発明の一態様では、Ｎは、４以上の整数であってもよく、
前記少なくともＮ個の検出回路の４つの検出回路、又は前記第１〜第Ｎの分割領域の４つの分割領域は、マトリックス状に配置されてもよい。

Ｎ個の検出回路が均一に分散しているので、集積回路装置は、効率的に異常を検出し易い。

また本発明の一態様では、前記複数の制御保持回路は、前記少なくともＮ個の検出回路の外縁の内側に配置されてもよい。

複数の制御保持回路をまとめて配置することで、集積回路装置は、効率的に異常を検出し易い。

また本発明の一態様では、集積回路装置は、前記少なくともＮ個の検出回路の検出信号のすべてを入力する論理和回路を、
さらに含んでもよい。

Ｎ個の検出回路の何れか１つの検出回路で、複数の保持回路のすべての異常を推定することができる。

また本発明の一態様では、集積回路装置は、前記少なくともＮ個の検出回路の検出信号の各々に基づきアドレス信号を生成するアドレス生成回路を、
さらに含んでもよい。

Ｎ個の検出回路の何れか１つの検出回路で、複数の保持回路の所与の保持回路の異常を推定することができる。

また本発明の一態様では、前記少なくとも１つの検出回路は、第１〜第Ｘ（Ｘは、２以上の整数）の行の各々にＹ（Ｙは、２以上の整数）個の検出回路が配置され、その結果、第１〜第Ｙの列の各々にＸ個の検出回路が配置される第１〜第Ｎ（Ｎは、Ｘ×Ｙ）の検出回路であり、
集積回路装置は、
第１〜第Ｘの行の対応する１つの行に配置されるＹ個の検出回路の検出信号のすべてを入力する第１〜第Ｘの行論理和回路と、
第１〜第Ｙの列の対応する１つの列に配置されるＸ個の検出回路の検出信号のすべてを入力する第１〜第Ｙの列論理和回路と、
前記第１〜第Ｘの行論理和回路の論理和演算結果及び前記第１〜第Ｙの列論理和回路の論理和演算結果に基づきアドレス信号を生成するアドレス生成回路と、
をさらに含んでもよい。

Ｎ個の検出回路が分散しているので、集積回路装置は、異常を検出し易い。また、Ｎ個の検出回路の何れか１つの検出回路で、複数の保持回路の所与の保持回路の異常を推定することができる。

また本発明の一態様では、前記第１〜第Ｘの行論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表し、且つ前記第１〜第Ｙの列論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表す場合、前記アドレス信号は、前記第１〜第Ｎの検出回路の１つの検出回路のみを特定してもよい。

異常信号を出力する検出回路の場所を正確に把握することができる。

また本発明の一態様では、前記少なくとも１つの検出回路は、ゲートアレイ又はスタンダートセルで実現されてもよい。

少なくとも１つの検出回路を容易に作成することができる。

また本発明の他の態様は、上記の何れかに記載の前記集積回路装置を含む電子機器に関係する。

以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．電気光学装置
図１に、本実施形態の電気光学装置の構成例を示す。電気光学装置（広義には、電子機器）は、例えば、図１に示される表示ドライバ１０（広義には、集積回路装置）と電気光学パネル５１２と処置装置１３０とを含む。電気光学装置は、表示ドライバ１０の外部に位置する外部不揮発性メモリ１３４を含んでもよい。外部不揮発性メモリ１３４は、表示ドライバ１０の内部に含まれる内部不揮発性メモリであってもよい。電気光学パネル５１２は、表示ドライバ１０により駆動される。電気光学装置の範囲は、例えば、車載用表示ユニットを含む。なお、表示ドライバ１０は、図１に示される複数の回路の一部を省略してもよい。また、表示ドライバ１０（集積回路装置）は、図１に示されない回路を含んでもよい。さらに、表示ドライバ１０（集積回路装置）内の各回路は、複数の機能の一部を省略してもよく、他の機能を含んでもよい。表示ドライバ１０（集積回路装置）、処置装置１３０、及び外部不揮発性メモリ１３４の一部又は全部を、電気光学パネル５１２の上に形成してもよい。

図１において、電気光学パネル５１２は、複数のデータ線（ソース線）と、複数の走査線（ゲート線）と、各画素が複数のデータ線の何れかのデータ線及び複数の走査線の何れかの走査線により特定される複数の画素とを有する。そして各画素領域における電気光学素子（例えば、液晶素子）の光学特性を変化させることで、表示動作を実現する。図１において、１×２画素が示されているが、複数の画素の数は、２に限定されるものではない。電気光学パネル５１２は、例えば３２０×３２０画素を有する。また、電気光学パネル５１２は、ＴＦＴ（Thin Film Transistor）、ＴＦＤ（Thin Film Diode）などのスイッチング素子を用いたアクティブマトリクス方式のパネルにより構成できる。なお、電気光学パネル５１２は、アクティブマトリクス方式以外のパネル（例えば、単純マトリックス方式のパネル）であってもよいし、液晶パネル以外のパネル（例えば、有機ＥＬ（Electro Luminescence）パネル）であってもよい。

より具体的には、液晶パネルは、例えばガラス基板からなるパネル基板上に形成される。パネル基板には、複数の走査線と、複数のデータ線とが配置されている。複数の走査線の何れかの走査線と複数のデータ線の何れかのデータ線との交差点に対応する位置に画素が設けられている。各画素は、例えばアモルファスＳｉ−ＴＦＴからなるスイッチング素子と、画素電極とを有する。

ＴＦＴのゲート電極は、複数の走査線の何れかの走査線に接続される。ＴＦＴのソース電極は、複数のデータ線の何れかのデータ線に接続される。ＴＦＴのドレイン電極は、複数の画素電極の何れかの画素電極に接続される。画素電極と、該画素電極と液晶素子（広義には電気光学物質）を介して対向する対向電極（コモン電極）との間には、液晶容量（広義には素子容量）が形成されている。なお、液晶容量と並列に、保持容量を形成するようにしても良い。液晶パネルでは、画素電極と対向電極との間の電圧に応じて、画素の透過率が変化するようになっている。対向電極に供給される対向電極電圧ＶＣＯＭは、電源回路５９０により生成される。このような液晶パネルは、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。素子容量の範囲は、液晶素子に形成される液晶容量や、無機ＥＬ素子等のＥＬ素子に形成される容量を含む。

記憶回路５２２（例えば、ＲＡＭ（Random Access Memory））は、画像データを記憶する。記憶回路５２２は、複数のメモリセルを含み、少なくとも１フレーム（１画面）分の画像データ（表示データ）を記憶する。電気光学パネル５１２が３２０×３２０画素を有する場合、記憶回路５２２の記憶容量は、例えば、３２０×３２０×４ビットである。この場合、記憶回路５２２は、１フレーム分の４ビット（１６階調）の画像データを記憶したり、２フレーム分の２ビット（４階調）の画像データを記憶したり、４フレーム分の１ビット（２階調）の画像データを記憶することができる。記憶回路５２２の記憶容量は、３２０×３２０×４ビットよりも大きくてもよく、記憶回路５２２は、複数フレーム分の４ビット（１６階調）の画像データを記憶してもよい。記憶回路５２２に記憶される画像データは、例えば、書き込み回路５２６及び読み出し回路５２４によって、書き込まれたり、読み出されたりする。

書き込み回路５２６は、処理装置１３０からの画像データを記憶回路５２２に書き込むが、書き込み回路５２６は、記憶回路５２２からの画像データを処理装置１３０に読み出す機能も有する書き込み／読み出し回路５２６であってもよい。読み出し回路５２４は、記憶回路５２２からの画像データをデータドライバ回路５５０に読み出す。書き込み回路５２６（書き込み／読み出し回路５２６）は、例えば、ページアドレスを制御するページアドレス制御回路とカラムアドレスを制御するカラムアドレス制御回路を有する。書き込み回路５２６（書き込み／読み出し回路５２６）は、画像データを一時的に記憶するバッファ回路を有してもよい。読み出し回路５２４は、例えば、ラインアドレスを制御するラインアドレス制御回路（及び必要に応じてカラムアドレスを制御するカラムアドレス制御回路）を有する。読み出し回路５２４は、画像データを一時的に保持するラッチ回路を有してもよい。

制御ロジック回路５４２は、各種制御信号や各種制御データを生成したり、表示ドライバ１０全体の制御を行う。制御ロジック回路５４２は、例えばゲートアレイ（Ｇ／Ａ）などの自動配置配線により形成できる。また、制御ロジック回路５４２は、パラメータデータやコマンドデータを保持する。また、制御ロジック回路５４２は、階調電圧生成回路６１０（広義には、階調信号生成回路）に対して、階調特性（γ特性）を調整するための階調調整データ（γ補正データ）を出力したり、電源回路５９０に対して、各種の電圧を調整するための電圧設定データを出力する。また、制御ロジック回路５４２は、表示ドライバ１０に接続される外部の不揮発性メモリ１３４（例えば、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM））に対してアクセス制御を行う。また、制御ロジック回路５４２は、処理装置１３０（例えば、ＭＰＵ（Micro Processing Unit））との間で、信号やデータを送受信する。なお、制御ロジック回路５４２は、処理装置１３０から基準クロックを受け取ってもよく、表示ドライバ１０は、基準クロックを生成する発振回路を含んでもよい。制御ロジック回路５４２は、処理装置１３０から垂直同期信号や水平同期信号を受け取ってもよく、表示ドライバ１０は、垂直同期信号や水平同期信号を生成する回路を含んでもよい。

表示タイミング制御回路５４４は、表示タイミングの制御信号を生成し、処理装置１３０から記憶回路５２２への画像データの書き込みタイミングを制御したり、記憶回路５２２からデータドライバ回路５５０への画像データの読み出しタイミングを制御する。また、表示タイミング制御回路５４４は、電気光学物質の印加電圧（広義には印加信号）の極性が反転するタイミングを指定する極性反転信号ＰＯＬを生成し、データドライバ回路５５０、電源回路５９０、及び階調電圧生成回路６１０に送る。

システムインターフェース回路５４８は、処理装置１３０から表示ドライバ１０への信号やデータを受け取り、表示ドライバ１０から処理装置１３０への信号やデータを送り出すインターフェースを実現する。システムインターフェース回路５４８は、処理装置１３０と記憶回路５２２との間の画像データの通信に、画像データを一時的に保持するバスホルダ回路を使用してもよい。システムインターフェース回路５４８は、パラレルインターフェース回路でもよく、シリアルインターフェース回路でもよく、パラレル／シリアルインターフェース回路でもよい。パラレルインターフェース回路５４８は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱う。シリアルインターフェース回路は、例えば、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。パラレル／シリアルインターフェース回路は、例えば、シリアル／パラレル選択信号ＩＦ、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、８ビットのデータＤ７〜Ｄ０、シリアルクロック信号ＳＣＬ、及びシリアルデータＳＤを取り扱う。

シリアル／パラレル選択信号ＩＦの「Ｈ（Ｈｉｇｈレベル）」及び「Ｌ（Ｌｏｗレベル）」はそれぞれ、例えば、シリアル通信モード及びパラレル通信モードを示す。反転チップセレクト信号ＸＣＳの「Ｌ」は、例えば、処理装置１３０と表示ドライバ１０との間の通信の許可を示す。コマンド／データの識別信号Ａ０の「Ｈ」及び「Ｌ」はそれぞれ、例えば、画像データ又はパラメータデータの通信モード及びコマンドデータの通信モードを示す。パラレル通信モードにおける反転リード信号ＸＲＤの「Ｌ」は、例えば、表示ドライバ１０から処理装置１３０へのデータの読み出しを示す。パラレル通信モードにおける反転ライト信号ＸＷＲの「Ｌ」は、例えば、処理装置１３０から表示ドライバ１０へのデータの書き込みを示す。パラレル通信モードにおける８ビットのデータＤ７〜Ｄ０は、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。シリアル通信モードにおけるシリアルクロック信号ＳＣＬは、処理装置１３０と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアルデータＳＤは、例えば、画像データ、パラメータデータ、又はコマンドデータを示す。

データドライバ回路５５０は、電気光学パネル５１２の複数のデータ線を駆動するためのデータ信号（データ線用の駆動信号）を生成する回路である。具体的にはデータドライバ回路５５０は、記憶回路５２２から画像データ（階調データ）を受け、階調電圧生成回路６１０から複数（例えば１６段階、４段階、２段階など）の階調電圧（基準電圧）（広義には、階調信号）を受ける。そして、データドライバ回路５５０は、複数の階調電圧の中から、画像データに対応する階調電圧を選択する。選択された階調電圧は、データ信号として、電気光学パネル５１２の複数のデータ線のうちの対応するデータ線に出力される。

データドライバ回路５５０は、電気光学物質の劣化を防止するために、電気光学物質の印加電圧（広義には印加信号）の極性を反転させる極性反転駆動を採用することができる。極性反転駆動は、１垂直走査期間単位で極性反転を行うフレーム反転駆動、１水平走査期間単位で極性反転を行うライン反転駆動、及び、１画素単位で極性反転を行うドット反転駆動をライン反転駆動に組み合わせた極性反転駆動などを有する。データドライバ回路５５０が極性反転駆動を採用する場合、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）に対応する階調電圧を選択する。具体的には、データドライバ回路５５０は、極性反転信号ＰＯＬに同期して、画像データ（階調データ）の各ビットを反転して、反転画像データ（反転階調データ）を生成する。データドライバ回路５５０は、極性反転信号ＰＯＬに基づき、複数の階調電圧の中から、画像データ又は反転画像データに対応する階調電圧を選択する。

走査ドライバ回路５７０は、電気光学パネル５１２の複数の走査線を駆動するための走査信号（走査線用の駆動信号）を生成する回路である。具体的には、内蔵するシフトレジスタにおいてスタートパルス信号を順次シフトし、このシフトされたスタートパルス信号をレベル変換する。レベル変換された信号は、走査信号（走査電圧）として、電気光学パネル５１２の複数の走査線うちの対応する走査線に出力される。なお走査ドライバ５７０に、走査アドレス生成回路やアドレスデコーダを含ませ、走査アドレス生成回路が走査アドレスを生成して出力し、アドレスデコーダが走査アドレスのデコード処理を行うことで、走査信号を生成してもよい。

電源回路５９０は、各種の電圧（広義には電源信号）を生成する回路である。電源回路５９０は、入力電源電圧や内部電源電圧を、昇圧用キャパシタや昇圧用トランジスタを用いてチャージポンプ方式で昇圧し、昇圧電圧を生成する。昇圧電圧に基づき、走査ドライバ回路５７０や階調電圧生成回路６１０が使用する高電圧を生成できる。また電源回路５９０は、昇圧電圧のレベル調整を行う。また電源回路５９０は、電気光学パネル５１２の対向電極に供給する対向電極電圧ＶＣＯＭも生成する。

階調電圧生成回路（γ補正回路）６１０は、複数の階調電圧を生成する回路である。具体的には、階調電圧生成回路６１０は、電源回路５９０で生成された高電圧の電源電圧ＶＤＤＨ、ＶＳＳＨに基づいて、選択用電圧ＶＳ１〜ＶＳ６４（広義にはＲ個の選択用電圧）を出力する。階調電圧生成回路６１０は、直列に接続された複数の抵抗素子を有するラダー抵抗回路を含む。そしてＶＤＤＨ、ＶＳＳＨを、このラダー抵抗回路により分割した電圧を、選択用電圧ＶＳ１〜ＶＳ６４として出力する。階調電圧生成回路６１０は、制御ロジック回路５４２からの階調特性の調整データに基づいて、選択用電圧ＶＳ１〜ＶＳ６４の中から、例えば１６階調の場合には１６個（広義にはＳ個。Ｒ＞Ｓ）の電圧を選択して、階調電圧Ｖ１〜Ｖ１６として出力する。このようにすれば電気光学パネルに応じた最適な階調特性（γ補正特性）の階調電圧を生成できる。なお、極性反転駆動の場合には、階調電圧生成回路６１０は、正極性用のラダー抵抗回路と負極性用のラダー抵抗回路を含んでもよい。すなわち、階調電圧生成回路６１０は、極性反転信号ＰＯＬに同期して、正極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６又は負極性用の複数（例えば１６段階）の階調電圧Ｖ１〜Ｖ１６を出力してもよい。

処理装置１３０は、制御ロジック回路５４２との間で、信号やデータを送受信する。処理装置１３０は、ＭＰＵやＣＰＵ（Central Prosessing Unit）により実現してもよいし、ＡＳＩＣであるコントローラ回路により実現してもよい。また、ＭＰＵ１３０の機能を、電子機器（例えば、電気光学装置、携帯電話、ページャ、時計、液晶テレビ、車載用表示装置、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ又はＰＯＳ端末等）が有する処理部（ＭＰＵ）により実現してもよい。

処理装置１３０の主な動作は、制御ロジック回路５４２にコマンドデータを送信し、制御ロジック回路５４２は、そのコマンドデータに基づき表示ドライバ１０を制御する。また、処理装置１３０は、必要に応じてコマンドデータに関連するパラメータデータを送信する。処理装置１３０の主な他の動作は、記憶回路５２２に画像データを送信する。具体的には、処理装置１３０は、記憶回路５２２の書き込み領域（例えば、１フレーム分の記憶領域）を制御ロジック回路５４２に指示するために、書き込み領域を設定するコマンドデータと、書き込み領域の内容（例えば、１フレーム分の記憶領域のスタートアドレス及びエンドアドレス）を表すパラメータデータとを制御ロジック回路５４２に送信する。その後、処理装置１３０は、記憶回路５２２への画像データ（例えば、１フレーム分の画像データ）の送信を開始し、これに応じて、制御ロジック回路５４２は、記憶回路５２２の設定された書き込み領域に画像データの書き込みを書き込み回路５２６を介して開始する。画像データ（例えば、１フレーム分の画像データ）の送信を開始する際、処理装置１３０は、画像データの書き込み開始を指示するコマンドデータを制御ロジック回路５４２に送信してもよい。

外部不揮発性メモリ１３４は、電気光学装置を動作させるための種々の情報を記憶する。具体的には、外部不揮発性メモリ１３４は、表示特性制御パラメータデータ（フリッカ調整パラメータデータ、コントラスト調整パラメータデータ、表示制御パラメータデータ、階調制御パラメータデータ、電圧設定パラメータデータ等）を記憶する。外部不揮発性メモリ１３４は、表示特性制御パラメータデータ以外のパラメータデータ（リフレッシュ期間パラメータデータ、製造情報パラメータデータ等）も記憶する。外部不揮発性メモリ１３４に記憶された各種のパラメータデータは、例えば、電源投入時、システムリセット時、又はリフレッシュ時に、制御ロジック回路５４２によって読み出される。

２．制御ロジック回路
図２に、図１の制御ロジック回路５４２の構成例を示す。制御ロジック回路５４２は、処理装置１３０からのコマンドデータをデコードするコマンドデコーダ回路５１４と、処理装置１３０からのパラメータデータを保持するパラメータレジスタ回路３０（広義には、パラメータ保持回路）とを有する。また、制御ロジック回路５４２は、処理装置１３０からの画像データを受け、画像データを書き込み回路５２６に送る。図２において、システムインターフェース回路５４８は、反転チップセレクト信号ＸＣＳ、コマンド／データの識別信号Ａ０、反転リード信号ＸＲＤ、反転ライト信号ＸＷＲ、及び８ビットのデータＤ７〜Ｄ０を取り扱い、処理装置１３０に対してパラレルインターフェース回路の機能を表す。好ましくは、システムインターフェース回路５４８は、検出信号（異常信号）ＥＲＲを取り扱うことができる。

制御ロジック回路５４２の主な動作は、処理装置１３０からの各種のコマンドデータを受信し、コマンドデータの内容に応じて、表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０を制御する。図２に示すように、制御ロジック回路５４２は、各種のコマンドデータが入力されたことを保持するコマンドレジスタ回路５１５（広義には、コマンド保持回路）を有してもよい。また、制御ロジック回路５４２は、処理装置１３０からの各種のパラメータデータを受信し、パラメータデータをパラメータレジスタ回路３０に保持させる。図２に示すように、制御ロジック回路５４２は、コマンドデコーダ回路５１４のデコード結果に応じてコマンドデータに関連するパラメータデータをパラメータレジスタ回路３０に保持させるレジスタ書き込み回路２０を有してもよい。表示ドライバ１０内の制御回路５２４、５２６、５４４、５９０、６１０は、パラメータレジスタ回路３０に保持されるパラメータデータに基づき動作する。コマンドレジスタ回路５１５やパラメータレジスタ回路３０のような制御レジスタ回路（広義には、制御保持回路）は、Ｄフリップフロップで実現してもよいし、ＲＡＭで実現してもよい。コマンドレジスタ回路５１５及びパラメータレジスタ回路３０を制御レジスタ回路として統合し、制御レジスタ回路をコマンドデータ用の領域とパラメータデータ用の領域とに分けてもよい。

好ましくは、制御ロジック回路５４２は、パラメータレジスタ回路３０の異常を推定するために検出回路３６を有することができる。検出回路３６は、基準データを保持する基準レジスタ回路を有し、基準データが異常であるか否かを示す検出信号を生成する。検出回路３６は、例えばシステムインターフェース回路５４８を介して、検出信号ＥＲＲを処理装置１３０に出力することもできる。処理装置１３０は、検出信号ＥＲＲに基づき、パラメータレジスタ回路３０を訂正することができる。

図２において、システムインターフェース回路５４８は、電源投入時又はシステムリセット時に例えば「Ｌ」を示す反転リセット信号ＸＲＥＳを取り扱うことができ、制御ロジック回路５４２は、反転リセット信号ＸＲＥＳに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御するメモリ制御回路５１８を有することができる。メモリ制御回路５１８は、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に送信する。なお、制御ロジック回路５４２がソフトウェアリセットを示すコマンドデータＳＷＲＥＳＥＴやコマンドリフレッシュを示すコマンドデータＣＭＲＦを処理装置１３０から受信する場合、同様に、メモリ制御回路５１８は、コマンドデータＳＷＲＥＳＥＴに基づき外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを制御することができる。

システムインターフェース回路５４８は、例えば、外部不揮発性メモリ１３４用の反転チップセレクト信号ＸＥ２ＣＳ、シリアルクロック信号Ｅ２ＳＣＬ、及びシリアル出力データＥ２ＳＯを取り扱うことができる。反転チップセレクト信号ＸＥ２ＣＳの「Ｌ」は、例えば、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信の許可を示す。シリアル通信モードにおけるシリアルクロック信号Ｅ２ＳＣＬは、外部不揮発性メモリ１３４と表示ドライバ１０との間の通信用のクロックを示す。シリアル通信モードにおけるシリアル出力データＥ２ＳＯは、表示ドライバ１０から外部不揮発性メモリ１３４への制御データを示す。また、システムインターフェース回路５４８は、例えば、シリアル入力データＥ２ＳＩを取り扱うことができる。シリアル通信モードにおけるシリアル入力データＥ２ＳＯは、外部不揮発性メモリ１３４から表示ドライバ１０へのパラメータデータ又は制御データを示す。

外部不揮発性メモリ１３４は、読み出しの開始を制御する制御データをメモリ制御回路５１８から受信すると、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべての読み出しを開始する。レジスタ書き込み回路２０は、外部不揮発性メモリ１３４からのパラメータデータをパラメータレジスタ回路３０に書き込むことができる。パラメータレジスタ回路３０は、処理装置１３０によって設定されるパラメータデータと外部不揮発性メモリ１３４によって設定されるパラメータデータとを有することができる。

このように、レジスタ書き込み回路２０は、所与のタイミングで、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべてを、表示ドライバ１０のパラメータレジスタ回路３０に書き込むことができる。所与のタイミングは、電源投入時やシステムリセット時やソフトウェアリセット時やコマンドリフレッシュ時以外のリフレッシュ時でもよい。外部メモリ制御回路５１８は、パラメータレジスタ回路３０に保持されるリフレッシュ期間パラメータデータに基づき、読み出しの開始を制御する制御データを外部不揮発性メモリ１３４に定期的に送信してもよい。これに応じて、レジスタ書き込み回路２０は、定期的なリフレッシュ時に、外部不揮発性メモリ１３４に記憶されるパラメータデータのすべてを、表示ドライバ１０のパラメータレジスタ回路３０に定期的に書き込むことができる。なお、レジスタ書き込み回路２０は、所与のリフレッシュ時に、外部不揮発性メモリ１３４に記憶されるパラメータデータの一部だけをパラメータレジスタ回路３０に書き込んでもよい。

図３に、図２の検出回路３６の構成例を示す。図２において、検出回路３６は１つの四角形を用いて示されているが、図２の検出回路３６の数は、１に限定されない。当業者は、図２の検出回路３６が、複数の検出回路の集合を表し得ることを留意すべきである。図３において、１つの検出回路３６の構成例が示されている。言い換えれば、図２の検出回路３６は、図３の１つの検出回路３６のような、少なくとも１つの検出回路３６で実現することができる。

図３において、１つの検出回路３６は、Ｄ（Ｄは、１以上の整数）ビットの基準データを保持する基準レジスタ回路３７と、基準データと実質的に等しいＤビットの等価データを保持する等価レジスタ回路３８と、基準データと等価データとを比較する比較回路３９とを有する。Ｄが１の場合、基準レジスタ回路３７及び等価レジスタ回路３８は、最小単位で構成される。図３において、１つの検出回路３６は、比較回路３９の比較結果に基づき、基準データが異常であるか否かを表す検出信号を生成する。基準データが異常である場合、図３の１つの検出回路３６は、検出信号として異常信号を出力する。図２の検出回路３６が図３の１つの検出回路３６である場合、制御ロジック回路５４２（広義には表示ドライバ１０、さらに広義には、集積回路装置）は、図３の１つの検出回路３６の検出信号ＥＲＲを処理装置１３０に出力する。なお、図２の検出回路３６が図３の１つの検出回路３６のような、複数の検出回路３６である場合、制御ロジック回路５４２は、複数の検出回路３６の複数の検出信号ＥＲＲを処理装置１３０に出力してもよい。

基準レジスタ回路３７は、Ｄビットの基準データ（ＤＡＴＡ）を例えばシステムインターフェース回路５４８を介して処理装置１３０から入力する。Ｄが１の場合、基準レジスタ回路３７は、例えば反転リセット信号に基づき１ビットの基準データとして、例えばＨ（１）を記憶する。Ｄが２の場合、基準レジスタ回路３７は、例えば反転リセット信号に基づき２ビットの基準データとして、例えばＨＬ（１０）を記憶する。システムインターフェース回路５４８が、パラレルインターフェース回路であり、Ｄが１の場合、基準レジスタ回路３７は、例えばデータＤ０を１ビットの基準データとして記憶してもよい。また、基準レジスタ回路３７は、コマンドデコーダ回路５１４（例えば、１ビットの基準データとして、Ｈ（１）を基準レジスタ回路３７に保持させることを示すコマンドデータＳＥＴＤＡＴＡ）を介してＤビットの基準データ（ＤＡＴＡ）を入力してもよい。

等価レジスタ回路３８は、Ｄビットの基準データと実質的に等しいＤビットの等価データを保持する。１ビットの基準データがＨ（１）である場合、１ビットの等価データは、Ｌ（０）でもよく、Ｈ（１）でもよい。言い換えれば、比較回路３９は、基準データと等価データとの関係を考慮して、基準データと等価データとを比較すればよい。

図４に、図３の検出回路３６の具体例を示す。図４（Ａ）において、基準レジスタ回路３７は、フリップフロップ素子で構成され、図４（Ｂ）において、基準レジスタ回路３７は、ラッチ素子で構成される。図４（Ａ）、図４（Ｂ）において、比較回路３９は、ＥＯＲ（排他的論理和）素子で構成される。図４において、基準レジスタ回路３７は、１ビットの基準データを保持し、等価レジスタ回路３８は、基準データを反転して得られる１ビットの反転データを保持する。詳細には、等価レジスタ回路３８は、基準データを第１のインバータ回路ＩＮＶ１（広義には反転回路）を介して入力し、反転データを保持する。検出回路３６は、等価レジスタ回路３８に保持される反転データが、基準レジスタ回路３７に保持される基準データの反転であるか否かを確認する。詳細には、比較回路３９は、基準レジスタ回路３７に保持される基準データが、等価レジスタ回路３８に保持される反転データを反転して得られる再反転データと一致するか否かを比較する。基準データが再反転データと一致する場合、比較回路３９は、検出信号として、Ｌ（０）を出力する。基準データが再反転データと一致しない場合、比較回路３９は、検出信号（異常信号）として、Ｈ（１）を出力する。なお、図４の比較回路３９は、第２のインバータ回路ＩＮＶ２を介して、等価レジスタ回路３８に保持される反転データを入力する。図４の第２のインバータ回路ＩＮＶ２は、等価レジスタ回路３８と比較回路３９との間の代わりに、基準レジスタ回路３７と比較回路３９との間に配置してもよい。

図４において、第１のインバータ回路ＩＮＶ１及び第２のインバータ回路ＩＮＶ２を省略してもよい。この場合、等価レジスタ回路３８は、基準データを保持し、比較回路３９は、基準レジスタ回路３７に保持される基準データが、等価レジスタ回路３８に保持される基準データと一致するか否かを比較する。

制御ロジック回路５４２（又は表示ドライバ１０の一部）がゲートアレイやスタンダートセルで実現される場合、検出回路３６もゲートアレイやスタンダートセルで実現することができる。この場合、検出回路３６の作成は、容易である。図４（Ａ）において、１つの検出回路３６は、４２個のトランジスタで構成できる。図４（Ａ）において、１つの検出回路３６は、２６個のトランジスタで構成できる。

図５に、複数の検出回路３６の配置例を示す。図５の複数の検出回路３６の各々は、図３の検出回路３６の機能を有する。図５に示されるように、表示ドライバ１０の制御ロジック回路５４２は、平面視で、第１〜第１２の分割領域に、仮想的な点線で分割されている。各分割領域に、１つの検出回路３６が配置されている。図５において、分割領域は、四角形を用いて示されているが、分割領域の形状は、四角形に限定されない。また、各分割領域の面積も、等しくなくてもよい。また、図５において、分割領域の数は、１２であるが、分割領域の数は、１２に限定されない。

複数の検出回路３６の数が１２である場合に、分割領域の数を１２以下に想定してもよい。また、分割領域の数が１２である場合に、複数の検出回路３６の数を１２以上にしてもよい。さらに、表示ドライバ１０（広義には、集積回路）を第１〜第Ｎ（Ｎは、２以上の整数）の分割領域に仮想的に分割し、第１〜第Ｎの分割領域の各々に少なくとも１つの検出回路３６を配置してもよい。

図５において、１２個の検出回路３６のうちの特定の３つの検出回路に着目すると、３つの検出回路は、等間隔に配置されている。或いは、図５において、１２個の分割領域のうちの特定の３つの分割領域に着目すると、３つの分割領域は、等間隔に配置されている。また、図５において、１２個の検出回路３６のうちの特定の４つの検出回路に着目すると、４つの検出回路は、マトリックス状に配置されている。１２個の検出回路３６も、マトリックス状に配置されている。或いは、図５において、１２個の分割領域のうちの特定の４つの分割領域に着目すると、４つの分割領域は、マトリックス状に配置されている。このように、複数の検出回路３６が均一に分散している場合、表示ドライバ１０は、効率的に異常を検出し易い。

図６に、複数のパラメータレジスタ回路３０の配置例を示す。図６において、複数の検出回路３６は、図５のものと同じである。各分割領域に、１つのパラメータレジスタ回路３０（広義には、制御保持回路）が配置されている。図６において、パラメータレジスタ回路３０の数は、１２であるが、パラメータレジスタ回路３０の数は、１２に限定されない。

図７に、複数のパラメータレジスタ回路３０の他の配置例を示す。図７に示すように、分割領域の数が１２である場合に、複数のパラメータレジスタ回路３０の数を１２以上にしてもよい。図７において、各分割領域に、複数のパラメータレジスタ回路３０が配置される。

図２において、パラメータレジスタ回路３０は、１つの四角形を用いて示されているが、図２のパラメータレジスタ回路３０の数は、１に限定されない。当業者は、図２のパラメータレジスタ回路３０が、複数のパラメータレジスタ回路の集合を表し得ることを留意すべきである。図６において、第１〜第１２のパラメータレジスタ回路３０の配置例が示されている。図７において、第１〜第２４のパラメータレジスタ回路３０の配置例が示されている。同様に、図２において、コマンドレジスタ回路５１５は、１つの四角形を用いて示されているが、図２のコマンドレジスタ回路５１５の数は、１に限定されない。

図６において、１つの検出回路３６内の図３に示されるような１つの基準レジスタ回路３７は、第１〜第１２のパラメータレジスタ回路３０の何れのパラメータレジスタ回路３０全体ではない。或いは、基準レジスタ回路３７に保持される基準データは、比較回路３９の比較動作のみに使用される。言い換えれば、検出回路３６の基準レジスタ回路３７は、各パラメータレジスタ回路３０と独立している。従って、１つの検出回路３６（例えば、第１の分割領域内の第１の検出回路３６）で、互いに異なる複数の分割領域内の複数のパラメータレジスタ回路３０（例えば、第１の分割領域内の第１のパラメータレジスタ回路３０及び第１の分割領域に隣接する第２の分割領域内の第２のパラメータレジスタ回路３０）の異常を推定することができる。

図７において、１つの検出回路３６内の図３に示されるような１つの基準レジスタ回路３７は、第１〜第２４のパラメータレジスタ回路３０の何れのパラメータレジスタ回路３０全体ではない。１つの検出回路３６で、複数のパラメータレジスタ回路３０（例えば、同一の分割領域内の複数のパラメータレジスタ回路３０）の異常を推定することができる。

図８に、複数のパラメータレジスタ回路３０の他の配置例を示す。図８に示すように、４つのパラメータレジスタ回路３０は、４つの検出回路３６の破線で示される外縁の内側に配置される。このように、複数のパラメータレジスタ回路３０を複数の検出回路３６の外縁の内側にまとめて配置することで、表示ドライバ１０は、効率的に異常を検出できる。言い換えれば、複数の検出回路３６の外縁の内側に、重要な複数のパラメータレジスタ回路３０を配置し、重要でない残りのパラメータレジスタ回路に対しては、検出回路３６の配置を省略することもできる。図８において、４つの検出回路３６の外縁の内側のパラメータレジスタ回路３０の数は、４であるが、これらのパラメータレジスタ回路３０の数は、４に限定されない。図８において、４つの検出回路３６の外縁の外側のパラメータレジスタ回路３０の数は、８であるが、これらのパラメータレジスタ回路３０の数は、８に限定されない。また、検出回路３６の数も、４に限定されない。

図９に、複数の検出信号を統合する統合回路４０を示す。図２の検出回路３６が複数の検出回路３６の集合を表す場合、図２の検出回路３６（複数の検出回路３６の集合）は、例えば統合回路４０及びシステムインターフェース回路５４８を介して、複数の検出信号を統合する統合検出信号ＥＲＲを処理装置１３０に出力することができる。

図９の統合回路４０は、例えば、論理和回路で実現する。論理和回路は、例えば、ＯＲ回路である。図９に示される複数の検出回路３６の各々は、異常を検出する場合に検出信号として、例えば、Ｈ（１）を出力する。統合回路４０がＯＲ回路であり、且つ、複数の検出回路３６の何れか１つの検出回路が検出信号として異常信号を出力する場合、統合回路４０は、統合検出信号ＥＲＲとして、例えば、Ｈ（１）を出力する。

図６に示される複数の検出回路３６からのすべての検出信号を、図９に示されるような構成で、ＯＲ回路が入力する場合、どの検出回路３６が異常を検出しても、統合検出信号ＥＲＲは、図６に示される複数のレジスタ回路３０のすべての異常を推定することができる。図７及び図８についても同様である。異常を示す統合検出信号ＥＲＲを受信する処理装置１３０は、コマンドリフレッシュを示すコマンドデータＣＭＲＦを制御ロジック回路５４２に送信することできる。

図９の統合回路４０は、例えば、アドレス生成回路で実現してもよい。アドレス生成回路は、図９に示される複数の検出信号の各々に基づきアドレス信号を生成する。アドレス生成回路は、統合検出信号ＥＲＲとして、アドレス信号を出力する。アドレス信号は、複数の検出回路３６の各々を識別可能な信号である。例えば、アドレス信号が４ビットである場合、アドレス信号は、図９に示される１２個の検出回路３６を識別できる。第１の検出回路３６が、検出信号として、例えば、Ｈ（１）を出力する場合、アドレス生成回路は、例えば「０００１」を示すアドレス信号を生成する。第２の検出回路３６が、検出信号として、例えば、Ｈ（１）を出力する場合、アドレス生成回路は、例えば「００１０」を示すアドレス信号を生成する。１２個の検出回路３６のすべてが検出信号として、例えば、Ｌ（０）を出力する場合、アドレス生成回路は、例えば「００００」を示すアドレス信号を生成する。

統合回路４０がアドレス生成回路を含む場合、アドレス信号は、どの検出回路３６が異常信号を出力しているか識別することができる。従って、図６に示される複数のレジスタ回路３０の一部の異常を推定することができる。図７及び図８についても同様である。図６において、例えば、第１の分割領域内の第１の検出回路３６が異常信号を出力する場合、アドレス信号を受け取る処理装置１３０は、第１の分割領域内の第１のパラメータレジスタ回路３０及び第１の分割領域に隣接する第２の分割領域内の第２のパラメータレジスタ回路３０の異常を推定することができる。

図１０に、図９の統合回路４０の構成例を示す。上述の通り、統合回路４０は、論理和回路だけで実現してもよく、アドレス生成回路だけで構成してもよい。図１０に示されるように、統合回路４０は、論理和回路とアドレス生成回路とを有してもよい。図１０において、第１〜第Ｘ（Ｘは、２以上の整数）の行の各々にＹ（Ｙは、２以上の整数）個の検出回路３６が配置される。言い換えれば、第１〜第Ｙの列の各々にＸ個の検出回路３６が配置される。図１０において、複数の検出回路３６の数は、Ｘ×Ｙである。

図１０に示されるように、統合回路４０は、第１〜第Ｘの行の対応する１つの行に配置されるＹ個の検出回路３６の検出信号のすべてを入力する第１〜第Ｘの行論理和回路（例えば、ＯＲ回路）と、第１〜第Ｙの列の対応する１つの列に配置されるＸ個の検出回路３６の検出信号のすべてを入力する第１〜第Ｙの列論理和回路（例えば、ＯＲ回路）と、第１〜第Ｘの行論理和回路の論理和演算結果及び第１〜第Ｙの列論理和回路の論理和演算結果に基づきアドレス信号を生成するアドレス生成回路と、を有する。アドレス生成回路は、アドレス信号を検出信号ＥＲＲとして出力する。

アドレス生成回路は、第１〜第Ｘの行論理和回路の論理和演算結果に基づき、例えば上位アドレス信号を生成する上位アドレス生成回路と、第１〜第Ｙの列論理和回路の論理和演算結果に基づき、例えば下位アドレス信号を生成する下位アドレス生成回路と、を有する。アドレス生成回路がこのような上位アドレス生成回路及び下位アドレス回路を有することで、アドレス生成回路に入力される第１〜第Ｘの行論理和回路の論理和演算結果及び第１〜第Ｙの列論理和回路の論理和演算結果の数は、減少する。言い換えれば、アドレス生成回路が第１〜第Ｘの行論理和回路及び第１〜第Ｙの列論理和回路を介して複数の検出回路３６からの検出信号を入力する場合、このようなアドレス生成回路は、簡易な回路構成を有することができる。

例えば、Ｘ＝Ｙ＝３であり、第１の行論理和回路の論理和演算結果がＨ（１）を示し、第１の列の列論理和回路の論理和演算結果がＨ（１）を示す場合、上位アドレス生成回路は、例えば「００１」を示す上位アドレス信号を生成し、下位アドレス生成回路は、例えば「００１」を示す下位アドレス信号を生成する。その結果、アドレス生成回路は、「００１００１」を示すアドレス信号を生成する。アドレス信号は、第１の行に属し、且つ第１の列に属する検出回路３６の近くの複数のパラメータレジスタ回路３０の異常を特定することができる。

例えば、Ｘ＝Ｙ＝３であり、第１の行論理和回路の論理和演算結果がＨ（１）を示し、第２の列の列論理和回路の論理和演算結果がＨ（１）を示す場合、上位アドレス生成回路は、例えば「００１」を示す上位アドレス信号を生成し、下位アドレス生成回路は、例えば「０１０」を示す下位アドレス信号を生成する。その結果、アドレス生成回路は、「００１０１０」を示すアドレス信号を生成する。アドレス信号は、第１の行に属し、且つ第２の列に属する検出回路３６の近くの複数のパラメータレジスタ回路３０の異常を推定することができる。

例えば、Ｘ＝Ｙ＝３であり、第１〜第３の行論理和回路の論理和演算結果のすべてがＬ（０）を示し、第１〜第３の列の列論理和回路の論理和演算結果のすべてがＬ（０）を示す場合、上位アドレス生成回路は、例えば「０００」を示す上位アドレス信号を生成し、上位アドレス生成回路は、例えば「０００」を示す上位アドレス信号を生成する。その結果、アドレス生成回路は、「００００００」を示すアドレス信号を生成する。アドレス信号は、すべてのパラメータレジスタ回路３０の正常を推定することができる。

第１の行に属し、且つ第１の列に属する検出回路３６が異常を検出するだけでなく、第１の行に属し、且つ第２の列に属する検出回路３６も異常を検出する場合、第１の行論理和回路の論理和演算結果がＨ（１）を示し、第１の列の列論理和回路の論理和演算結果がＨ（１）を示し、第２の列の列論理和回路の論理和演算結果がＨ（１）を示す。このような場合、上位アドレス生成回路は、例えば「００１」を示す上位アドレス信号を生成し、下位アドレス生成回路は、例えば「１１１」を示す下位アドレス信号を生成する。アドレス信号は、すべてのパラメータレジスタ回路３０の異常を推定してもよい。すなわち、２つの検出回路３６が実際に異常を検出する時、９個の検出回路３６のすべてが異常を検出すると仮定する時と同様に、すべてのパラメータレジスタ回路３０をリフレッシュしてもよい。言い換えれば、第１〜第Ｘの行論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表し、且つ第１〜第Ｙの列論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表す場合、アドレス信号は、第１〜第Ｎ（＝Ｘ×Ｙ）の検出回路の１つの検出回路のみを特定してもよい。

当業者は、上述した本実施形態が、本発明の精神を逸脱することなく、（場合によって技術常識を参照することによって、）変形され得ることを容易に理解できるであろう。本発明の範囲は、本実施形態の全部または一部およびそれらの変形を含み、特許請求の範囲およびその均等な範囲によって定められる。

本実施形態の電気光学装置の構成例。 図１の制御ロジック回路の構成例。 図２の検出回路の構成例。 図４（Ａ）、図４（Ｂ）は、図３の検出回路の具体例。 複数の検出回路の配置例。 複数のパラメータレジスタ回路の配置例。 複数のパラメータレジスタ回路の他の配置例。 複数のパラメータレジスタ回路の他の配置例。 複数の検出信号の統合例。 図９の統合回路の構成例。

符号の説明

１０ 表示ドライバ、２０ レジスタ書き込み回路、３０ パラメータレジスタ回路、
３６ 検出回路、３７ 基準レジスタ回路、３８ 等価レジスタ回路、３９ 比較回路、
４０ 統合回路、１３０ 処理装置、１３４ 外部不揮発性メモリ、
５１２ 電気光学パネル、５１４ コマンドデコーダ回路、
５１５ コマンドレジスタ回路、５１８ メモリ制御回路、５２２ 記憶回路、
５２４ 読み出し回路、５２６ 書き込み回路、５４２ 制御ロジック回路、
５４４ 表示タイミング制御回路、５４８ システムインターフェース回路、
５５０ データドライバ回路、５７０ 走査ドライバ回路、５９０ 電源回路、
６１０ 階調電圧生成回路

Claims (15)

1. 集積回路装置であって、
   異常を検出する少なくとも１つの検出回路と、
   制御データを保持する複数の制御保持回路と、
   を含み、
   前記少なくとも１つの検出回路は、基準データを保持する基準保持回路と、前記基準データと実質的に等しい等価データを保持する等価保持回路と、前記基準データと前記等価データとを比較する比較回路とを有し、
   前記少なくとも１つの検出回路は、前記比較回路の比較結果に基づき、前記基準データが異常であるか否かを表す検出信号を生成し、
   前記基準データが異常である場合、前記少なくとも１つの検出回路は、前記検出信号として異常信号を出力し、
   前記基準保持回路に保持される前記基準データは、前記比較回路の比較動作のみに使用される、集積回路装置。
2. 集積回路装置であって、
   異常を検出する少なくとも１つの検出回路と、
   制御データを保持する複数の制御保持回路と、
   を含み、
   前記少なくとも１つの検出回路は、基準データを保持する基準保持回路と、前記基準データと実質的に等しい等価データを保持する等価保持回路と、前記基準データと前記等価データとを比較する比較回路とを有し、
   前記少なくとも１つの検出回路は、前記比較回路の比較結果に基づき、前記基準データが異常であるか否かを表す検出信号を生成し、
   前記基準データが異常である場合、前記少なくとも１つの検出回路は、前記検出信号として異常信号を出力し、
   前記基準保持回路は、前記複数の制御保持回路の何れの制御保持回路全体ではない、集積回路装置。
3. 請求項１又は２において、
   前記基準データは、１ビットであり、
   前記等価データは、１ビットである、集積回路装置。
4. 請求項１又は２において、
   前記基準データは、１ビットであり、
   前記等価データは、前記基準データを反転して得られる１ビットの反転データであり、
   前記少なくとも１つの検出回路は、前記等価保持回路に保持される前記反転データが、前記基準保持回路に保持される前記基準データの反転であるか否かを確認し、前記反転データが前記基準データの反転でない場合、前記検出信号として異常信号を出力する、集積回路装置。
5. 請求項１乃至４の何れかにおいて、
   前記集積回路は、第１〜第Ｎ（Ｎは、２以上の整数）の分割領域に仮想的に分割され、
   前記少なくとも１つの検出回路は、前記第１〜第Ｎの分割領域の各々に少なくとも１つの検出回路が配置される少なくともＮ個の検出回路である、集積回路装置。
6. 請求項５において、
   前記複数の制御保持回路は、前記第１〜第Ｎの分割領域の各々に少なくとも１つの制御保持回路が配置される少なくともＮ個の制御保持回路である、集積回路装置。
7. 請求項５又は６において、
   Ｎは、３以上の整数であり、
   前記少なくともＮ個の検出回路の３つの検出回路、又は前記第１〜第Ｎの分割領域の３つの分割領域は、等間隔に配置される、集積回路装置。
8. 請求項５又は６において、
   Ｎは、４以上の整数であり、
   前記少なくともＮ個の検出回路の４つの検出回路、又は前記第１〜第Ｎの分割領域の４つの分割領域は、マトリックス状に配置される、集積回路装置。
9. 請求項７又は８において、
   前記複数の制御保持回路は、前記少なくともＮ個の検出回路の外縁の内側に配置される、集積回路装置。
10. 請求項５乃至９の何れかにおいて、
    前記少なくともＮ個の検出回路の検出信号のすべてを入力する論理和回路を、
    さらに含む集積回路装置。
11. 請求項５乃至９の何れかにおいて、
    前記少なくともＮ個の検出回路の検出信号の各々に基づきアドレス信号を生成するアドレス生成回路を、
    さらに含む集積回路装置。
12. 請求項１乃至４の何れかにおいて、
    前記少なくとも１つの検出回路は、第１〜第Ｘ（Ｘは、２以上の整数）の行の各々にＹ（Ｙは、２以上の整数）個の検出回路が配置され、その結果、第１〜第Ｙの列の各々にＸ個の検出回路が配置される第１〜第Ｎ（Ｎは、Ｘ×Ｙ）の検出回路であり、
    第１〜第Ｘの行の対応する１つの行に配置されるＹ個の検出回路の検出信号のすべてを入力する第１〜第Ｘの行論理和回路と、
    第１〜第Ｙの列の対応する１つの列に配置されるＸ個の検出回路の検出信号のすべてを入力する第１〜第Ｙの列論理和回路と、
    前記第１〜第Ｘの行論理和回路の論理和演算結果及び前記第１〜第Ｙの列論理和回路の論理和演算結果に基づきアドレス信号を生成するアドレス生成回路と、
    をさらに含む集積回路装置。
13. 請求項１２において、
    前記第１〜第Ｘの行論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表し、且つ前記第１〜第Ｙの列論理和回路の論理和演算結果の１つの論理和演算結果のみが異常信号を表す場合、前記アドレス信号は、前記第１〜第Ｎの検出回路の１つの検出回路のみを特定する、集積回路装置。
14. 請求項１乃至１３の何れかにおいて、
    前記少なくとも１つの検出回路は、ゲートアレイ又はスタンダートセルで実現される、集積回路装置。
15. 請求項１乃至１４の何れかに記載の前記集積回路装置を含む電子機器。

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