JP2005043758A - 表示ドライバ、電気光学装置及び駆動方法 - Google Patents

Abstract

【課題】 通常駆動、串歯駆動、インターレス駆動等の様々な駆動方法に対応できる表示ドライバ、電気光学装置及び駆動方法を提供すること。
【解決手段】 複数の走査線４０と複数のデータ線５０と複数の画素を有する液晶装置１００の少なくとも走査線４０を駆動する表示ドライバであって、複数の一致検出回路４１０と、複数の走査駆動セル４２０と、を含み、複数の走査駆動セル４２０の各々は、複数の走査線４０の各々を駆動する。複数の一致検出回路４１０の各々は、複数の走査駆動セル４２０の各々に接続され、複数の走査駆動セルの各々に排他的に割り当てられたアドレスと、外部からの走査制御信号で指定される走査線アドレスとを比較した結果を複数の走査駆動セル４２０の各々へ出力する。
【選択図】 図２

Description

本発明は、走査ドライバ及び電気光学装置に関する。

例えば携帯電話機のような電子機器の表示部には液晶パネルが用いられている。この液晶パネルについては、近年の携帯電話機の普及によって情報性の高い静止画や動画が配信されるようになると、その高画質化が要求されるようになっている。

電子機器の表示部の高画質化を実現する液晶パネルとして薄膜トランジスタ（Thin Film Transistor：以下、TFTと略す。）を用いたアクティブマトリクス型液晶パネルが知られている。TFTを用いたアクティブマトリックス型液晶パネルは、ダイナミック駆動によるSTN（Super Twisted Nematic）液晶を用いた単純マトリクス型液晶パネルに比べて、高速応答、高コントラストを実現し、動画等の表示に適している。
特開２００２−３５１４１２号公報

しかしながら、TFTを用いたアクティブマトリクス型液晶パネルは、消費電力が大きいので、携帯電話機のようなバッテリ駆動が行われる携帯型の電子機器の表示部として採用するには低消費電力化が必要である。低消費電力化の一つにインターレス駆動が知られている。また、各表示画素の発色誤差を緩和する串歯駆動が知られている。インターレス駆動は、動画に適用すると画質に乱れが生じるので、静止画に適した駆動方法である。

そこで、静止画及び動画を表示させる表示パネル（例えば液晶パネル）には、通常駆動、インターレス駆動、串歯駆動など、様々な駆動方法に対応できる駆動回路が求められる。

本発明は、通常駆動、串歯駆動、インターレス駆動等の様々な駆動方法に対応できる表示ドライバを提供することを目的とする。

本発明は、複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を駆動する表示ドライバであって、複数の走査駆動セルと、複数の一致検出回路とを含み、前記複数の走査駆動セルの各々は、前記複数の走査線の各々を駆動し、前記複数の一致検出回路の各々は、前記複数の走査駆動セルの各々に接続され、前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスと、走査制御信号で指定される走査線アドレスとを比較した結果を、前記複数の走査駆動セルの各々へ出力する表示ドライバに関する。これにより、各走査線を任意の順番に駆動できるので、様々な駆動方法に対応できる。

また本発明は、前記走査線アドレスを供給するための走査線アドレスバスを含むようにしてもよい。これにより、各一致検出回路を走査線アドレスバスに接続できるので、任意の走査線アドレスを指定することで、複数の走査線から対応する走査線を選択駆動することができる。

また本発明は、前記走査線アドレスバスは、複数のアドレス信号線を含み、前記複数の一致検出回路の各々と、前記複数のアドレス信号線の接続の組み合わせは、前記複数の一致検出回路の各々の間で異なるようにしてもよい。このようにすれば、一致検出回路に対する各アドレス信号線の接続の組み合わせにより、オン駆動対象となる走査線を複数の走査線から選択できるようになる。

また本発明は、前記複数のアドレス信号線のうち少なくともＮ本は、前記複数の一致検出回路の少なくとも一つに接続され、前記複数の一致検出回路の各々は、少なくともＮ個の入力を備える論理回路を有するようにしてもよい。これにより、複数のアドレス信号線のなかから選んだＮ本のアドレス信号線で供給されるアドレスを論理回路にて論理演算することができるので、走査線アドレスに対応する走査駆動セルを決定できる。

また本発明は、前記複数の走査駆動セルの各々は、前記走査制御信号で指定される前記走査線アドレスと前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスとが、前記複数の一致検出回路の各々のいずれかにて一致判定されたとき、その一致判定された走査駆動セルに接続された走査線を選択駆動するようにしてもよい。これにより、オン駆動対象となる走査線を複数の走査線から選択できる。

また本発明は、前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査駆動セルの各々に割り当てられたアドレス以外のアドレスに設定するようにしてもよい。さらに、表示ドライバ内の走査駆動セルの個数よりも、表示パネルの走査線の本数が少ない場合でも、表示ドライバに回路変更等を加えることなく該表示パネルを駆動できる。

また本発明は、前記走査制御信号で指定される前記走査線アドレスを順次発生することで、線順次に前記複数の走査線を駆動するようにしてもよい。これにより、回路構成等の変更などを加えることなしに、走査線の通常駆動に対応できる。

また本発明は、前記走査制御信号で指定される前記走査線アドレスを表示ドライバを制御するコントローラに発生させることで、前記複数の走査線をインターレス駆動するようにしてもよい。これにより、回路構成等の変更などを加えることなしに、走査線のインターレス駆動に対応できる。

また本発明は、前記走査制御信号に含まれる走査線アドレスを表示ドライバを制御するコントローラに発生させることで、前記複数の走査線を串歯駆動するようにしてもよい。これにより、回路構成等の変更などを加えることなしに、走査線の串歯駆動に対応できる。

また本発明は、前記複数の一致検出回路の各々が、出力イネーブル入力及び出力固定入力の少なくとも一方を有するようにしてもよい。さらに前記出力固定入力にアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオン駆動し、前記出力イネーブル入力にノンアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオフ駆動するようにしてもよい。これにより、前記走査制御信号の内容に依らずに各走査駆動セルをオン駆動又はオフ駆動することができる。

また本発明では、電気光学装置は、前記表示ドライバと、前記表示ドライバにより駆動される表示パネルと、前記表示ドライバを制御するコントローラと、を含むようにしてもよい。

本発明は、複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を、複数の走査駆動セルにより駆動する駆動方法であって、走査制御信号を用いて走査線アドレスを指定し、前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスと、前記操作制御信号で指定される走査線アドレスとを比較し、比較結果を前記複数の走査駆動セルの各々へ出力し、前記複数の走査駆動セルの各々により前記複数の走査線の各々を駆動する駆動方法に関する。これにより、各走査線を任意の順番に駆動できる。

また本発明では、前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査駆動セルの各々に割り当てられたアドレス以外のアドレスに設定するようにしてもよい。これにより、各走査線を選択駆動させないことができる。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１． 電気光学装置
図1に本実施形態の表示ドライバを含む電気光学装置の構成の概要を示す。ここでは、電気光学装置として液晶装置を例に示す。液晶装置１００は、携帯電話機、携帯型情報機器（ＰＤＡ等）、ウェアラブル情報機器（腕時計型端末等）、デジタルカメラ、プロジェクタ、携帯型オーディオプレーヤ、マスストレージデバイス、ビデオカメラ、車載ディスプレイ、車載用情報端末（カーナビゲーションシステム、車載用パーソナルコンピューター）、電子手帳またはＧＰＳ（Global Positioning System）などの種々の電子機器に組み込むことができる。

液晶装置１００は、表示パネル（光学パネル）２００、走査ドライバ（ゲートドライバ）４００、データドライバ（ソースドライバ）５００、ドライバコントローラ６００、電源回路７００を含む。

なお、液晶装置１００にこれら全ての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また、本実施形態の表示ドライバは、走査ドライバ４００のみを含む構成でもよいし、走査ドライバ４００とデータドライバ５００を含む構成や、走査ドライバ４００とデータドライバ５００とドライバコントローラ６００などを含む構成でもよい。

表示パネル２００は、複数の走査線（ゲート線）４０と、複数の走査線４０と交差する複数のデータ線（ソース線）５０と、複数の走査線４０のいずれかの走査線及び複数のデータ線５０のいずれかのデータ線により各画素が特定される複数の画素とを含む。１画素が例えばRGBの３つの色成分により構成される場合、RGB各１ドット計３ドットで１画素が構成される。ここで、ドットは各画素を構成する要素点ということができる。１画素に対応するデータ線５０は、１画素を構成する色成分数のデータ線５０ということができる。以下では、説明の簡略化のため、適宜１画素が１ドットで構成されているものとして説明する。

各画素は、薄膜トランジスタ（Thin Film Transistor：以下TFTと略す）（広義にはスイッチング素子）と画素電極とを含む。各データ線５０にはTFTが接続され、該TFTに画素電極が接続される。

表示パネル２００は例えばガラス基板からなるパネル基板で構成される。パネル基板には、図１の行方向Xに沿って形成された複数の走査線４０と、図１の列方向Yに沿って形成された複数のデータ線５０とが、マトリックス状に配列された複数の画素を適宜特定できるように配列されている。各走査線４０は、走査ドライバ４００に接続されている。また、各データ線５０は、データドライバ５００に接続されている。

走査ドライバ４００は、ドライバコントローラ６００からの制御信号（走査制御信号）にしたがって、複数の走査線４０のうち該制御信号に対応する走査線４０を駆動する。これにより、本実施形態では、様々な走査駆動方式に対応することが可能である。走査駆動方式には、例えば、通常駆動（線順次駆動）、串歯駆動、インターレス駆動がある。

２．走査ドライバ
図２に、走査ドライバ４００の構成を示す。走査ドライバ４００は、複数の一致検出回路４１０と、複数の走査駆動セル４２０とを含む。一致検出回路４１０の各々には、各一致検出回路４１０で排他的な走査線アドレス（識別数値）が設定されている。また、各一致検出回路４１０は、少なくとも一本の走査線４０を駆動できる走査駆動セル４２０と接続され、表示パネル２００の各走査線４０は、各走査駆動セル４２０と接続される。

次に一致検出回路４１０について説明する。図３は、走査ドライバ４００内の各一致検出回路４１０の構成を示す図である。各一致検出回路４１０は、論理回路４１１を含む。論理回路４１１は入力I０〜I７（広義にはＮ個の入力）を備える。また、走査線アドレスバス４３０はアドレス信号線A０〜A７及びXA０〜XA７を含む。ここで、アドレス信号線XA０は、アドレス信号線A０の反転値を示す。各アドレス信号線XA1〜XA7についても同様に、各アドレス信号線A１〜A7のそれぞれの反転値を示す。各一致検出回路４１０内の論理回路４１１の入力I０〜I７と、走査線アドレスバス４３０内の各アドレス信号線A０〜A７及びXA０〜XA７との接続の組み合わせは、各一致検出回路４１０間で排他的である。これにより、走査線アドレスバス４３０内の各アドレス信号線A０〜A７及びXA０〜XA７と、各論理回路４１１の入力I０〜I７とを接続する際の、各一致検出回路４１０間での接続パターンの相違が、各一致検出回路４１０に排他的に設定された走査線アドレスに対応する。

さらに詳しく説明するために、図３の破線で囲まれている領域Cを用いる。領域C内の一致検出回路４１０には、論理回路４１１が設けられている。該論理回路４１１の入力I０〜I７は、走査線アドレスバス４３０内の各アドレス信号線A０〜A７及びXA０〜XA７から選択された８本（広義にはＮ本）にそれぞれ接続される。具体的には、該論理回路４１１の入力I０は、走査線アドレスバス４３０内のアドレス信号線XA０に接続され、該論理回路４１１の入力I１は、走査線アドレスバス４３０内のアドレス信号線XA１に接続され、入力I２は、アドレス信号線XA２に接続され、入力I３は、アドレス信号線XA３に接続される。さらに、該論理回路４１１の入力I４は、走査線アドレスバス４３０内のアドレス信号線XA４に接続され、入力I５は、アドレス信号線XA５に接続され、入力I６は、アドレス信号線XA６に接続され、入力I７は、アドレス信号線XA７に接続される。これらの接続の組み合わせは排他的であり、その他の一致検出回路４１０と走査線アドレスバス４３０との接続には使用されない。

つまり、走査線アドレスバス４３０より一致検出回路４１０にアドレス信号として例えば“００００００００”という８ビットのデータを供給した場合、該一致検出回路４１０内の論理回路４１１により、一意的に領域C内の走査駆動セル４２０にアクティブな信号（走査線４０をオン駆動する信号）が供給される。ただし、該８ビットのデータにおいて、最上位ビットが１の時は、信号線A０がアクティブ（Ｈレベルの信号）になり、最下位ビットが１の時には、信号線A７がアクティブになると定義する。すなわち、８ビットデータ“００００００００”は、各信号線XA０〜XA７をアクティブにさせるデータである。

このように本実施形態では、各走査線４０の識別を、各走査駆動セル４２０に接続される各一致検出回路４１０に排他的な走査線アドレスを設定することで実施している。また、本実施形態によれば、任意の走査線４０を駆動させたい場合は、対応する走査線アドレスを走査線アドレスバス４３０に供給すればよいことになる。なお、本実施形態では、走査線アドレスバス４３０は、１６ビットで構成されているが、走査線４０の数に応じて適宜走査線アドレスバス４３０のビット数を設定することでさまざまな表示パネルに適用できる。

次に、走査駆動セル４２０について説明する。

図４は論理回路４１１及び走査駆動セル４２０を示すブロック図である。論理回路４１１（一致検出回路４１０）は、走査線アドレスバス４３０からの出力に対応する各入力Ｉ０〜Ｉ７と、リセット入力ＲＥＳと、走査クロック入力ＣＰＩと、出力イネーブル入力ＯＥＶと、出力固定入力ＯＨＶとを含む。リセット入力ＲＥＳに“Ｌ”レベルの信号が入力されると、該論理回路４１１内のレジスタ内のデータがリセットされ、該一致検出回路４１０は走査駆動セル４２０をオフ駆動（ノンアクティブに駆動）する。ちなみに、本実施形態において、オフ駆動とは対象走査駆動セルを非選択駆動することを言い、オン駆動とは対象走査駆動セルを選択駆動することを言う。走査クロック入力ＣＰＩには、走査用の同期パルスが入力される。該一致検出回路４１０は、該論理回路４１１の出力イネーブル入力ＯＥＶに“Ｌ”レベル（ノンアクティブ）の信号が入力されている期間において、該走査駆動セル４２０を常にオフ駆動（ノンアクティブに駆動）する。また、該一致検出回路４１０は、該論理回路４１１の出力固定入力ＯＨＶに“Ｌ”レベル（アクティブ）の信号が入力されている期間において、該走査駆動セル４２０を常にオン駆動（アクティブに駆動）する。これら出力イネーブル入力ＯＥＶ及び出力固定入力ＯＨＶの少なくともいずれか一方を用いることで、論理回路４１１内のレジスタ（フリップフロップ）に保持されているデータを破壊せずに、各走査線４０の駆動をコントロールすることができる。さらに論理回路４１１は、走査駆動セル４２０へ駆動信号を出力する論理回路出力ＬＶＯ及びＸＬＶＯを含む。論理回路出力ＬＶＯは、走査駆動セル４２０をオン駆動（アクティブに駆動）する信号又は、走査駆動セル４２０をオフ駆動（ノンアクティブに駆動）する信号のいずれかを出力する。論理回路出力ＸＬＶＯは、論理回路出力ＬＶＯから出力される信号を反転した信号を出力する。

走査駆動セル４２０は、第１レベルシフタ４２１、第２レベルシフタ４２２及びドライバ４２３を含む。第１レベルシフタ４２１は第１レベルシフタ入力ＩＮ１及びＸＩ１と、第１レベルシフタ出力Ｏ１及びＸＯ１を含む。論理回路出力ＬＶＯは第１レベルシフタ入力ＩＮ１と接続され、論理回路出力ＸＬＶＯは入力ＸＩ１と接続される。

第２レベルシフタ４２２は第２レベルシフタ入力ＩＮ２及びＸＩＮ２と、第２レベルシフタ出力Ｏ２及びＸＯ２を含む。第１レベルシフタ出力Ｏ１は第２レベルシフタ入力ＩＮ２と接続され、第１レベルシフタ出力ＸＯ１は第２レベルシフタ入力ＸＩ２と接続される。

ドライバ４２３は、ドライバ入力ＤＡを含む。第２レベルシフタ出力Ｏ２はドライバ４２３のドライバ入力ＤＡと接続される。ドライバ４２３には、走査線４０が接続されている。ドライバ４２３は、第２レベルシフタ出力Ｏ２からの信号に応じて該走査線４０を駆動（オン駆動またはオフ駆動）する。

次に、走査制御信号と、走査制御信号による走査ドライバ４００の制御方法を図５のタイミングチャートで説明する。符号ＳＴＶは走査スタート信号を示す。走査スタート信号ＳＴＶは、走査開始時に、外部からドライバコントローラ６００に供給される信号である。符号ＣＰＶは、走査クロック信号を示す。各論理回路４１１の走査クロック入力ＣＰＩは走査クロック信号ＣＰＶを受け取る。符号Ｄ１〜Ｄ２４８はそれぞれ、ドライバ出力を示す。図５は、一例として通常駆動（線順次駆動）時のタイミングチャートを表す。

走査クロック信号ＣＰＶに同期して、各走査駆動セル４２０はそれぞれの対応する各一致検出回路４１０によって駆動される。まず、走査線アドレスバス４３０内に供給された走査線アドレス（アドレスデータ）に対して、各一致検出回路４１０が一致検出を行う。その後、該走査線アドレス（アドレスデータ）と一致した一致検出回路４１０は、走査クロック信号ＣＰＶと同期して対応する走査駆動セル４２０を駆動する。

例えば、走査線アドレス（アドレスデータ）として、８ビットのアドレス“００００００００”が走査線アドレスバス４３０内に供給されると、対応する走査駆動セル４２０は、走査クロック信号ＣＰＶの立ち上がりに同期して、ドライバ出力Ｄ１を選択駆動（オン駆動）する。同様に、走査線アドレスバス４３０内の走査線アドレス（アドレスデータ）に応じて、対応する各ドライバ出力Ｄ１〜Ｄ２４８を順次、選択駆動（オン駆動）する。

一通り各走査線４０を駆動させたあとの区切りの目印は、退避アドレスを用いる。退避アドレスには、どの一致検出回路４１０にも割り当てられていないアドレスを用いる。例えば、８ビットのアドレス“１１１１１１１１”という、どの一致検出回路４１０にも割り当てられていないアドレスを退避アドレスとして走査線アドレスバス４３０内に供給することで、いずれの走査駆動セル４２０も選択駆動させないことが可能である。

上述の例は、通常駆動（線順次駆動）を示しているが、本実施形態は、例えばドライバコントローラ６００（図１参照）にて、駆動させたい走査線４０に対応する走査線アドレスを順次生成することで、インターレス駆動、串歯駆動等の様々な駆動方法に容易に対応できる。

次に、一致検出回路４１０内の論理回路４１１について3種類の動作（通常動作モード、常時オン駆動、常時オフ駆動）を説明する。

図６は、論理回路４１１の回路図である。符号４１２は、８入力ＡＮＤ回路を表す。８入力ＡＮＤ回路４１２の各入力は論理回路４１１の各入力Ｉ０〜Ｉ７である。符号４１３、４１４はそれぞれＮＡＮＤ回路を表す。符号ＦＦはフリップフロップ回路を表す。

通常動作モードの時は、ＮＡＮＤ回路４１３の出力イネーブル入力ＯＥＶに“Ｈ”レベルの信号が入力され、さらにＮＡＮＤ回路４１４の出力固定入力ＯＨＶに“Ｈ”レベルの信号が入力される。例えば、各入力Ｉ０〜Ｉ７に“Ｈ”レベルの信号が入力され、８入力ＡＮＤ回路４１２の出力が“Ｈ”レベルの時、フリップフロップＦＦのＤ端子には“Ｈ”レベルの信号が入力される。フリップフロップＦＦは、フリップフロップＦＦのＣＫ端子に入力された走査クロック信号ＣＰＶの立ち上がりに同期して、Ｄ端子に入力されたデータ（“Ｈ”レベルの信号）をラッチする。フリップフロップＦＦがデータ（“Ｈ”レベルの信号）をラッチしている間、Ｑ端子は“Ｈ”レベルである。このとき、ＮＡＮＤ回路４１３の出力イネーブル入力ＯＥＶには“Ｈ”レベルの信号が入力され、さらにＮＡＮＤ回路４１４の出力固定入力ＯＨＶには“Ｌ”レベルの信号が入力されているので、論理回路４１１の論理回路出力ＬＶＯからは“Ｈ”レベルの信号が出力される。論理回路出力ＸＬＶＯからは、論理回路出力ＬＶＯの信号が反転された“Ｌ”レベルの信号が出力される。

また、８入力ＡＮＤ回路４１２の出力が“Ｌ”レベルの時は、フリップロップＦＦに“Ｌ”レベルの信号のデータがラッチされ、その結果、出力ＬＶＯからは“Ｌ”レベルの信号が出力される。

常時オン駆動の時（出力ＬＶＯを常に“Ｈ”レベルの信号にするとき）は、出力固定入力ＯＨＶに“Ｌ”レベルの信号が入力される。このとき、ＮＡＮＤ回路４１３の出力に依存せずに、ＮＡＮＤ回路４１４の出力は“Ｈ”レベルであるので、論理回路出力ＬＶＯは“Ｈ”レベルである。

常時オフ駆動の時（出力ＬＶＯを常に“Ｌ”レベルの信号にするとき）は、出力固定入力ＯＨＶに“Ｈ”レベルの信号が入力され、出力イネーブル入力ＯＥＶに“Ｌ”レベルの信号が入力される。このとき、ＮＡＮＤ回路４１３の出力は、フリップフロップＦＦのＱ端子の出力に依存せずに“Ｈ”レベルなので、ＮＡＮＤ回路４１４の出力は“Ｌ”レベルとなり、出力ＬＶＯは、“Ｌ”レベルとなる。

つまり、出力イネーブル入力ＯＥＶ及び出力固定入力ＯＨＶに供給される信号を制御することで、動作（通常動作モード、常時オン駆動、常時オフ駆動）の切換が可能である。なお、出力固定入力ＯＨＶに“Ｌ”レベルの信号が入力されたときは、出力イネーブル入力ＯＥＶに入力される信号に依らず、常時オン駆動（出力ＬＶＯは常に“Ｈ”レベルの信号）となる。

次に、走査駆動セル４２０内の第１レベルシフタ４２１ついて説明する。

図７は、第１レベルシフタ４２１の回路図である。第１レベルシフタ４２１は、Ｎ型トランジスタ（広義にはスイッチ素子）ＴＲ−Ｎ１〜Ｎ２及びＰ型トランジスタ（広義にはスイッチ素子）ＴＲ−Ｐ１〜Ｐ４を含む。第１レベルシフタ入力ＩＮ１及びＸＩＮ１には、それぞれ“Ｈ”レベルまたは“Ｌ”レベルのいずれかが互いに排他的に入力されるように設定される。例えば、第１レベルシフタ入力ＩＮ１に“Ｈ”レベルの信号が入力されると、第１レベルシフタ入力ＸＩＮ１には“Ｌ”レベルの信号が入力される。また、第１レベルシフタ出力Ｏ１及びＸＯ１は、それぞれ互いに排他的に“Ｈ”レベルまたは“Ｌ”レベルのいずれかを第２レベルシフタ４２２へ出力する。例えば、第１レベルシフタ出力Ｏ１から“Ｈ”レベルの信号が出力された場合、第１レベルシフタ出力ＸＯ１からは、“Ｌ”レベルの信号が出力される。

走査線アドレスバス４３０に供給された走査線アドレス（アドレスデータ）と一致検出回路４１０に割り当てられたアドレスが一致した場合、一致検出回路４１０内の論理回路出力ＬＶＯの出力は“Ｈ”レベルになる。そして、第１レベルシフタ４２１の第１レベルシフタ入力IN１には、“Ｈ”レベルの信号が入力され、第１レベルシフタ入力ＸＩＮ１には、論理回路出力ＸＬＶＯの出力（この場合、“Ｌ”レベルの信号）が入力される。

このとき、Ｎ型トランジスタＴＲ−Ｎ１はＯＮになり、Ｐ型トランジスタＴＲ−Ｐ１はＯＦＦになる。これにより、第１レベルシフタ出力ＸＯ１からは電圧ＶＳＳが出力される。また、Ｎ型トランジスタＴＲ−Ｎ２はＯＦＦになり、Ｐ型トランジスタＴＲ−Ｐ２はＯＮになる。さらに、Ｐ型トランジスタＴＲ−Ｐ４のゲート入力に電圧ＶＳＳが入力されるので、Ｐ型トランジスタＴＲ−Ｐ４はＯＮになる。これらにより、第１レベルシフタ出力Ｏ１に電圧ＶＤＤＨＧが出力される。

一方、第１レベルシフタ入力ＩＮ１に“Ｌ”レベルの信号が入力され、第１レベルシフタ入力ＸＩＮ１に“Ｈ”レベルの信号が入力されると、Ｐ型トランジスタＴＲ０−Ｐ１、Ｎ型トランジスタＴＲ−Ｎ２及びＰ型トランジスタＴＲ−Ｐ３はＯＮになる。また、Ｎ型トランジスタＴＲ−Ｎ１、Ｐ型トランジスタＴＲ−Ｐ２及びＰ型トランジスタＴＲ−Ｐ４はＯＦＦになる。よって、第１レベルシフタ出力ＸＯ１からは、電圧ＶＤＤＨＧが出力され、第１レベルシフタ出力Ｏ１からは電圧ＶＳＳが出力される。

上記により、第１レベルシフタ４２１へ出力された“Ｈ”レベルまたは“Ｌ”レベルの信号は、それぞれ電圧ＶＤＤＨＧまたは電圧ＶＳＳのいずれかの信号レベルへレベルシフトされることになる。

次に第２レベルシフタ４２２について説明する。

図８は、第２レベルシフタ４２２の回路図である。第２レベルシフタ４２２は、Ｎ型トランジスタＴＲ−Ｎ３〜４及びＰ型トランジスタＴＲ−Ｐ５〜６を含む。第２レベルシフタ入力ＩＮ２及びＸＩＮ２には、それぞれ“Ｈ”レベルまたは“Ｌ”レベルのいずれかが互いに排他的に入力されるように設定される。例えば、第２レベルシフタ入力ＩＮ２に“Ｈ”レベルの信号が入力されると、第２レベルシフタ入力ＸＩＮ２には“Ｌ”レベルの信号が入力される。また、第２レベルシフタ出力Ｏ２及びＸＯ２は、それぞれ互いに排他的に“Ｈ”レベルまたは“Ｌ”レベルのいずれかを出力する。例えば、第２レベルシフタ出力Ｏ２から“Ｈ”レベルの信号が出力された場合、第２レベルシフタ出力ＸＯ２からは、“Ｌ”レベルの信号が出力される。

第２レベルシフタ４２２の第２レベルシフタ入力ＩＮ２に電圧ＶＤＤＨＧの信号が入力されると、排他的に第２レベルシフタ入力ＸＩＮ２に電圧ＶＳＳの信号が入力される。このとき、Ｐ型トランジスタＴＲ−Ｐ５はＯＦＦになり、Ｐ型トランジスタＴＲ−Ｐ６はＯＮになる。これにより、第２レベルシフタ出力Ｏ２から電圧ＶＤＤＨＧの信号が出力される。

また、Ｎ型トランジスタＴＲ−Ｎ３のゲートに電圧ＶＤＤＨＧの信号が入力され、Ｎ型トランジスタＴＲ−Ｎ３はＯＮになる。これにより、電圧ＶＥＥが第２レベルシフタ出力ＸＯ２から出力される。

一方、第２レベルシフタ入力ＸＩＮ２に電圧ＶＤＤＨＧの信号が入力され、第２レベルシフタ入力ＩＮ２に電圧ＶＳＳの信号が入力されると、Ｐ型トランジスタＴＲ−Ｐ５はＯＮになり、Ｐ型トランジスタＴＲ−Ｐ６はＯＦＦになる。これにより、第２レベルシフタ出力ＸＯ２から電圧ＶＤＤＨＧの信号が出力される。また、電圧ＶＤＤＨＧの信号がＮ型トランジスタＴＲ−Ｎ４のゲートに入力され、Ｎ型トランジスタＴＲ−Ｎ４はＯＮになる。これにより、第２レベルシフタ出力Ｏ２から、電圧ＶＥＥの信号が出力される。

つまり、第２レベルシフタ入力ＩＮ２又はＸＩＮ２に入力された電圧ＶＳＳの信号は、第２レベルシフタ出力Ｏ２又はＸＯ２のいずれかから、電圧ＶＥＥの信号にレベルシフトされて出力される。

次にドライバ４２３について説明する。

図９はドライバ４２３の回路図である。ドライバ４２３は、Ｎ型トランジスタＴＲ−Ｎ５及びＰ型トランジスタＴＲ−Ｐ７を含む。ドライバ入力ＤＡには、第２レベルシフタ出力Ｏ２からの信号が入力される。Ｐ型トランジスタＴＲ−Ｐ７のソース（又はドレイン）には電圧ＶＤＤＨＧが供給され、基板電位は電圧ＶＤＤＨＧに設定されている。一方、Ｎ型トランジスタＴＲ−Ｎ５のソースには電圧ＶＯＦＦが供給され、基板電位は電圧ＶＥＥに設定されている。

第２レベルシフタ出力Ｏ２からドライバ入力ＤＡに電圧ＶＤＤＨＧの信号が入力されると、インバータＩＮＶ１により該信号は反転され、Ｐ型トランジスタＴＲ−Ｐ７はＯＮになる。これにより、Ｐ型トランジスタＴＲ−Ｐ７のソース・ドレイン間を通って、ドライバ出力ＱＡから電圧ＶＤＤＨＧの信号が出力される。また、Ｎ型トランジスタＴＲ−Ｎ５はＯＦＦのままである。このとき、ドライバ入力ＤＡに入力された電圧ＶＤＤＨＧの信号は、インバータＩＮＶ２により信号反転され、Ｎ型トランジスタＴＲ−Ｎ５のゲートに入力される。ところが、Ｎ型トランジスタＴＲ−Ｎ５の基板電位をＶＥＥに設定してあることからＮ型トランジスタＴＲ−Ｎ５のゲート閾値が高くなっているので、確実にＮ型トランジスタＴＲ−Ｎ５をＯＦＦにできる。

一方、第２レベルシフタ出力Ｏ２からドライバ入力ＤＡに電圧ＶＥＥの信号が入力されると、インバータＩＮＶ２により信号は反転され、Ｎ型トランジスタＴＲ−Ｎ５はＯＮになる。これにより、Ｎ型トランジスタＴＲ−Ｎ５のソース・ドレイン間を通って、ドライバ出力ＱＡから電圧ＶＯＦＦの信号が出力される。また、Ｐ型トランジスタＴＲ−Ｐ７はＯＦＦのままである。

以上が、走査線アドレスバス４３０に供給された走査線アドレス（アドレスデータ）に対応する走査線４０を駆動する際の走査ドライバ４００の動作である。

３．効果
本実施形態を用いると様々な表示パネルや走査線駆動方式に容易に対応することが可能である。

図１０は表示パネル２１０（以下、パネルＡと呼ぶ）を駆動する走査ドライバ４００を表す図である。図１０の走査ドライバ４００は、計２５５個の一致検出回路４１０及び走査駆動セル４２０を含む。各一致検出回路４１０には、走査線アドレスとして、８ビットのアドレス“００００００００”〜“１１１１１１１０”の範囲が割り当てられている。図１０によると、走査線アドレス“１１１１１１０１”が割り当てられている一致検出回路４１０と接続している走査駆動セル４２０（図１０のＢ１）と、走査線アドレス“１１１１１１１０”が割り当てられている一致検出回路４１０と接続している走査駆動セル４２０（図１０のＢ２）は、パネルＡに接続されていない。

つまり、走査ドライバ４００に備えられている走査駆動セル４２０の数よりも、パネルＡに備えられている走査線４０の本数が少ないのである。しかしながら、本実施形態は、駆動時に退避アドレス（走査駆動セルに割り当てられたアドレス以外のアドレス、何れの走査駆動セルにも割り当てられていないアドレス）を用いているので、走査ドライバ４００の回路構成に変更を加えることなしに、パネルＡを駆動できる。パネルＡに接続されている最終アドレスである“１１１１１１００”を走査線アドレスバス４３０へ供給した後に、退避アドレス（例えば“１１１１１１１１”）を走査線アドレスバス４３０へ供給することで、パネルＡを駆動できる。

さらに、図１１は表示パネル２２０（以下、パネルＢと呼ぶ）を駆動する走査ドライバ４００を表す図である。この場合は、パネルＢに接続されている最終アドレスである“１１１１１１０１”を走査線アドレスバス４３０へ供給した後に、退避アドレス（例えば“１１１１１１１１”）を走査駆動時に走査線アドレスバス４３０へ供給することで、パネルＢを駆動できる。

上記のように、退避アドレスを走査線アドレスバス４３０へ供給するタイミングを制御することで、走査ドライバ４００は、様々な表示パネルに利用できる。

図１２は、インターレス駆動時（１ラインとばし）を表す図である。インターレス駆動（１ラインとばし）は、１番目の走査線４０をオン駆動した後、２番目の走査線４０を駆動せずに３番目の走査線４０をオン駆動する。さらに、４番目の走査線４０を駆動せずに、５番目の走査線４０をオン駆動する。順番が、最後の走査線４０に達したとき、今度は今までとばした各走査線４０をオン駆動する。

このように、１本の走査線４０をとばしながら、順次走査線４０をオン駆動し、とばせる走査線４０が無くなったときに、今までとばした各走査線４０を順次オン駆動していく。

本実施形態においては、インターレス駆動を行う際に、駆動順番を走査線アドレスにて指定すればよい。例えば、図１２のように、まず、走査線アドレスとして、アドレスを“００００００００”、“００００００１０”、“０００００１００”、“０００００１１０”・・・・・というように走査線アドレスバス４３０へ供給する。次に、アドレスを“０００００００１”、“００００００１１”、“０００００１０１”、“０００００１１１”・・・・・というように走査線アドレスバス４３０へ供給する。こうすることで、本実施形態では、走査ドライバ４００の回路構成に変更を加えずに、インターレス駆動に対応できる。

図１２は、１ラインとばしの例を示しているが、例えば３ラインとばしの場合は、走査駆動時に、一致検出回路４１０のアドレスの指定を３つとばしながら順次駆動すればよい。つまり、とばす数を設定するだけで、様々なインターレス駆動に対応できる。

また、本実施形態は、串歯駆動にも対応できる。図１３は、串歯駆動時を説明する図である。図１３の列方向Ｙに沿って、上から順次下方向まで各走査線４０をオン駆動するのが通常駆動である。これに対して、串歯駆動は、両端から同時に順次中心に向かって、各走査線４０をオン駆動する。つまり、列方向Ｙで最上位の走査線４０をオン駆動し、さらに列方向Ｙで最下位の走査線４０をオン駆動する。その後、中心に向かって順次両側から各走査線４０をオン駆動するのである。または、列方向Ｙに沿って、中心から両端に向かって各走査線４０をオン駆動する場合も串歯駆動方法である。

本実施形態では、各走査線４０に走査線アドレスが割り振られているので、駆動したい順番にアドレスを走査線アドレスバス４３０へ供給すればよい。例えば、列方向Ｙに沿って、両端から中心に向かって各走査線４０をオン駆動する串歯駆動の場合、まず、列方向Ｙで最上位の走査線アドレスと、列方向Ｙで最下位の走査線アドレスを走査線アドレスバス４３０へ供給する。その後、中心に向かって順次両側から各走査線アドレスを走査線アドレスバス４３０へ供給する。こうすることで、串歯駆動にも対応できる。

従来では、インターレス駆動や串歯駆動のためのロジック回路を走査ドライバ４００に別途用意する必要があった。さらに、通常駆動、インターレス駆動串歯駆動のすべてに対応するには、複雑なロジック回路を形成する必要があった。

本実施形態では、そういった複雑な回路を用いずに様々な駆動方法に対応できるので、製造コスト削減、汎用性の拡大が可能である。

なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。例えば一致検出回路の構成は、図６の構成に限定されず、図６と論理的に等価な回路構成を採用できる。また走査駆動セルの構成も図４、図７〜図９で説明した構成に限定されず、例えばレベルシフタの数を一つにしてもよい。

また本実施形態では、アクティブマトリクス型液晶装置への本発明の適用例を説明したが、本発明は、単純マトリクス型液晶装置などにも適用できる。また液晶装置以外の電気光学装置（例えば有機ＥＬ装置）にも適用できる。

また、明細書や図面中の記載において広義又は同義な用語（電気光学装置、スイッチング素子、Ｎ個の入力、Ｎ本等）として引用された用語（液晶装置、ＴＦＴ、入力Ｉ０〜Ｉ７、８本等）は、明細書や図円柱の他の記載においても広義又は同義な用語に置き換えることができる。

本発明の一実施形態に係る全体図。 走査ドライバの構成を表す図。 一致検出回路と走査線アドレスバスの接続を表す図。 一致検出回路と走査駆動セルの構成を表す図。 走査線駆動時のタイミングチャート。 論理回路の回路図。 走査駆動セル内の第1レベルシフタの回路図。 走査駆動セル内の第2レベルシフタの回路図 走査駆動セル内のドライバーの回路図。 一致検出回路と走査駆動セルとパネルＡとの接続関係図。 一致検出回路と走査駆動セルとパネルＢとの接続関係図。 インターレス駆動を表す図。 串歯駆動を表す図。

符号の説明

４０ 走査線、１００ 液晶表示装置、２００ 表示パネル（電気光学装置）、２１０ パネルＡ、２２０ パネルＢ、４００ 走査ドライバ、
４１０ 一致検出回路、４１１ 論理回路、４２０ 走査駆動セル、
４２１ 第1レベルシフタ、４２２ 第2レベルシフタ、４２３ ドライバ、
４３０ 走査線アドレスバス、５００ データドライバ、
６００ ドライバコントローラ、７００ 電源回路、４０００ 走査ドライバ

Claims (13)

1. 複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を駆動する表示ドライバであって、
   複数の走査駆動セルと、複数の一致検出回路とを含み、
   前記複数の走査駆動セルの各々は、
   前記複数の走査線の各々を駆動し、
   前記複数の一致検出回路の各々は、
   前記複数の走査駆動セルの各々に接続され、前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスと、走査制御信号で指定される走査線アドレスとを比較した結果を、前記複数の走査駆動セルの各々へ出力することを特徴とする表示ドライバ。
2. 請求項１において、
   前記走査線アドレスを供給するための走査線アドレスバスを含むことを特徴とする表示ドライバ。
3. 請求項２において、
   前記走査線アドレスバスは、複数のアドレス信号線を含み、
   前記複数の一致検出回路の各々と、前記複数のアドレス信号線の接続の組み合わせは、前記複数の一致検出回路の各々の間で異なることを特徴とする表示ドライバ。
4. 請求項3において、
   前記複数のアドレス信号線のうち少なくともＮ本は、前記複数の一致検出回路の少なくとも一つに接続され、
   前記複数の一致検出回路の各々は、少なくともＮ個の入力を備える論理回路を有することを特徴とする表示ドライバ。
5. 請求項１乃至４のいずれかにおいて、
   前記複数の走査駆動セルの各々は、
   前記走査制御信号で指定される前記走査線アドレスと前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスとが、前記複数の一致検出回路の各々のいずれかにて一致判定されたとき、その一致判定された走査駆動セルに接続された走査線を選択駆動することを特徴とする表示ドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査駆動セルの各々に割り当てられたアドレス以外のアドレスに設定することを特徴とする表示ドライバ。
7. 請求項１乃至６のいずれかにおいて、
   前記走査制御信号で指定される前記走査線アドレスを順次発生することで、線順次に前記複数の走査線を駆動することを特徴とする表示ドライバ。
8. 請求項１乃至６のいずれかにおいて、
   前記走査制御信号で指定される前記走査線アドレスを、表示ドライバを制御するコントローラに発生させることで、前記複数の走査線をインターレス駆動することを特徴とする表示ドライバ。
9. 請求項１乃至６のいずれかにおいて、
   前記走査制御信号に含まれる走査線アドレスを、表示ドライバを制御するコントローラに発生させることで、前記複数の走査線を串歯駆動することを特徴とする表示ドライバ。
10. 請求項１乃至９のいずれかにおいて、
    前記複数の一致検出回路の各々は、出力イネーブル入力及び出力固定入力の少なくとも一方を有し、
    前記出力固定入力にアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオン駆動し、
    前記出力イネーブル入力にノンアクティブの信号が入力されている期間では、前記複数の一致検出回路の各々は、各一致検出回路に接続される各走査駆動セルをオフ駆動することを特徴とする表示ドライバ。
11. 請求項１乃至１０のいずれかの表示ドライバと、
    前記表示ドライバにより駆動される表示パネルと、
    前記表示ドライバを制御するコントローラと、
    を含むことを特徴とする電気光学装置。
12. 複数の走査線と複数のデータ線と複数の画素を有する表示パネルの少なくとも走査線を、複数の走査駆動セルにより駆動する駆動方法であって、
    走査制御信号を用いて走査線アドレスを指定し、
    前記複数の走査駆動セルの各々に排他的に割り当てられたアドレスと、前記操作制御信号で指定される走査線アドレスとを比較し、比較結果を前記複数の走査駆動セルの各々へ出力し、
    前記複数の走査駆動セルの各々により前記複数の走査線の各々を駆動することを特徴とする駆動方法。
13. 請求項１２において、
    前記複数の走査線のいずれも選択しない場合は、前記走査制御信号で指定される前記走査線アドレスを、前記複数の走査駆動セルの各々に割り当てられたアドレス以外のアドレスに設定することを特徴とする駆動方法。
    

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