JP2008003135A - 電気光学装置、表示データ処理回路、処理方法および電子機器 - Google Patents

Abstract

【課題】表示パネル１００が表示メモリ６０に記憶された表示データに基づいて表示を行う場合に、少ないメモリ容量で動画の表示特性を改善する。
【解決手段】表示メモリ６０からの読み出しとは非同期で入力した表示データを記憶する第１バッファ４１と、第１バッファ４１に記憶される表示データと同じ画素に対応する表示データが、表示メモリから読み出されて格納される第２バッファ４２と、両バッファにそれぞれ記憶された表示データを入力し、両者に対応したオーバードライブデータに変換する変換回路５０と、を備えて、当該オーバードライブデータを、表示メモリ６０に表示データとして書き戻す。
【選択図】図１

Description

本発明は、いわゆるオーバードライブを行うための構成を簡易化する技術に関する。

電気光学材料の一例である液晶は、電気的な変化に対する光学的な応答性が低い。このため、液晶を用いて表示を行う電気光学装置では、特に動画の表示特性が低下する、という問題が指摘されている。具体的には、表示される動画に残像感が現れたり、移動領域の境界がぼやけたり、カーソルが消失したりするなどの問題が発生する。このため、順次入力される表示データと、フレームメモリに一時記憶した１フレーム前の表示データとを比較し、階調が変化する画素に対して表示データで指定される階調に応じた電圧よりも、階調変化方向に過剰に振った電圧を印加する、いわゆるオーバードライブと呼ばれる技術が提案されている（特許文献１参照）。
特開平１０−３９８３７号公報（図１参照）

ところで、携帯端末のような電子機器では、表示データが順次入力される構成とはなっていない。詳細には、このような携帯端末では、各画素に対応して表示データを記憶する表示メモリを有するとともに、当該表示メモリに記憶した表示データを読み出してデータ信号に変換する一方、表示内容を変更すべき場合、変更すべき表示データが転送されて、表示メモリの読み出しとは非同期で書き込む構成となっている。
このため、電子機器の制御中枢であるＭＰＵ（ＣＰＵ）は、表示内容を変更すべき場合に、変更すべき表示データを転送すれば良いので、表示データを常に供給する必要がなくなる結果、表示データの転送等に要する電力消費が抑えられることになる。

近年では、このような携帯端末のような電子機器において、テレビ放送等を受像する機能が求められている。ここで、携帯端末に用いられる電気光学装置において、オーバードライブを適用しようとすると、フレームメモリと表示メモリとの２フレーム分のメモリ容量が必要となり、構成の複雑化が避けられない。
本発明は上述した事情に鑑みてなされたもので、その目的とするところは、表示メモリに記憶された表示データに基づいて表示を行う電気光学装置において、動画の表示特性を、より少ないメモリ容量で改善することが可能とする技術を提供することにある。

上記目的を達成するため、本発明に係る電気光学装置の表示データ処理回路は、複数行の走査線と複数列のデータ線との各交差に対応して設けられ、自身に対応する走査線が選択されたときに、自身に対応するデータ線に供給されたデータ信号に応じた階調となる画素と、前記画素に対応した記憶領域を有し、各記憶領域では、自身に対応する画素の階調を指定する表示データが記憶される表示メモリと、前記複数行の走査線を所定の順番で選択する走査線駆動回路と、前記走査線駆動回路により選択される走査線に対応する画素の表示データを前記表示メモリから読み出し、当該表示データを前記データ信号に変換して、前記データ線に供給するデータ線駆動回路と、を有する電気光学装置の表示データ処理回路であって、前記表示メモリからの読み出しとは非同期で供給された表示データが前記表示メモリに書き込まれる前に一旦記憶される第１バッファと、前記第１バッファに記憶される表示データと同じ画素に対応する表示データが、前記表示メモリから読み出されて格納される第２バッファと、前記第１および第２バッファにそれぞれ記憶された表示データを入力し、両者に対応したオーバードライブデータに変換する変換回路と、前記変換回路により変換されたオーバードライブデータを、前記表示メモリに表示データとして書き戻す制御回路と、を具備することを特徴とする。本発明によれば、表示メモリのほかに要求されるメモリは、第１および第２バッファで済む。

本発明において、前記第１および第２バッファは、１行の走査線に対応する画素１行分の表示データの記憶が可能であり、前記第１バッファには、入力された表示データが１行分記憶され、前記第２バッファには、前記第１バッファに記憶される１行分の表示データと同じ行に対応する表示データが格納され、前記変換回路は、前記第１および第２バッファにそれぞれ記憶された表示データのうち同じ画素同士のものを入力し、両者に対応したオーバードライブデータに変換する構成としても良い。
また、本発明において、供給される表示データが１フレーム分以下である場合、前記変換回路は、当該オーバードライブデータへの変換を無効とし、前記制御回路は、前記第１バッファに記憶された表示データをそのまま前記表示メモリに書き込む構成としても良い。
一方、本発明において、表示データが連続して１フレーム分を超えて入力される場合であって、前記第１および第２バッファにそれぞれ記憶された表示データを１フレーム分入力して、両者に対応したオーバードライブデータを変換したとき、前記変換回路は、次の１フレームの表示データをオーバードライブデータに変換することを無効とし、前記制御回路は、前記第１バッファに記憶された当該表示データをそのまま前記表示メモリに書き込む構成としても良い。
さらに、本発明において、入力されたコマンドをデコードするデコーダを有し、前記変換回路は、前記デコーダに入力されたコマンドによって、静止画の表示が指定された場合に、前記第１および第２バッファにそれぞれ記憶された表示データの両者に対応したオーバードライブデータの変換を無効とする構成としても良いし、前記デコーダに入力されたコマンドによって、動画の表示が指定され、かつ、表示データが連続して２フレーム分以上供給される場合に、前記第１および第２バッファにそれぞれ記憶された表示データを入力して、両者に対応したオーバードライブデータを１フレーム分変換した後、次の１フレームの表示データをオーバードライブデータに変換することを無効とする構成としても良い。
なお、本発明は、電気光学装置の表示データ処理回路のみならず、処理方法や、当該電気光学装置それ自体、さらには当該電気光学装置を有する電子機器としても概念することが可能である。

以下、本発明の実施形態について図面を参照して説明する。

＜第１実施形態＞
まず、本発明の第１実施形態に係る電気光学装置１０について説明する。図１は、第１実施形態に係る電気光学装置１０の全体構成を示すブロック図である。
この図に示される電気光学装置１０は、表示パネル１００において配列する画素を所定の明るさ（階調）とすることにより、目的とする画像を表示するものであり、各画素の階調は、表示メモリ６０において、各画素にそれぞれ対応する記憶領域に記憶された表示データで規定される。ここで、表示データは、表示内容に変更が生じた場合に、書き換えられる構成となっている。

この図において、Ｉ／Ｏ（input/output）１２は、外部のＭＰＵ（micro processing unit）１とのデータを入出力するためのものであり、当該ＭＰＵ１とは外部バス３を介して、電気光学装置１０の各部とは内部バス１４を介して、それぞれ接続されている。バスホルダー１６は、内部バス１４における情報保持用の回路である。コマンドデコーダ１８は、内部バス１４を介して供給されたコマンドをデコードして、後述する制御回路、コントローラの各部を制御するものである。
Ｅ^２ＰＲＯＭ（electrically erasable programmable ROM）２０は、制御回路、コントローラの各部を初期設定するためのデータやパラメータを電気的に書込・消去可能に記憶する。

制御回路３０は、内部にＭＰＵを有し、電気光学装置１０の各部を制御する。第１バッファ４１および第２バッファ４２は、それぞれ表示データを１行分記憶するメモリ、すなわち、ラインバッファである。ここで、表示データは、各画素の階調を指定する例えば８ビットのデータであり、表示内容に変更が生じた場合に、外部ＭＰＵ１から外部バス３、Ｉ／Ｏ１２、内部バス１４、コマンドデコーダ１８および制御回路３０を介して供給される。ここで、表示パネル１００における画素が、縦３２０行×横２４０×３（ＲＧＢ）で配列するならば、第１バッファ４１および第２バッファ４２の容量は、それぞれ２４０×３×８ビットということになる。

列アドレスコントローラ３２は、表示データを第１バッファ４１に格納する際に列方向のアドレスを指定する。変換回路５０は、詳細については後述するが、第１バッファ４１に格納された表示データと第２バッファ４２に格納された表示データとの同一列同士を入力して、応答性を補償したオーバードライブデータに変換し、または、第１バッファ４１に格納された表示データをそのまま出力するものである。

Ｉ／Ｏバッファ４３は、変換回路５０がオーバードライブデータを出力する場合には、変換回路５０からオーバードライブデータを１行分格納した後、当該１行分のオーバードライブデータを、表示メモリ６０において対応する行の記憶領域に書き戻す一方、変換回路５０が第１バッファ４１に格納された表示データをそのまま出力する場合には、当該出力された表示データを、表示メモリ６０において対応する行の記憶領域に書き込むものである。なお、このＩ／Ｏバッファ４３は、実際には制御回路３０により制御されるので、表示メモリ６０に対する表示データの書き込み、読み出しの実行主体は、制御回路３０であると考えても良い。
行指定回路３４は、表示メモリ６０から表示データを読み出すべき行を指定するものである。読出回路３６は、行指定回路３４により指定された行に対応する表示データを、１行分読み出すものである。

一方、表示コントロールユニット７０は、制御回路３０によって制御される発振回路７２とＹコントローラ７４とを有する。このうち、発振回路７２は、表示コントロール等のための各種のクロックや信号などを生成する。例えば発振回路７２は、読出回路３６が表示メモリ６０から表示データを１行分読み出すためのクロック信号や、後述する信号ＴＥを出力する。また、Ｙコントローラ７４は、Ｙドライバ１３０による走査線の選択を制御するものである。
なお、表示コントロールユニット７０には、Ｘドライバ１４０を２つ以上用いるときに、これらＸドライバの連携を制御する回路も含まれるが、本実施形態においては、Ｘドライバ１４０は１つであり、また、本発明とは直接関係しないので、その説明を省略する。

次に、表示パネル１００、Ｙドライバ１３０およびＸドライバ１４０について説明する。図２は、表示パネル１００の周辺構成を示す図であり、図３は、表示パネル１００における画素の構成を示す図である。
図２に示されるように、表示パネル１００では、３２０行の走査線１１２が行（Ｘ）方向に延在する一方、７２０（＝２４０×３）列のデータ線１１４が列（Ｙ）方向に延在するように、それぞれ設けられ、これら３２０行の走査線１１２と７２０列のデータ線１１４との交差に対応して、画素１１０がそれぞれ配列している。そして、これらの画素は、左からＲＧＢＲＧＢ…ＲＧＢという順番でストライプ状に配列しており、行方向において互いに隣接するＲＧＢの３つの画素１１０によって１つの表示ドットを構成する。
なお、画素１１０を、サブ画素として概念し、ＲＧＢの３つのサブ画素を１つの画素として概念する場合もあるが、内容的には同じであるので、本実施形態では上述したように、ＲＧＢの３つの画素１１０により１つの表示ドットを構成するものとする。

図３は、画素１１０の構成を示す図であり、ｉ行及びこれに隣接する（ｉ＋１）行と、ｊ列及びこれに隣接する（ｊ＋１）列との交差に対応する２×２の計４画素分の構成をそれぞれ示している。なお、ｉは、画素１１０が配列する行を一般的に示す場合の記号であって、１以上３２０以下の整数であり、ｊ、（ｊ＋１）は、画素１１０が配列する列を一般的に示す場合の記号であって、１以上７２０以下の整数である。
この図に示されるように、各画素１１０は、ｎチャネル型の薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、液晶容量１２０と、蓄積容量１３０とを有する。各画素１１０については互いに同一構成なので、ｉ行ｊ列に位置するもので代表して説明すると、当該ｉ行ｊ列の画素１１０において、ＴＦＴ１１６のゲート電極はｉ行目の走査線１１２に接続される一方、そのソース電極はｊ列目のデータ線１１４に接続され、そのドレイン電極は液晶容量１２０の一端たる画素電極１１８に接続されている。
また、液晶容量１２０の他端はコモン電極１０８である。このコモン電極１０８は、全ての画素１１０にわたって共通であり、時間的に一定の電圧ＬＣcomに保たれている。

表示パネル１００は、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、液晶容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなり、画素電極１１８とコモン電極１０８との差電圧を保持する構成となっている。この構成において、液晶容量１２０では、その透過光量が当該保持電圧の実効値に応じて変化する。なお、本実施形態では説明の便宜上、液晶容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードであるとする。
また、ｉ行ｊ列の画素１１０における蓄積容量１３０は、一端が画素電極１１８（ＴＦＴ１１６のドレイン電極）に接続されるとともに、他端がｉ行目の容量線１３２に接続されている。
なお、ＲＧＢについては、対向基板に設けられる図示省略したカラーフィルタの色（赤、緑、青）により規定されるのみであり、電気的な回路に相違はない。

Ｙドライバ（走査線駆動回路）１３０は、Ｙコントローラ７４による制御にしたがって１、２、３、…、３２０行目の走査線１１２をこの順番で選択するとともに、選択した走査線の論理レベルをＨレベルとし、それ以外の走査線の論理レベルをＬレベルとするものである。なお、１行目から３２０行目までの走査線１１２を順番に選択するのに要する期間を、本実施形態では１フレームの期間とする。この１フレームの期間は１６．７ミリ秒であり、周波数６０Ｈｚの逆数である。
一方、Ｘドライバ（データ線駆動回路）１４０は、Ｙドライバ１３０によって選択される走査線１１２に対応する１〜７２０列目の画素１１０に対し、階調に応じた電圧のデータ信号をそれぞれ供給するものである。例えば、ｉ行目の走査線１１２が選択されたとき、Ｘドライバ１４０は、ｉ行ｊ列の画素の階調に応じた電圧のデータ信号をｊ列目のデータ線１１４に供給する。
上述したように、行指定回路３４により指定された行に対応する表示データが、読出回路３６によって１行分読み出されてＸドライバ１４０に供給されるので、このときに読み出される表示データの行と、選択される走査線１１２の行とが一致するように、行指定回路３４とＹコントローラ７４とは互いに連携することになる（実際には、制御回路３０が、行指定回路３４とＹコントローラ７４とを制御する）。

続いて変換回路５０について説明する。図４は、変換回路５０の構成を示すブロック図である。
指定回路５２は、詳細については後述するが、信号Ｖsync、信号ＴＥおよびリセット信号／Ｒesにしたがって、オーバードライブデータへの変換の有効／無効を指定する信号Ｑ４を出力するものである。
スイッチＳｗ１、Ｓｗ２は、信号Ｑ４がＨレベルとなって、オーバードライブデータへの変換の有効が指定されたときに、図において実線の位置となって第１バッファ４１からの表示データがＬＵＴ５４に供給されるとともに、ＬＵＴ５４からのオーバードライブデータがＩ／Ｏバッファ４３に供給される一方、信号Ｑ４がＬレベルとなって、オーバードライブデータへの変換の無効が指定されたときに、図において破線の位置となって第１バッファ４１からの表示データが直接（ＬＵＴ５４を経由せずに）Ｉ／Ｏバッファ４３に供給される。
ＬＵＴ（ルックアップテーブル）５４は、いわゆるオーバードライブデータの変換用であり、ＭＰＵ１（第１バッファ４１）から供給される表示データで指定される階調を、表示メモリ６０に記憶された（第２バッファ４２に格納された）表示データで指定される階調に応じて補正（補償）して、オーバードライブデータとして出力する二次元変換テーブルである。詳細には、ＬＵＴ５４は、第１バッファ４１から供給される表示データと、第２バッファ４２に格納された表示データとの組み合わせの各々に対応するオーバードライブデータを予め記憶して、２つのデータの組み合わせに対応するオーバードライブデータを読み出して出力する構成となっている。

次に、指定回路５２の一例について説明する。図５は、指定回路５２の構成を示す回路図である。
この図に示されるように指定回路５２は、３つのＤ−ＦＦ（フリップフロップ）回路５２２、５２６、５２８と、ＮＯＴ回路５２４、および２つのＡＮＤ回路５３２、５３４とを有する。
Ｄ−ＦＦ回路５２２、５２６、５２８は、いずれもＤ入力端に供給された信号の論理レベルを、クロック入力端に供給された信号がＨレベルとなったときにラッチして出力端Ｑに出力するものであり、反転リセット入力端Ｒesに供給された信号がＬレベルとなったときに、出力端Ｑの出力信号をＬレベルにリセットするものである。

まず、Ｄ−ＦＦ回路５２２のＤ入力端には、論理信号のＨレベルに相当する電源電圧Ｖddが印加されている。一方、そのクロック入力端には同期信号Ｖsyncが供給され、反転リセット入力端Ｒesには、ＮＯＴ回路５２４により論理反転した信号ＴＥが供給されている。Ｄ／ＦＦ回路５２２の出力端Ｑから出力される信号Ｑ１は、ＡＮＤ回路５３２の入力端の一方、Ｄ／ＦＦ回路５２６のＤ入力端、および、Ｄ／ＦＦ回路５２８のクロック入力端にそれぞれ供給される。
Ｄ−ＦＦ回路５２６のクロック入力端には信号ＴＥが供給され、その反転リセット入力端Ｒesにはリセット信号／Ｒesが供給される。Ｄ／ＦＦ回路５２６の出力端Ｑから出力される信号Ｑ２は、ＡＮＤ回路５３２の入力端の他方に供給される。ＡＮＤ回路５３２による論理積信号Ｑ３は、ＡＮＤ回路５３４の入力端の一方に供給される。
Ｄ−ＦＦ回路５２８の反転リセット入力端Ｒesにはリセット信号／Ｒesが供給され、Ｄ／ＦＦ回路５２８の反転出力端／Ｑから出力される信号／Ａは、自身のＤ入力端に帰還されている。Ｄ／ＦＦ回路５２８の出力端Ｑから出力される信号Ａは、ＡＮＤ回路５３４の入力端の他方に論理レベルが反転されて供給される。
ＡＮＤ回路５３４は、Ｄ−ＦＦ回路５２８の出力端Ｑから出力される信号Ａの反転信号と、ＡＮＤ回路５３２による論理積信号Ｑ３との論理積信号をＱ４として出力する。
なお、図５では、Ｄ−ＦＦ回路５２８の出力端Ｑから出力される信号Ａの反転信号と、信号Ｑ３との論理積信号を信号Ｑ４として出力する構成であるが、Ｄ−ＦＦ回路５２８の反転出力端／Ｑから出力される信号／Ａと、信号Ｑ３との論理積信号を信号Ｑ４とする構成でも良い。

ここで、指定回路５２に供給される信号について説明する。
まず、信号ＴＥは、外部のＭＰＵ１に対し、書き換えるべき表示データを電気光学装置１に出力することを許可する信号である。表示メモリ６０に記憶された表示データを表示パネル１００の線順次走査に伴って読み出す動作は、表示内容に変更が生じたときに変更後の表示内容を示す表示データを表示メモリ６０に書き込む動作と非同期で実行されるが、このときの書き込み速度は、読み出し速度よりも高速である。このため、何らかの調停をしないと、表示データの書き換え位置が表示データの読み出し位置を追い越してしまい、表示内容の断裂が生じる。
そこで、電気光学装置１０は、表示メモリ６０からの表示データの読み出しに対し、表示データの書き込みが開始しても、その書き込みが表示データの読み出しに追いつかないようなタイミングにて信号ＴＥを出力する（Ｈレベルのパルスを出力する）。この信号ＴＥを受信すると、外部のＭＰＵ１は、同期信号Ｖsyncの出力後に、変更後の表示内容を示す表示データを出力することになる。
ここで、表示メモリ６０の読み出し行は、行指定回路３４によって指定されるが、行指定回路３４の制御主体は、制御回路３０である。また、表示パネル１００において１〜３２０行目の表示データを読み出すのに要する時間は１フレームの期間（１６．７ミリ秒）であり、この１フレームの期間において各部を制御するためのクロックや信号などを生成する主体は、発振回路７２である。このため、本実施形態において、発振回路７２が、信号ＴＥを１フレームの期間である１６．７ミリ秒毎に出力する構成となっている。
なお、信号ＴＥは、外部のＭＰＵ１に対して、特に図示しないが、内部バス１４、Ｉ／Ｏ１２および外部バス３を介してＭＰＵ１に供給される。

次に、信号Ｖsyncは、信号ＴＥにより表示データの出力を許可されたＭＰＵ１が変更後の表示内容を示す表示データを出力する前に出力するＨレベルのパルスである。換言すれば、信号Ｖsyncの後には、変更すべき表示データが供給されることになる。ただし、信号ＴＥにより表示データの出力が許可されても、表示内容を変更する必要がなければ、ＭＰＵ１は、表示データを出力しないので、信号Ｖsyncは出力されない（Ｈレベルとはならない）。
なお、この信号Ｖsyncは、ＭＰＵ１から、外部バス３、Ｉ／Ｏ１２、内部バス１４、コマンドデコーダ１８および制御回路３０を介して変換回路５０（指定回路５２）に供給される。

続いて、負論理のリセット信号／Ｒesは、ＭＰＵ１が静止画ではなく、動画の表示データを出力しようとするときに、出力する信号である。なお、このリセット信号／Ｒesは、ＭＰＵ１から信号Ｖsyncと同様な経路で変換回路５０（指定回路５２）に供給される。
ここで、動画である場合、変更後の表示内容を示す表示データは、２フレーム以上の期間で連続して供給されるが、単なる静止画や表示文字の変更などであれば、その静止画、または、書き換えるべき内容を示す表示データを１フレームの期間内で単発的に供給される。
なお、ＭＰＵ１は、リセット信号／Ｒesを出力しても、直ちに表示データの出力はせず、電気光学装置１０からの信号ＴＥによって許可されてから、はじめて表示データの出力をすることになる。

このように出力される信号ＴＥ、Ｖsync、／Ｒesに対して、指定回路５２は、図６に示されるように信号Ｑ４を出力することになる。
詳細には、この図に示されるように、リセット信号／ＲesがＬレベルになると、信号Ｑ２、ＡはいずれもＬレベルにリセットされる。Ｄ−ＦＦ回路５２２から出力される信号Ｑ１は、そのＤ入力端がＨレベルに保たれているので、信号ＴＥによるリセット後に信号ＶsyncがＨレベルになると、Ｈレベルとなるが、１フレームの期間経過後に信号ＴＥが再びＨレベルになるとＬレベルにリセットされる。なお、信号ＴＥがＨレベルになったものの信号ＶsyncがＬレベルである場合、すなわち、表示内容を変更する必要がなく、表示データが出力されない場合、信号Ｑ１は、そのときの信号ＴＥの立ち上がりによりＬレベルにリセットされたままとなる。
この信号Ｑ１を、信号ＴＥがＨレベルとなるタイミングで取り込んだものが信号Ｑ２となる。このため、信号Ｑ２は、リセット信号／ＲesがＬレベルになった後に、２回目に信号ＴＥがＨレベルとなるタイミングから、Ｈレベルを維持することになる。また、信号ＴＥがＨレベルになったものの信号ＶsyncがＬレベルである場合、信号Ｑ２は、その次に信号ＴＥがＨレベルになったときにＬレベルとなる。
信号Ｑ３は、このような信号Ｑ１と信号Ｑ２との論理積信号である。

Ｄ−ＦＦ回路５２８の反転出力端／Ｑから出力される信号／Ａは、リセット信号／ＲesがＬレベルになると、Ｈレベルとなる。このため、信号／ＡをＤ入力端に帰還するＤ−ＦＦ回路５２８の出力端Ｑから出力される信号Ａは、信号／Ａを、信号Ｑ１がＨレベルとなるタイミングで取り込んだものとなる。
したがって、信号Ａの反転論理信号と信号Ｑ３との論理積信号である信号Ｑ４は、図６に示されるように、リセット信号／ＲesがＬレベルとなってから数えて信号ＴＥの立ち下がり回数が偶数回目（２、４、…、）となるタイミングから、信号ＴＥの立ち上がり回数が当該偶数に続く奇数回目（３、５、…、）となるタイミングまで、Ｈレベルとなる。

次に、本実施形態に係る電気光学装置１０の動作について説明する。
上述したように、電気光学装置１０において表示メモリ６０に記憶された表示データを表示パネル１００の線順次走査に伴って読み出す動作と、表示内容に変更が生じたときに変更後の表示内容を示す表示データを表示メモリ６０に書き込む動作とは非同期で実行される。

そこでまず、表示データの読み出し動作について簡単に説明する。
この読み出し動作は、表示パネル１００の線順次走査に同期して実行される。この線順次動作とは、表示パネル１００において、１、２、３、…、３２０行目の走査線１１２を順番に選択する動作をいう。
まず、１行目の走査線１１２が選択される前に、行指定回路３４は読出行を１行目に設定する一方、読出回路３６は、表示メモリ６０から、読出行に設定された１行目であって１、２、３、…、７２０列の画素１行分、すなわち、これから選択される画素１行分の表示データを読み出して、Ｘドライバ１４０に転送する。Ｘドライバ１４０は、転送された画素１行分の表示データをラッチする。
１行目の走査線１１２に供給される走査信号Ｙ１がＨレベルとなったときに、Ｘドライバ１４０は、ラッチした１行目であって１、２、３、…、７２０列の画素に対応する表示データに応じた電圧だけ、コモン電極１０８に印加される電圧ＬＣcomを基準にして高位側または低位側の電圧に変換するとともに、当該変換した電圧を、それぞれ１、２、３、…、７２０列目のデータ線１１４にデータ信号として印加する。走査信号Ｙ１がＨレベルであれば、１行目に位置する画素１１０において、ＴＦＴ１１６がオン（ソース・ドレイン間が導通）状態となるので、データ線１１４に供給されたデータ信号の電圧が画素電極１１８に印加される。このため、１行目の各画素１１０にあっては、それぞれ表示データで指定された階調に応じた電圧が書き込まれることとなる。
また、走査信号Ｙ１がＨレベルであるときに、行指定回路３４は読出行を２行目に設定する一方、読出回路３６は、表示メモリ６０から、読出行に設定された２行目であって１、２、３、…、７２０列の画素１行分の表示データを読み出して、Ｘドライバ１４０に転送し、Ｘドライバ１４０は、転送された２行目に相当する表示データをラッチする。

１行目の走査線１１２の選択が終了すると、走査信号Ｙ１はＬレベルになる。走査信号Ｙ１がＬレベルになると、１行目に位置する画素１１０において、ＴＦＴ１１６がオフ（ソース・ドレイン間が非導通）状態となるが、液晶容量１２０に書き込まれた電圧は、自身と蓄積容量１３０との容量性により保持される。このため、１行目における各液晶容量１２０は、表示データで指定された階調に維持されることになる。
また、１行目の走査線１１２の選択が終了すると、次の２行目の走査線１１２が選択されて、走査信号Ｙ２がＨレベルになる。走査信号Ｙ２がＨレベルとなったときに、Ｘドライバ１４０は、ラッチした２行目であって１、２、３、…、７２０列の画素に対応する表示データに応じた電圧だけ、コモン電極１０８に印加される電圧ＬＣcomを基準にして高位側または低位側の電圧に変換するとともに、当該変換した電圧を、それぞれ１、２、３、…、７２０列目のデータ線１１４にデータ信号として印加する。
これにより、２行目に位置する画素１１０において、ＴＦＴ１１６がオン状態となるので、データ線１１４に供給されたデータ信号の電圧が画素電極１１８に印加される。このため、２行目の各画素１１０にあっては、それぞれ表示データで指定された階調に応じた電圧が書き込まれることとなる。
また、走査信号Ｙ２がＨレベルであるときに、行指定回路３４は読出行を３行目に設定する一方、読出回路３６は、表示メモリ６０から、読出行に設定された３行目であって１、２、３、…、７２０列の画素１行分の表示データを読み出して、Ｘドライバ１４０に転送し、Ｘドライバ１４０は、転送された３行目に相当する表示データをラッチする。

以下同様な動作が３、４、…、３２０行目の走査線１１２が選択されるまで繰り返される。これにより、１〜３２０行目のすべての画素（液晶容量１２０）に対して、表示データで指定された階調に応じた電圧が書き込まれる。このように、走査線が選択される前に表示メモリ６０から表示データが読み出されて、Ｘドライバ１４０にラッチされるとともに、走査線の選択に合わせて、ラッチされた表示データをデータ信号に変換して各列のデータ線１１４に供給する動作が、１フレームの期間をかけて１、２、３、…、３２０行目の走査線１１２について順番に実行される。
次の１フレームでは、同様な動作が繰り返される。ただし、液晶容量１２０に対する電圧極性は、所定の周期（例えば、１フレームの期間）毎に入れ替えられて、液晶１０５に直流成分が印加されるのが防止される。
なお、各画素に対する書込極性の反転については、走査線の行（ライン）毎、データ線の列毎、面反転、ドット反転が挙げられるが、本発明については、いずれも適用可能である。

次に、表示データの書き込み動作について簡単に説明する。
上述したように、信号ＴＥが、読み出し動作に同期してＨレベルのパルスとして出力されるので、そのパルス出力の間隔は、図６に示されるように、読み出し動作における１フレームの期間と同じ１６．７ミリ秒である。
ここで、外部のＭＰＵ１は、Ｈレベルとなる信号ＴＥの供給を受けても、表示メモリ６０の記憶内容を書き換える必要がない場合には、すなわち、表示パネル１００による表示される画像を変更する必要がない場合には、表示データを供給しない。一方、外部のＭＰＵ１は、表示メモリ６０の記憶内容を書き換える必要が生じた場合には、表示データを出力する前に、リセット信号／Ｒesとして、Ｌレベルのパルスを出力する。そして、ＭＰＵ１は、リセット信号／Ｒesを出力後にはじめて信号ＴＥを受信したときに、同期信号Ｖsyncを出力するとともに、この同期信号Ｖsyncの出力に続いて表示データを出力する。
このときに、ＭＰＵ１は、動画表示とする場合、リセット信号／Ｒesの出力後において、１回の同期信号Ｖsyncに続いて１フレーム分の表示データを出力する、という動作を複数フレームにわたって実行する。なお、１フレーム分の表示データを出力するのに要する期間は、１６．７ミリ秒よりも短い、例えば半分の期間であり、図６においてハッチングで示した期間に相当する（図９乃至図１２においても同様である）。
一方、ＭＰＵ１は、書き換える内容が静止画である場合、リセット信号／Ｒesの出力後に、１回の同期信号Ｖsyncに続いて書き換える必要のある表示データだけを出力する。

ここで、外部のＭＰＵ１から出力されたリセット信号／Ｒes、同期信号Ｖsyncは、Ｉ／Ｏ１２、内部バス１４、コマンドデコーダ１８、制御回路３０を介して変換回路５０に供給される。また、信号ＴＥは、上述したように、発振回路７２から変換回路５０に供給される。
このような、リセット信号／Ｒes、同期信号Ｖsyncおよび信号ＴＥの供給を受けた変換回路５０は、上述したような信号Ｑ４を出力する。詳細には、Ｑ４は、リセット信号／ＲesがＬレベルとなってから数えて信号ＴＥの立ち下がり回数が偶数回目（２、４、…、）となるタイミングから、信号ＴＥの立ち上がり回数が当該偶数に続く奇数回目（３、５、…、）となるタイミングまでＨレベルとなる。換言すれば、信号Ｑ４は、動画表示のための複数フレームにわたる表示データのうち、偶数フレーム目の表示データが出力される期間を含むような期間において、Ｈレベルとなる。

このため、動画表示のために、奇数（１、３、５、…）フレーム目の表示データが供給されるときには、信号Ｑ４がＬレベルとなる。奇数フレーム目の表示データは、一旦、列アドレスコントローラ３２によって第１バッファ４１に１行分格納された後に、読み出されて変換回路５０に供給される。信号Ｑ４がＬレベルであると、スイッチＳｗ１、Ｓｗ２は、図７（ａ）に示される状態となるので、ＬＵＴ５４による変換が無効とされる。このため、第１バッファ４１から読み出される表示データがＬＵＴ５４を経由せずにＩ／Ｏバッファ４３に格納される。そして、Ｉ／Ｏバッファ４３に格納された１行分の表示データは、表示メモリ６０のうち当該表示データが表す行に対応する記憶領域において書き込まれることとなる。例えばＩ／Ｏバッファ４３に格納された表示データが１行１列〜１行７２０列の画素に対応しているならば、表示メモリ６０において１行１列〜１行７２０列の画素に対応する記憶領域にそれぞれ書き込まれる。

なお、外部のＭＰＵ１から供給された表示データと同じ行の表示データを表示メモリ６０から読み出す方策として、例えば表示データに行を示すデータを付帯させるとともに、このデータで示される行を読出行として制御回路３０が行指定回路３４に設定することで可能である。
また、奇数フレーム目の表示データは、第１バッファ４１およびＩ／Ｏバッファ４３において１行分を単位として、すなわち１、２、３、…、３２０行目という順番で、格納および読出が実行される。

次に、動画表示のために、偶数（２、４、６、…）フレーム目の表示データが供給されると、当該表示データは、図７（ｂ）に示されるように、一旦、列アドレスコントローラ３２によって第１バッファ４１に１行分格納される一方、表示メモリ６０からは、第１バッファ４１に表示データが格納された行と同一行の表示データの１行分が、読み出されてＩ／Ｏバッファ４３に格納される。
ここで、偶数フレーム目の表示データが供給される場合には、信号Ｑ４はＨレベルとなるので、スイッチＳｗ１、Ｓｗ２は、図７（ｃ）に示される状態となり、ＬＵＴ５４による変換が有効となる。
詳細には、第１バッファ４１および第２バッファ４２からは同じ画素に対応する表示データがそれぞれ読み出されて、ＬＵＴ５４は、両者に対応するオーバードライブデータを読み出し、Ｉ／Ｏバッファ４３に格納する。Ｉ／Ｏバッファ４３に１行分のオーバードライブデータが格納されると、当該１行分のオーバードライブデータを、表示メモリ６０において対応する行に書き戻す。例えばＩ／Ｏバッファ４３に格納されたオーバードライブデータが２行１列〜２行７２０列の画素に対応しているならば、表示メモリ６０において２行１列〜２行７２０列の画素に対応する記憶領域にそれぞれ書き込まれる。なお、偶数フレーム目の表示データも、奇数フレームと同様に、第１バッファ４１およびＩ／Ｏバッファ４３において１行分を単位として、すなわち１、２、３、…、３２０行目という順番で、格納および読出が実行される。

なお、本実施形態では、静止画の書き換えであれば、ＭＰＵ１は、リセット信号／Ｒesの出力後に、１回の同期信号Ｖsyncに続いて書き換える必要のある表示データだけを出力するので、変換回路５０においては、動画表示における１フレーム目の表示データが供給される動作と同じとなる。すなわち、第１バッファ４１に１行分蓄積された後に読み出されて変換回路５０に供給されるが、信号Ｑ４がＬレベルとなるので、ＬＵＴ５４による変換が無効とされて、Ｉ／Ｏバッファ４３にそのまま格納される。このため、Ｉ／Ｏバッファ４３に格納された１行分の表示データは、表示メモリ６０のうち当該表示データが表す行に対応する記憶領域において書き込まれることとなる。なお、静止画の書き換えであれば、書き換える必要のある行の表示データだけが供給されるので、第１バッファ４１およびＩ／Ｏバッファ４３においては、その行のみに対応して表示データの格納および読出が実行される。

このように本実施形態において動画表示を行う場合、奇数フレーム目では、外部のＭＰＵ１から供給された表示データがそのまま表示メモリ６０に記憶された後に当該表示データが表示パネル１００に供給されるので、応答性を補償した表示とはならないが、偶数フレーム目では、供給された表示データと１フレーム前に供給されて表示メモリ６０に記憶された表示データとがＬＵＴ５４によってオーバードライブデータに変換されて、表示メモリ６０に書き戻された後に当該表示データが表示パネル１００に供給されるので、応答性を補償した表示が可能となる。
ここで、本実施形態において、必要となるメモリ容量は、従来から存在する表示メモリ６０のほかには、第１バッファ４１および第２バッファ４２のみで済み、両バッファはラインバッファに過ぎないので、必要とするメモリ容量を抑えることが可能となる。
また、外部のＭＰＵ１は、動画表示のための表示データを、静止画と同様に区別することなく供給すれば良いので、同期信号Ｖsync以外の信号等を電気光学装置１０に別途供給する必要もない。

ところで、本実施形態において、オーバードライブデータに基づく表示を１フレームおきに実行するが、フレーム毎としなかった理由は次の通りである。すなわち、表示メモリ６０にオーバードライブデータを書き込むとともに、当該オーバードライブデータを１フレーム後に読み出して、外部のＭＰＵ１から供給された表示データと比較してしまうと、表示メモリ６０に書き込んだオーバードライブデータは、もはや１フレーム前の表示データではないので、１フレーム前の階調（電圧）変化を求めることができないからである。 このため、本実施形態では、ＬＵＴ５４によりオーバードライブデータを求める場合には、その１フレーム前に表示データ（つまり、オーバードライブデータではなく、外部ＭＰＵ１により供給された素の表示データ）を表示メモリ６０に書き込むようにしたのである。
逆にいえば、オーバードライブデータの変換については、本実施形態のように１フレームおきではなく、２以上のフレームおきとしても良いのである。ただし、応答性として動画の表示品質は低下する。
携帯電話などで動画像を表示する場合には、通信上でのデータ転送スピードの制約から６０フレーム毎秒での動画を転送できない場合がある。この場合、半分の３０フレーム毎秒での動画像表示を行う場合がある。３０フレーム毎秒の動画表示であっても、画像が変化した場合の動画の表示品質を向上させるためには、オーバードライブが必要である。

＜第２実施形態＞
次に、本発明の第２実施形態に係る電気光学装置について説明する。
第１実施形態に係る電気光学装置１０では、同期信号Ｖsync、信号ＴＥ、リセット信号／Ｒesを入力する指定回路５２（図４参照）が信号Ｑ４を出力する一方、外部のＭＰＵ１から複数フレームにわたって表示データが供給された場合に、奇数フレームの表示データをそのまま表示メモリ６０に記憶する動作と、偶数フレームの表示データをオーバードライブデータに変換して表示メモリ６０に記憶する動作との切り換えを、当該信号Ｑ４にしたがって実行する構成とした。
第２実施形態では、外部のＭＰＵ１が、表示データを出力する前であって、第１実施形態においてリセット信号／ＲesがＬレベルとなるタイミングにおいて当該表示データが静止画であるか動画であるかを指定するコマンドを出力するとともに、当該コマンドの後に表示データを出力する一方、このコマンドのデコード結果にしたがって信号Ｑ４を制御回路３０が出力する構成となっている。
このため、第２実施形態では、変換回路５０において指定回路５２が存在せず、コマンドデコーダ１８によるデコード結果にしたがって制御回路３０が変換回路５０に対して信号Ｑ４を供給する構成となる。

次に第２実施形態に係る電気光学装置の動作について説明する。図８は、この動作を示すフローチャートである。
この図において、まずコマンドデコーダ１８は、外部のＭＰＵ１からのコマンドを外部バス３、Ｉ／Ｏ１２、内部バス１４を介して受信したか否かを判定する（ステップＳ１）。コマンドデコーダ１８は、受信していないと判定したならば、判定結果を「Ｎｏ」として処理手順をステップＳ１に戻し、なんらかのコマンドを受信するまで待機する。
一方、コマンドデコーダ１８は、なんらかのコマンドを受信すると、判定結果を「Ｙｅｓ」として、その受信したコマンドをデコードする（ステップＳ２）。そして、コマンドデコーダ１８は、受信したコマンドの内容が静止画または動画を指定するコマンドであるか、それ以外のコマンドであるかを判定する（ステップＳ３）。

ここで、コマンドデコーダ１８は、受信したコマンドの内容が静止画または動画を指定するコマンドでなければ、判定結果を「Ｎｏ」として、受信したコマンドの内容を制御回路３０に通知し、これにより、制御回路３０は、当該コマンドに応じた処理を実行する（ステップＳ７）。この後、処理手順をステップＳ１に戻し、次のコマンドの受信に備える。

一方、コマンドデコーダ１８は、受信したコマンドの内容が静止画または動画を指定するコマンドであれば、判定結果を「Ｙｅｓ」として、さらに、静止画を指定するコマンドである否かを判定する（ステップＳ４）。
コマンドデコーダ１８は、受信したコマンドの内容が静止画を指定するコマンドであれば、判定結果を「Ｙｅｓ」として、制御回路３０にその旨を通知し、これにより、制御回路３０は、信号Ｑ４をＬレベルとして変換回路５０に供給する（ステップＳ５）。したがって、静止画を指定するコマンドの後に供給される表示データは、そのまま表示メモリ６０に書き込まれる。

コマンドデコーダ１８は、受信したコマンドの内容が動画を指定するコマンドであれば、判定結果を「Ｎｏ」とし、制御回路３０にその旨を通知する。一方、制御回路３０は、動画を指定するコマンドに続いて供給される表示データが奇数（１、３、５、…、）フレーム目であれば信号Ｑ４をＬレベルとし、偶数（２、４、６、…、）フレーム目であれば信号Ｑ４をＨレベルとして変換回路５０に供給する（ステップＳ６）。したがって、第２実施形態においても、信号Ｑ４は、図９に示されるように、動画を指定するコマンドが出力されたタイミング（リセット信号／ＲesがＬレベルとなるタイミングに相当する）の後に供給される表示データのうち、偶数フレーム目に相当するものが供給される期間においてのみＨレベルとなるので、奇数フレームの表示データは、そのまま表示メモリ６０に書き込まれる一方、偶数フレーム目であれば、オーバードライブデータに変換されて表示メモリ６０に書き込まれる。
なお、コマンドデコーダ１８は、同期信号Ｖsyncが予め定められた複数フレームの期間で継続して供給されない場合、表示データの供給が終了したものとして、処理手順をステップＳ１に戻り、次のコマンドの受信に備えるが、例えば図９に示されるように、同期信号Ｖsyncが１フレームの期間だけ供給されない場合には、ステップＳ１に戻らず、ステップＳ６を持続する。

このように、第２実施形態においても、動画表示を行う場合、第１実施形態と同様に、奇数フレームでは、外部のＭＰＵ１から供給された表示データがそのまま表示メモリ６０に記憶された後に当該表示データが表示パネル１００に供給される一方、偶数フレームでは、供給された表示データと１フレーム前に供給されて表示メモリ６０に記憶された表示データとがオーバードライブデータに変換されて、表示メモリ６０に書き戻された後に当該表示データが表示パネル１００に供給されるので、応答性を補償した表示が可能となる。
なお、制御回路３０が、動画を指定するコマンドの後に供給される表示データが、偶数フレーム目であるのか、偶数目であるのかを判定するのは、例えば、動画を指定するコマンドの受信によってリセットするとともに、同期信号Ｖsyncの立ち上がりをカウントすることで可能である。

上述した第１および第２実施形態では、表示パネル１００のフレームの周期を１６．７ミリ秒（垂直走査周波数６０Ｈｚ）とし、これに合わせて動画の表示データの１フレーム分を外部のＭＰＵ１が供給する構成とした。すなわち、表示パネル１００において６０フレーム毎秒の表示がなされるのであれば、動画の表示データも６０フレーム毎秒で供給される構成とした。
ここで、表示パネル１００における表示サイズが対角で数インチ程度の大きさであるならば、動画の表示データを、例えば半分の３０フレーム毎秒に落としても表示品位の低下として視認されにくい。
なお、表示パネル１００の垂直周波数を落とすと、フリッカーの発生を招くので、ここでは、６０Ｈｚで固定とする。

表示データを３０フレーム毎秒に落としても供給する方法としては、ＭＰＵ１が、
（１）表示パネル１００において連続する２フレームに１回の割合で、表示データを１フレーム分供給する、
（２）表示パネル１００においてれ連続する２フレームのそれぞれに、同じ１フレーム分の表示データを供給する、
が考えられる。
図１０は、（１）とした場合を示す図である。この場合でも、信号Ｑ４を、偶数フレーム目の表示データが供給される期間においてＨレベルとすれば良い。なお、この場合、１フレーム分の画像データは、表示パネル１００において２フレームにわたって供給されることになる。すなわち、表示パネル１００においては同じ表示データに基づく表示が２フレーム分連続することになる。

図１１は、（２）とした場合であって最初に動画の１フレーム目が２回供給された場合の動作を示す図である。この場合に、第１実施形態の変換回路５０と同様とすると、同じ表示データ同士の比較によりオーバードライブデータを求めてしまうので、信号Ｑ４については、信号ＴＥ（同期信号Ｖsync）の１周期分だけ遅延させれば良い。
図１２は、（２）とした場合であって最初に動画の１フレーム目が１回供給され、引き続き動画の２フレーム目が２回供給された場合の動作を示す図である。この場合に、信号Ｑ４について信号ＴＥ（同期信号Ｖsync）の１周期分だけ遅延させると、同じ表示データ同士の比較によりオーバードライブデータを求めてしまうので、信号Ｑ４については、第１実施形態の変換回路５０と同様にして求めれば良い。

上述した説明では、書込極性の基準をコモン電極１０８に印加される電圧ＬＣcomとしているが、これは、画素１１０におけるＴＦＴ１１６が理想的なスイッチとして機能する場合であり、実際には、ＴＦＴ１１６のゲート・ドレイン間の寄生容量に起因して、オンからオフに状態変化するときにドレイン（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生する。液晶の劣化を防止するため、液晶容量１２０については交流駆動としなければならないが、コモン電極１０８への印加電圧ＬＣcomを書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による液晶容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、実際には、書込極性の基準電圧とコモン電極１０８の電圧ＬＣcomとを別々とし、詳細には、書込極性の基準電圧を、プッシュダウンの影響が相殺されるように、電圧ＬＣcomよりも高位側にオフセットして設定するようにしても良い。

さらに、上述した説明では、電圧無印加状態において白色を表示するノーマリーホワイトモードとしたが、電圧無印加状態において黒色を表示するノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で表示１ドットを構成して、カラー表示を行う構成としたが、さらに例えばＣ（シアン）を加えて４画素で表示ドットを構成しても良いし、単なる白黒表示としても良い。表示パネル１００は透過型に限られず、反射型や、両者の中間的な半透過半反射型であっても良い。
また、本発明は、液晶に限られず、電気的な変化に対して光学的な応答速度が低い電気光学材料を用いて表示を行う構成のすべてに適用可能である。

次に、上述した実施形態に係る電気光学装置１０を有する電子機器について説明する。図１３は、実施形態に係る電気光学装置１０を用いた携帯電話１２００の構成を示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１０を備えるものである。なお、電気光学装置１０のうち、表示パネル１００以外の構成要素については、携帯電話１２００に内蔵されるので、外観としては現れない。

なお、電気光学装置１０が適用される電子機器としては、図１３に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。

本発明の第１実施形態に係る電気光学装置の構成を示すブロック図である。 同電気光学装置における液晶パネルの構成を示す図である。 同液晶パネルにおける画素の構成を示す図である。 同電気光学装置における変換回路の構成を示す図である。 同変換回路における指定回路の構成を示す図である。 同電気光学装置の動作を説明するためのタイミングチャートである。 同電気光学装置の動作を説明するための図である。 第２実施形態に係る電気光学装置の動作を示すフローチャートである。 同電気光学装置の動作を説明するためのタイミングチャートである。 電気光学装置の別動作を説明するためのタイミングチャートである。 電気光学装置の別動作を説明するためのタイミングチャートである。 電気光学装置の別動作を説明するためのタイミングチャートである。 同電気光学装置を適用した電子機器の一例たる携帯電話を示す図である。

符号の説明

１０…電気光学装置、１８…コマンドデコーダ、３０…制御回路、４１…第１バッファ、４２…第２バッファ、５０…変換回路、６０…表示メモリ、１００…表示パネル、１１０…画素、１１２…走査線、１１４…データ線、１２０…液晶容量、１３０…Ｘドライバ、１４０…Ｙドライバ、１２００…携帯電話

Claims (9)

1. 複数行の走査線と複数列のデータ線との各交差に対応して設けられ、自身に対応する走査線が選択されたときに、自身に対応するデータ線に供給されたデータ信号に応じた階調となる画素と、
   前記画素に対応した記憶領域を有し、各記憶領域では、自身に対応する画素の階調を指定する表示データが記憶される表示メモリと、
   前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
   前記走査線駆動回路により選択される走査線に対応する画素の表示データを前記表示メモリから読み出し、当該表示データを前記データ信号に変換して、前記データ線に供給するデータ線駆動回路と、
   を有する電気光学装置の表示データ処理回路であって、
   前記表示メモリからの読み出しとは非同期で供給された表示データが前記表示メモリに書き込まれる前に一旦記憶される第１バッファと、
   前記第１バッファに記憶される表示データと同じ画素に対応する表示データが、前記表示メモリから読み出されて格納される第２バッファと、
   前記第１および第２バッファにそれぞれ記憶された表示データを入力し、両者に対応したオーバードライブデータに変換する変換回路と、
   前記変換回路により変換されたオーバードライブデータを、前記表示メモリに表示データとして書き戻す制御回路と、
   を具備することを特徴とする電気光学装置の表示データ処理回路。
2. 前記第１および第２バッファは、１行の走査線に対応する画素１行分の表示データの記憶が可能であり、
   前記第１バッファには、入力された表示データが１行分記憶され、
   前記第２バッファには、前記第１バッファに記憶される１行分の表示データと同じ行に対応する表示データが格納され、
   前記変換回路は、前記第１および第２バッファにそれぞれ記憶された表示データのうち同じ画素同士のものを入力し、両者に対応したオーバードライブデータに変換する
   ことを特徴とする請求項１に記載の電気光学装置の表示データ処理回路。
3. 供給される表示データが１フレーム分以下である場合、
   前記変換回路は、当該オーバードライブデータへの変換を無効とし、
   前記制御回路は、前記第１バッファに記憶された表示データをそのまま前記表示メモリに書き込む
   ことを特徴とする請求項１に記載の電気光学装置の表示データ処理回路。
4. 表示データが連続して１フレーム分を超えて入力される場合であって、前記第１および第２バッファにそれぞれ記憶された表示データを１フレーム分入力して、両者に対応したオーバードライブデータを変換したとき、
   前記変換回路は、次の１フレームの表示データをオーバードライブデータに変換することを無効とし、
   前記制御回路は、前記第１バッファに記憶された当該表示データをそのまま前記表示メモリに書き込む
   ことを特徴とする請求項１に記載の電気光学装置の表示データ処理回路。
5. 入力されたコマンドをデコードするデコーダを有し、
   前記変換回路は、前記デコーダに入力されたコマンドによって、静止画の表示が指定された場合に、前記第１および第２バッファにそれぞれ記憶された表示データの両者に対応したオーバードライブデータの変換を無効とする
   ことを特徴とする請求項１に記載の電気光学装置の表示データ処理回路。
6. 入力されたコマンドをデコードするデコーダを有し、
   前記デコーダに入力されたコマンドによって、動画の表示が指定され、かつ、表示データが連続して２フレーム分以上供給される場合に、
   前記変換回路は、
   前記第１および第２バッファにそれぞれ記憶された表示データを入力して、両者に対応したオーバードライブデータを１フレーム分変換した後、
   次の１フレームの表示データをオーバードライブデータに変換することを無効とする
   ことを特徴とする請求項１に記載の電気光学装置の表示データ処理回路。
7. 複数行の走査線と複数列のデータ線との各交差に対応して設けられ、自身に対応する走査線が選択されたときに、自身に対応するデータ線に供給されたデータ信号に応じた階調となる画素と、
   前記画素に対応した記憶領域を有し、各記憶領域では、自身に対応する画素の階調を指定する表示データが記憶される表示メモリと、
   前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
   前記走査線駆動回路により選択される走査線に対応する画素の表示データを前記表示メモリから読み出し、当該表示データを前記データ信号に変換して、前記データ線に供給するデータ線駆動回路と、
   を有する電気光学装置の表示データ処理方法であって、
   前記表示メモリからの読み出しとは非同期で供給される表示データに対応する画素と同じ画素に対応する表示データを、前記表示メモリから読み出し、
   当該供給された表示データと当該読み出した表示データとをそれぞれ入力し、両者に対応したオーバードライブデータに変換し、
   当該変換したオーバードライブデータを、前記表示メモリに表示データとして書き戻す
   ことを特徴とする電気光学装置の表示データ処理方法。
8. 複数行の走査線と複数列のデータ線との各交差に対応して設けられ、自身に対応する走査線が選択されたときに、自身に対応するデータ線に供給されたデータ信号に応じた階調となる画素と、
   前記画素に対応した記憶領域を有し、各記憶領域では、自身に対応する画素の階調を指定する表示データが記憶される表示メモリと、
   前記複数行の走査線を所定の順番で選択する走査線駆動回路と、
   前記走査線駆動回路により選択される走査線に対応する画素の表示データを前記表示メモリから読み出し、当該表示データを前記データ信号に変換して、前記データ線に供給するデータ線駆動回路と、
   前記表示メモリからの読み出しとは非同期で供給された表示データが前記表示メモリに書き込まれる前に一旦記憶される第１バッファと、
   前記第１バッファに記憶される表示データと同じ画素に対応する表示データが、前記表示メモリから読み出されて格納される第２バッファと、
   前記第１および第２バッファにそれぞれ記憶された表示データを入力し、両者に対応したオーバードライブデータに変換する変換回路と、
   前記変換回路により変換されたオーバードライブデータを、前記表示メモリに表示データとして書き戻す制御回路と、
   を具備することを特徴とする電気光学装置。
9. 請求項８に記載の電気光学装置を有することを特徴とする電子機器。

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