KR20140050304A

KR20140050304A - 쉬프트 레지스터 및 이를 이용한 게이트 구동회로

Info

Publication number: KR20140050304A
Application number: KR1020120116545A
Authority: KR
Inventors: 손기민
Original assignee: 하이디스 테크놀로지 주식회사
Priority date: 2012-10-19
Filing date: 2012-10-19
Publication date: 2014-04-29
Also published as: KR101407740B1

Abstract

본 발명은 표시장치의 게이트 라인으로 각각 순차적으로 스캔 신호를 공급하기 위해 순차 연결된 N개의 쉬프트 레지스터를 포함하며, 서로 이웃하는 쉬프트 레지스터의 출력신호가 일부분 오버랩되는 게이트 구동회로에 있어서, n번째 쉬프트 레지스터(n은 1이상 N이하의 자연수)는 (n-2)번째 또는 (n+2)번째 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 부트스트랩 노드로 출력하는 입력부; 상기 부트스트랩 노드와 연결되고, 상기 부트스트랩 노드의 신호에 의해 제1 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 제3 클럭신호에 의해 풀다운 신호를 활성화시켜 해당 게이트 라인으로 출력하는 풀다운부로 구성되는 출력부; 및 정방향 구동의 경우에는 제4 클럭신호에 의해 (n-1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하고 역방향 구동의 경우에는 제2 클럭신호에 의해 (n+1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하는 노이즈 제거부를 포함하여 이루어지는 것을 특징으로 하는 게이트 구동회로.

Description

쉬프트 레지스터 및 이를 이용한 게이트 구동회로{Shift Register and Gate Driving Circuit Using the Same}

본 발명은 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것으로, 보다 상세하게는 표시장치의 화면이 상하 반전하는 경우에 대응하여 스캔 방향이 조절 가능한 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것이다.

최근 휴대용 단말기에 적용되는 표시장치는 사용자의 의도에 따라 표시 화면의 위치 즉, 상하좌우가 반전되어 표시되어야 하는 경우가 있다. 이럴 경우 표시장치의 게이트 구동회로는 스캔 방향을 변경하여 출력되도록 설계될 필요성이 있다.

종래 양방향 쉬프트 레지스터는 대한민국 공개특허 제10-2009-0113738호에 예시된 바와 같이 다수의 박막 트랜지스터를 포함한다.

도 1은 종래 양방향 쉬프트 레지스터 간의 연결관계를 나타낸 게이트 구동회로의 블록도이고, 도 2은 정방향 구동시 타이밍도이고, 도 3은 역방향 구동시 타이밍도이다.

도 1에 도시된 게이트 구동회로는 도 2에 도시된 타이밍도에 나타난 바와 같이 정방향 구동시 6개의 클럭신호(CLK1~6)에 따라 첫번째 쉬프트 레지스터(ST 0)에서 마지막 쉬프트 레지스터(ST n+1)까지 순차적으로 구동되며, 도 3에 도시된 타이밍도에 나타난 바와 같이 역방향 구동시 6개의 클럭신호(CLK1~6)에 따라 마지막 쉬프트 레지스터(ST n+1)로부터 첫번째 쉬프트 레지스터(ST 0)까지 순차적으로 구동되는 방식으로 양방향 구동된다.

도 4는 도 1에서 블록으로 나타낸 종래 쉬프트 레지스터의 일 예를 보여주는 상세 회로도이고, 도 4를 참고로 보다 상세히 설명하면, 종래 쉬프트 레지스터는 쉬프트 레지스터가 동작하지 않는 타이밍에 입력되는 출력 클럭신호(도4에서는 CLK1)에 동기되어 P노드에 커플링이 발생하고, 이 신호로 인해 클럭 신호가 출력단으로 출력되지 않도록 P노드에 2개의 TFT(TrE1, TrE2)로 이루어진 노이즈 제거부를 구비하고 있다.

즉, TrE1, TrE2를 통해 전단 또는 후단의 저전압 출력 신호로 P노드를 VGL 레벨로 안정화시켜 커플링에 의한 이상 동작을 방지하는 것이다.

그러나 쉬프트 레지스터가 동작하는 타이밍을 살펴보면, 정방향 구동의 경우 Tr2를 통해 입력되는 VGL 레벨의 리셋 신호가 TrE2를 통해 입력되는 후단 쉬프트 레지스터의 출력신호와 1H 주기만큼 오버랩되어 도 5에 도시된 바와 같이 출력 신호에 왜곡이 일어나며, 역방향 구동의 경우 Tr1을 통해 입력되는 VGL 레벨의 리셋 신호가 TrE1을 통해 입력되는 전단 쉬프트 레지스터의 출력신호와 1H 주기만큼 오버랩되어 도 5에 도시된 바와 같이 출력 신호에 왜곡이 일어난다(1H는 1프레임 타임(1/주파수)/게이트 라인 수).

이와 같이 도 4에 도시된 바와 같은 종래 쉬프트 레지스터를 사용하는 게이트 구동회로는 양방향 구동을 구현함에 있어서, 전단 또는 후단의 출력신호를 P노드의 안정화에 사용하기 때문에 리셋 신호와 후단 출력 신호가 겹쳐져 출력 파형에 왜곡이 발생하는 문제점이 있다.

또한 도 4에 도시된 종래 쉬프트 레지스터는 노이즈 제거부가 클럭신호로만 온오프되기 때문에 노이즈 제거부의 스위칭소자들이 턴온되어도 안정적인 구동을 하기 위해 클럭수를 늘려 타이밍을 컨트롤해 주어야 하므로 적어도 6개의 클럭신호가 필요하며, 만약 도 2, 3과 같은 2오버랩 구동이 아닌 4오버랩 등의 구동에서는 더욱 많은 신호가 필요로 하게 되는 문제가 있다.

본 발명의 목적은 서로 이웃하는 쉬프트 레지스터의 출력신호가 일부 오버랩되는 양방향 게이트 구동회로에 있어서, 출력 파형에 왜곡이 발생하지 않도록 하는 쉬프트 레지스터 및 이를 이용한 구동회로를 제공하는 것이다.

본 발명의 다른 목적은 출력 신호가 다른 쉬프트 레지스터의 리셋 신호에 연결되지 않도록 하여 출력 파형에 왜곡이 발생하지 않도록 하는 쉬프트 레지스터 및 이를 이용한 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 전단 또는 후단의 출력신호를 부트스트랩 노드 안정화에 사용하는 양방향 게이트 구동회로에 있어서, 정방향 구동시 전단 출력신호만 안정화에 사용하고 역방향 구동시에는 후단 출력신호만 노이즈 제거에 사용하여 출력 파형에 왜곡이 발생하지 않도록 하는 쉬프트 레지스터 및 이를 이용한 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 정방향 또는 역방향 구동에 따라 전단 또는 후단 출력신호만 노이즈 제거에 사용함으로써 사용되는 클럭신호의 수를 감소하면서도 양방향 구동할 수 있는 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 가능한 적은 수의 클럭신호를 사용함으로써 전력 소모를 줄일 수 있는 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.

본 발명의 또 다른 목적은 가능한 적은 수의 클럭신호를 사용하여 회로 구조를 간단하게 만들 수 있는 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.

본 발명의 상기 및 기타 목적들은, 본 발명에 따른 쉬프트 레지스터 및 이를 이용한 게이트 구동회로에 의해 모두 달성될 수 있다.

본 발명에 따른 게이트 구동회로는, 표시장치의 다수의 게이트 라인으로 스캔 신호를 공급하기 위해 게이트 라인 각각에 순차 연결된 다수의 쉬프트 레지스터를 포함하며, 서로 이웃하는 쉬프트 쉬프트 레지스터의 출력신호가 일부분 오버랩되는 게이트 구동회로이다.

다수의 쉬프트 레지스터 중 n번째 쉬프트 레지스터(n은 1이상 N이하의 자연수)는, (n-2)번째 또는 (n+2)번째 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 부트스트랩 노드로 출력하는 입력부; 상기 부트스트랩 노드와 연결되고, 상기 부트스트랩 노드의 신호에 의해 제1 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 제3 클럭신호에 의해 풀다운 신호를 활성화시켜 해당 게이트 라인으로 출력하는 풀다운부로 구성되는 출력부; 및 정방향 구동의 경우에는 제4 클럭신호에 의해 (n-1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하고 역방향 구동의 경우에는 제2 클럭신호에 의해 (n+1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하는 노이즈 제거부를 포함하여 이루어지며, -1, -2, (N+1), (N+2)번째 쉬프트 레지스터의 출력신호의 출력신호는 게이트 스타트 펄스 또는 더미 쉬프트 레지스터의 출력신호인 것을 특징으로 한다.

상기 입력부는 게이트가 상기 (n-2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 구동시 게이트 하이 전압(VGH)을 갖고 역방향 구동시 게이트 로우 전압(VGL)을 갖는 정방향 입력 신호(FW)를 입력받고, 소스는 상기 부트스트랩 노드에 연결된 제1 스위칭 소자; 및 게이트가 상기 (n+2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 구동시 게이트 로우 전압(VGL)을 갖고 역방향 구동시 게이트 하이 전압(VGH)을 갖는 역방향 입력 신호(BW)를 입력받고, 소스는 상기 부트스트랩 노드에 연결된 제2 스위칭 소자를 포함한다.

상기 노이즈 제거부는 게이트가 상기 제4 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제3 스위칭 소자; 게이트가 정방향 구동시 게이트 하이 전압(VGH)을 갖고 역방향 구동시 게이트 로우 전압(VGL)을 갖는 정방향 입력 신호(FW)를 입력받고, 소스는 (n-1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제3 스위칭 소자의 소스에 연결된 제4 스위칭 소자; 게이트가 상기 제2 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제5 스위칭 소자; 및 게이트가 정방향 구동시 게이트 로우 전압(VGL)을 갖고 역방향 구동시 게이트 하이 전압(VGH)을 갖는 역방향 입력 신호(BW)를 입력받고, 소스는 (n+1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제5 스위칭 소자의 소스에 연결된 제6 스위칭 소자를 포함한다.

상기 출력부는 게이트가 상기 부트스트랩 노드에 연결되고, 드레인이 상기 제1 클럭신호를 입력받으며, 소스가 출력단에 연결된 제7 스위칭 소자; 및 게이트가 상기 제3 클럭신호에 연결되고 드레인이 기저전압단에 연결되고, 소스가 상기 출력단에 연결된 제8 스위칭 소자를 포함한다.

n번째 쉬프트 레지스터는 게이트 스타트 펄스에 의해 상기 부트스트랩 노드의 전압을 하강시키는 안정화부를 더 포함할 수 있으며, 안정화부는 게이트가 게이트 스타트 펄스를 입력받고, 드레인이 상기 기저전압단에 연결되고 소스가 상기 부트스트랩 노드에 연결된 제9 스위칭소자를 포함한다.

본 발명에 사용되는 제1 내지 제4 클럭신호는 서로 위상차를 가지고 전후 클럭신호와 적어도 1H씩 오버랩되도록 순차 반복 발생하는 클럭신호 CLK1 내지 CLK4 중 하나가 사용되고, 상기 n=4k+1(k는 0이상 n/4미만의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK1, CLK2, CLK3, CLK4이고, 상기 n=4k+2(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK2, CLK3, CLK4, CLK1이고, 상기 n=4k+3(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK3, CLK4, CLK1, CLK2이고, 상기 n=4k+4(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 클럭신호 CLK 4, CLK1, CLK2, CLK3이다.

위와 같은 본 발명은 이웃하는 쉬프트 레지스터의 출력신호가 일부 오버랩되는 양방향 게이트 구동회로에 있어서 전단 또는 후단의 출력신호를 부트스트랩 노드 안정화에 사용하더라도 출력 파형에 왜곡이 발생하지 않으며, 가능한 적은 수의 클럭신호로 양방향 구동을 구현할 수 있어 전력 소모를 줄일 수 있을 뿐만 아니라 회로 구조를 간단하게 만들 수 있는 효과를 갖는다.

도 1은 종래 양방향 게이트 구동회로의 블록도이다.
도 2는 종래 양방향 게이트 구동회로의 정방향 타이밍도이다.
도 3은 종래 양방향 게이트 구동회로의 역방향 타이밍도이다.
도 4는 종래 쉬프트 레지스터의 일 예를 보여주는 상세 회로도이다.
도 5는 종래 쉬프트 레지스터의 출력 파형을 보여주는 도면이다.
도 6은 본 발명에 따른 게이트 구동회로의 블록도이다.
도 7은 본 발명에 따른 게이트 구동회로에 사용될 수 있는 예시적인 클럭 신호를 보여주는 타이밍도이다.
도 8은 본 발명에 따른 게이트 구동회로에 사용될 수 있는 다른 예시적인 클럭 신호를 보여주는 타이밍도이다.
도 9는 본 발명에 따른 쉬프트 레지스터의 일 실시예를 보여주는 상세 회로도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 구동회로를 정방향 구동할 때의 일부 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 게이트 구동회로를 역방향 구동할 때의 일부 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 게이트 구동회로의 정방향 타이밍도이다.
도 13은 본 발명의 일 실시예에 따른 게이트 구동회로의 역방향 타이밍도이다.
도 14는 본 발명에 따른 쉬프트 레지스터의 출력 파형을 보여주는 도면이다.

본 발명에 따른 쉬프트 레지스터는, 도 6에 도시된 바와 같이 표시장치의 다수의 게이트 라인으로 스캔 신호를 공급하기 위해 게이트 라인 각각에 순차 연결된다.

순차 연결된 쉬프트 레지스터의 앞뒤에 각각 더미 쉬프트 레지스터가 위치하며, 더미 쉬프트 레지스터는 쉬프트 레지스터와 동일 또는 유사한 구조를 갖는다.

더미 쉬프트 레지스터의 출력은 표시영역에 영향을 미치지는 않으며, 본 발명의 일 실시예에 따른 게이트 구동회로를 도시하는 도 6에는 순차 연결된 쉬프트 레지스터 앞뒤에 각각 2개의 더미 쉬프트 레지스터가 위치하나 게이트 구동회로의 구동 타입(싱글, 듀얼, 2H구동, 4H구동 등)에 따라 1이상의 더미 쉬프트 레지스터를 적절히 선택하여 사용할 수 있다.

본 발명에 따른 게이트 구동회로에 사용되는 쉬프트 레지스터에서 출력되는 출력신호는 도 2와 도 3에 도시된 바와 같이 서로 이웃하는 쉬프트 레지스터와 오버랩되는 신호로서 쉬프트 레지스터의 동작구간에서 (n-2)번째 쉬프트 레지스터(또는 제1 전단 쉬프트 레지스터) 및 (n+2)번째 쉬프트 레지스터(또는 제1 후단 쉬프트 레지스터)의 출력신호가 n번째 쉬프트 레지스터를 세트(set)시키거나 리셋시키는 신호로 사용되고, 쉬프트 레지스터가 동작하지 않는 구간에서 (n-1)번째 쉬프트 레지스터(또는 제2 전단 쉬프트 레지스터) 또는 (n+1)번째 쉬프트 레지스터(또는 제2 후단 쉬프트 레지스터)의 출력신호가 출력단으로 노이즈가 발생되지 않도록 하는 노이즈 제거 신호로 사용되는 것을 특징으로 한다.

이러한 쉬프트 레지스터의 연결관계를 보다 상세히 설명하면, 게이트 구동회로가 표시패널 일측 비표시영역에 배치되어 각각의 게이트 라인을 구동하는 싱글 타입인 경우 n=9라면 (n-2)번째 쉬프트 레지스터는 7번째 쉬프트 레지스터이고, (n-1)번째 쉬프트 레지스터는 8번째 쉬프트 레지스터이고, (n+1)번째 쉬프트 레지스터는 10번째 쉬프트 레지스터이며, (n+2)번째 쉬프트 레지스터는 11번째 쉬프트 레지스터이다.

또한 본 발명에 따른 쉬프트 레지스터를 채용한 게이트 구동회로가 표시 패널의 양측 비표시영역에 배치되어 각각의 게이트 라인을 홀수(1,3,5…)와 짝수(2,4,6…)로 구분하여 구동하는 경우는 듀얼 타입인 경우 n=9라면 (n-2)번째 쉬프트 레지스터는 5번째 쉬프트 레지스터이고, (n-1)번째 쉬프트 레지스터는 7번째 쉬프트 레지스터이고, (n+1)번째 쉬프트 레지스터는 11번째 쉬프트 레지스터이며, (n+2)번째 쉬프트 레지스터는 13번째 쉬프트 레지스터이다.

본 발명에 따른 쉬프트 레지스터를 채용한 게이트 구동회로가 2H, 4H 구동인지 여부에 따라 (n-2), (n-1), (n+1), (n+2)번째 쉬프트 레지스터가 달라질 수는 있으나 어떠한 경우라도 (n-2), (n-1), n, (n+1) 및 (n+2)번째 쉬프트 레지스터는 도 6에 도시된 바와 같이 순차 연결된 쉬프트 레지스터들이다.

또한 본 발명에 따른 쉬프트 레지스터는 도 6에 도시된 바와 같이 종래 쉬프트 레지스터보다 적은 4개의 클럭신호(CLK1~CLK4)를 사용한다. CLK1 내지 CLK4는 전후 클럭신호와 1/4주기 오버랩되도록 위상차를 가지고 순차 반복되는 신호로서 도 7에 도시된 바와 같은 서로 위상차를 가지고 전후 클럭신호와 적어도 1H씩 오버랩되도록 순차 반복 발생하는 클럭신호, 도 8에 도시된 바와 같이 2H씩 오버랩되도록 순차 반복 발생하는 클럭신호 등 중첩되는 구간의 길이는 게이트 구동회로의 구동 방법(2H, 4H, 2overlap, 4overlap 등)에 따라 달라진다(역방향 구동의 경우 CLK4부터 CLK1으로 클럭신호 발생 순서가 반대임).

그러나 서로 연속하지 않는 클럭신호(CLK1(2)과 CLK3(4))는 서로 하이전압을 갖는 구간이 중첩되지 않으며, 서로 연속하는 클럭신호는 동일한 구간이 오버랩되는 신호이다.

또한 각 쉬프트 레지스터에 4개의 클럭신호가 모두 사용되며, (n-2)번째 쉬프트 레지스터에 CLK1가 출력 클럭신호로 사용된 경우 (n-1)번째 쉬프트 레지스터에는 CLK2가 출력 클럭신호로 사용되고, n번째 쉬프트 레지스터에는 CLK3이 출력 클럭신호로 사용되며, (n+1)번째 쉬프트 레지스터에는 CLK4가 출력 클럭신호로 사용되며, (n+2)번째 쉬프트 레지스터에는 다시 CLK1이 출력 클럭신호로 사용되는 방식으로 변경되어 사용되며, 이러한 사항은 당업자에게 용이하게 이해될 수 있다.

이러한 본 발명에 따른 쉬프트 레이스터의 일 실시예가 도 9에 도시되어 있다.

도 9에 도시된 바와 같이, 본 발명에 따른 쉬프트 레지스터는 입력부(10), 출력부(20), 노이즈 제거부(30) 및 안정화부(40)를 포함하여 이루어지며, 그 구체적인 구성을 설명하면 다음과 같다.

1. 입력부

본 발명의 입력부(10)는 (n-2)번째 쉬프트 레지스터의 출력신호에 의해 정방향(FW) 입력 신호를 입력받고, (n+2)번째 쉬프트 레지스터의 출력신호에 의해 역방향(BW) 입력 신호를 입력받는다.

정방향 입력 신호(FW)는 정방향 구동일 때 게이트 하이 전압(VGH)이고, 역방향 구동일 때 게이트 로우 전압(VGL)인 반면 역방향 입력 신호(BW)는 정방향 구동일 때 게이트 로우 전압(VGL)이고 역방향 구동일 때 게이트 하이 전압(VGH)이다.

입력부(10)는 그 입력신호를 출력단(Gout(N))에 연결된 부트스트랩 노드(또는 P 노드)에 전달한다.

이와 같은 입력부(10)는 도 9에 도시된 바와 같이 두 개의 스위칭 소자(T1, T2)로 구성될 수 있다. T1은 게이트가 상기 (n-2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 입력 신호를 입력받고, 소스는 P 노드에 연결되며, T2는 게이트가 상기 (n+2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 역방향 입력 신호를 입력받고, 소스는 P노드에 연결된다.

P노드에 게이트 하이 전압이 입력되어 P노드의 전압이 상승하면 쉬프트 레지스터는 동작을 위해 세트(set)되고, P노드에 게이트 로우 전압이 입력되어 P노드의 전압이 하강하면 쉬프트 레지스터는 리셋(reset)된다.

앞에서 첫번째 및 두번째 쉬프트 레지스터와 뒤에서 첫번째 및 두번째 쉬프트 레지스터는 (n-2)번째 쉬프트 레지스터 또는 (n+2)번째 쉬프트 레지스터의 출력신호가 없으므로 이 경우 게이트 스타트 펄스(STP) 또는 더미 쉬프트 레지스터의 출력신호가 (n-2) 또는 (n+2)번째 쉬프트 레지스터의 출력신호로 사용된다.

따라서 본 발명의 일실시예에 따른 게이트 구동회로를 도시하고 있는 도 6에서는 앞에서 첫번째 쉬프트 레지스터인 더미 쉬프트 레지스터 1과 뒤에서 첫번째 쉬프트 레지스터인 더미 쉬프트 레지스터 4는 STP1를 (n-2) 또는 (n+2)번째 쉬프트 레지스터의 출력신호로 사용하며, 앞에서 두번째 쉬프트 레지스터이 더미 쉬프트 레지스터 2와 뒤에서 두번째 쉬프트 레지스터인 더미 쉬프트 레지스터 3은 STP2를 (n-2) 또는 (n+2)번째 쉬프트 레지스터의 출력신호로 사용한다.

2. 출력부

본 발명에 따른 출력부(20)는 P노드와 연결되고 P노드의 신호에 의해 출력 클럭신호를 활성화시켜 출력단으로 출력하며, 이 신호는 연결된 게이트 라인으로 공급된다.

출력부는 쉬프트 레지스터가 세트되어 동작 구간에 있을 때 입력되는 출력 클럭신호(CLK1)를 활성화시켜 풀업 출력신호로 내보내고, 그 이후에는 풀다운 출력신호를 출력하여야 하며, 출력 클럭신호는 T1 및 T2의 게이트로 입력되는 입력신호와 하이 전압을 갖는 구간이 중복되지 않는 신호이다.

이와 같은 출력부(20)는 도 7에 도시된 바와 같이 두 개의 스위칭 소자(T7, T8)로 구성될 수 있다.

구체적으로 T7은 게이트가 P 노드에 연결되고 드레인은 출력 클럭신호(또는 제1 클럭신호)(CLK1)를 입력받고 소스는 출력단(Gout(N))에 연결되며, T8은 게이트가 제3 클럭신호(CLK3)를 입력받고 드레인은 기저전압단에 연결되고 소스는 출력단에 연결된다.

P노드가 게이트 하이 전압(VGH)으로 프리차지(precharge)된 세트 상태에서 T7의 드레인으로 하이(high) 전압을 갖는 제1 클럭신호가 입력되면 P노드는 부트스트랩되게 되며 이 때 제1 클럭신호(CLK1)가 T7을 통해 출력단으로 출력되며, 제1 클럭신호에 이어 하이 전압을 갖는 제3 클럭신호(CLK3)에 의해 VGL 레벨의 풀다운 신호가 출력단으로 출력되며, 출력단(N Gout)의 전압상태는 지속적으로 기저전압(VGL) 상태로 유지된다.

3. 노이즈 제거부

위와 같이 입력부를 통해 입력신호가 입력되어 쉬프트 레지스터가 세트되고, 출력부를 통해 출력 신호가 출력되고 다시 입력부를 통해 리셋신호가 입력되어 쉬프트 레지스터가 리셋되는 구간을 쉬프트 레지스터의 동작 구간이라고 한다. 그러나 쉬프트 레지스터가 동작하지 않는 구간에도 출력부에는 하이 전압을 갖는 제1 클럭신호가 입력되며, 하이 전압을 갖는 제1 클럭신호가 입력되는 타이밍에 P노드가 플로팅(floating) 상태로 유지되면 출력단으로 원하지 않는 신호가 노이즈로 출력될 수 있다.

이러한 노이즈를 제거하기 위한 구성이 도 9의 노이즈 제거부(30)이다.

본 발명에 따른 노이즈 제거부(30)는 출력 클럭신호인 제1 클럭신호가 입력되는 타이밍에 P노드가 플로팅 상태가 되지 않도록 한다.

즉, 정방향 구동의 경우에는 제1 클럭신호가 입력되는 타이밍에 (n-1)번째 쉬프트 레지스터의 출력신호만 P 노드로 입력되도록 하고, 역방향 구동의 경우에는 제1 클럭신호가 입력되는 타이밍 (n+1)번째 쉬프트 레지스터의 출력신호만 P노드로 입력되도록 한다.

쉬프트 레지스터가 동작하지 않는 구간에서 (n-1)번째 쉬프트 레지스터 및 (n+1)번째 쉬프트 레지스터의 출력신호는 VGL 레벨로 유지되기 때문에 이러한 전후단 쉬프트 레지스터의 출력신호로 P노드를 안정화시켜 출력 클럭신호가 P노드에 커플링되어 노이즈를 출력시키는 것을 방지할 수 있다.

종래 쉬프트 레지스터의 경우에도 전후단 쉬프트 레지스터의 출력을 출력 클럭신호가 입력되기 전에 P노드로 입력시켜 노이즈를 제거하였다.

그러나 본 발명의 노이즈 제거부(30)가 정방향 구동의 경우에는 전단 쉬프트 레지스터의 출력신호만을 사용하고 역방향 구동의 경우에는 후단 쉬프트 레지스터의 출력신호만을 사용하는데 반해 종래 노이즈 제거부(30)는 정방향 구동 또는 역방향 구동 여부에 관계없이 전후단 쉬프트 레지스터의 출력신호를 모두 P노드로 입력되도록 함으로써 동작구간에서 출력파형에 왜곡을 발생시키는 문제가 있었다.

즉, 도 4에 도시된 종래 노이즈 제거부를 보면, 정방향 구동의 경우 TrE2의 드레인 신호인 Vout(k+1)와 리셋 신호인 Vout(k+2)는 1H 주기 만큼 오버랩되며, 리셋 타이밍에 TrE2와 Tr2가 동시에 턴온 상태에 있게 되고 그로 인하여 V_R(VGL 레벨)신호에 의해 Vout(k+1) 신호가 도 5에 도시된 바와 같이 Vout(k+2)와 오버랩되는 구간에서 왜곡이 일어나는 것이다(역방향 구동의 경우에는 Vout(k-1)이 Vout(k-2)와 오버랩되는 구간에서 왜곡이 일어남).

이는 연결된 모든 쉬프트 레지스터의 출력 파형에 도 5에 도시된 바와 같은 왜곡이 발생됨을 의미한다.

이에 반해 본 발명에 따른 노이즈 제거부는 정방향 구동의 경우에는 후단 쉬프트 레지스터의 출력신호가 P노드로 입력되지 않게 하고, 역방향 구동의 경우에는 전다 쉬프트 레지스터의 출력신호가 P노드로 입력되지 않게 함으로써 쉬프트 레지스터의 동작구간에서 리셋 타이밍에 전단 또는 후단 쉬프트 레지스터의 출력신호가 입력됨으로써 발생하는 신호 왜곡을 방지할 수 있다.

이러한 본 발명의 노이즈 제거부(30)는 도 9에 도시된 바와 같이 네 개의 스위칭 소자(T3, T4, T5, T6)로 구성될 수 있다.

구체적으로 T3는 게이트가 제4 클럭신호(CLK4)를 입력받고, 드레인은 P 노드에 연결되고, 소스는 T4의 드레인에 연결된 스위칭 소자이며, T4는 게이트가 정방향 입력 신호(FW)를 입력받고, 소스는 (n-1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 T3의 소스에 연결된 스위칭 소자이다.

T4는 정방향 입력 신호(FW)에 의해 정방향 구동의 경우에만 턴온되어 전단 쉬프트 레지스터(n-1)의 출력신호가 P노드로 입력되도록 하고 T3는 정방향 구동시 제1 클럭신호(CLK1)에 앞서 하이 전압을 갖는 제4 클럭신호(CLK4)에 의해 턴온되므로 쉬프트 레지스터가 동작하지 않는 구간에서 출력단으로 노이즈가 출력되지 않도록 한다.

또한 T5는 게이트가 상기 제2 클럭신호(CLK2)를 입력받고, 드레인은 P 노드에 연결되고 소스는 T6의 도레인에 연결된 스위칭 소자이며, T6는 역방향 입력 신호(BW)를 입력받고, 소스는 (n+1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 T5의 소스에 연결된 스위칭 소자이다.

T5는 역방향 입력 신호(BW)에 의해 역방향 구동의 경우에만 턴온되어 후단 쉬프트 레지스터(n+1)의 출력신호가 P노드로 입력되도록 하고 T6는 역방향 구동시 제1 클럭신호(CLK1)에 앞서 하이 전압을 갖는 제2 클럭신호(CLK2)에 의해 턴온되므로 쉬프트 레지스터가 동작하지 않는 구간에서 출력단으로 노이즈가 출력되지 않도록 한다.

(n-1)번째 쉬프트 레지스터의 출력신호 또는 (n+1)번째 쉬프트 레지스터의 출력신호가 존재하지 않는 앞에서 첫번째 및 뒤에서 첫번째 쉬프트 레지스터의 경우 게이트 게이트 스타트 펄스(STP) 가 (n-1) 또는 (n+1)번째 쉬프트 레지스터의 출력신호로 사용될 수 있다.

본 발명의 일실시예에 따른 게이트 구동회로를 도시하고 있는 도 6에서는 앞에서 첫번째 및 뒤에서 첫번째 쉬프트 레지스터인 더미 쉬프트 레지스터 1, 4에 입력되는 (n-1) 또는 (n+1)번째 쉬프트 레지스터의 출력신호로서 출력 클럭신호와 일부 구간 중첩되며, 출력 클럭신호에 앞서 하이 전압을 갖는 STP2 신호를 사용한다.

4. 안정화부

본 발명에 따른 쉬프트 레지스터는 앞서 설명한 입력부(10), 출력부(20), 노이즈 제거부(30)로 구성될 수 있다.

그러나 이렇게 구성된 쉬프트 레지스터는 구동 초기에 첫 프레임에서 이상 구동을 할 가능성이 있으므로 구동 초기에 P노드를 기저전압 상태로 안정화시켜줄 안정화부(50)를 사용하는 경우 이러한 이상 구동 가능성을 차단할 수 있다.

이러한 안정화부는 도 9에 도시된 바와 같이 게이트가 게이트 스타트 펄스(STP1)를 입력받고, 드레인이 기저전압단(VGL)에 연결되소 소스가 P노드에 연결된 스위칭 소자로 구성할 수 있다.

그러나 STP 신호를 받아서 구동되는 더미 쉬프트 레지스터에 이러한 안정화부를 구성할 경우 입력과 리셋 타이밍이 겹쳐 정상 구동을 하지 못하게 되므로 STP신호를 입력으로 사용하는 더미 쉬프트 레지스터에는 안정화부가 구비되지 않도록 하여야 한다.

위와 같은 본 발명에 따른 쉬프트 레지스터의 동작을 정방향 구동과 역방향 구동으로 나누어 보다 상세히 설명하면 다음과 같다.

1. 정방향 구동(도 9 및 도 10 참조)

(n-2)번째 쉬프트 레지스터의 출력 클럭신호인 CLK3이 하이 전압을 갖는 타이밍에 n번째 쉬프트 레지스터의 T1 게이트에 (n-2)번째 쉬프트 레지스터의 출력신호가 인가되면 T1이 턴온되어 VGH의 정방향 입력신호(FW)가 P노드로 입력되고 P노드가 프리차지(precharge)된다(도 10의 t1 구간).

1/4주기 이후 하이 전압을 갖는 CLK4에 의해 T3는 턴온되고 정방향 구동시 항상 게이트 하이 전압(VGH)을 갖는 정방향 입력신호에 의해 턴온되어 있는 T4를 통해 (n-1)번째 쉬프트 레지스터의 출력신호가 P노드로 입력된다. (n-1)번째 쉬프트 레지스터의 출력클럭신호도 CLK4이기 때문에 이때 입력되는 (n-1)번째 쉬프트 레지스터의 출력신호는 하이 전압을 가지며, 이 역시 P노드를 프리차지 시킨다(t2 구간).

다시 1/4주기 이후 하이 전압을 갖는 CLK1이 T7의 드레인으로 입력되면 프리타지된 P노드는 부트스트랩되게 되며 이 때 CLK1은 턴온된 T7을 통해 하이 전압을 갖는 출력신호 파형으로 출력된다(t3 구간).

CLK1이 하이 전압을 갖는 1/2주기 이후 하이 전압을 갖는 CLK3에 의해 T8는 턴온되며 T8을 통해 출력단으로 기저전압이 출력된다. 또한 CLK3을 출력 클럭신호로 사용하는 (n+2)번째 쉬프트 레지스터의 출력신호에 의해 T2가 턴온되어 게이트 로우 전압(VGL)을 갖는 역방향 입력신호(BW)가 P노드로 입력되어 n번째 쉬프트 레지스터는 리셋되며, T7이 턴오프되어 CLK1이 하이가 되는 타이밍에도 하이 전압을 갖는 출력신호가 출력되지 않는다.

다만, n번째 쉬프트 레지스터가 동작하지 않는 구간에 T7으로 입력되는 CLK1에 의해 출력단으로 노이즈가 출력하지 않도록 CLK1보다 반주기 앞서 하이 전압을 CLK4에 의해 턴온되는 T3와 FW신호에 의해 정방향 구동시 항상 턴온되는 T4를 통해 쉬프트 레지스터가 동작하지 않는 구간에 항상 VGL레벨 신호를 갖는 (n-1)번째 쉬프트 레지스터의 출력신호가 입력되어 P노드가 플로팅 상태가 되지 않도록 한다.

2. 역방향 구동(도 9 및 도 11 참조)

(n+2)번째 쉬프트 레지스터의 출력 클럭신호인 CLK3이 하이 전압을 갖는 타이밍에 n번째 쉬프트 레지스터의 T2 게이트에 (n+2)번째 쉬프트 레지스터의 출력신호가 인가되면 T2가 턴온되어 VGH의 역방향 입력신호(BW)가 P노드로 입력되고 P노드가 프리차지(precharge)된다(도 11의 t1 구간).

1/4주기 이후 하이 전압을 갖는 CLK2에 의해 T5는 턴온되고 역방향 구동시 항상 게이트 하이 전압(VGH)을 갖는 역방향 입력신호에 의해 턴온되어 있는 T6를 통해 (n+1)번째 쉬프트 레지스터의 출력신호가 P노드로 입력된다. (n+1)번째 쉬프트 레지스터의 출력클럭신호도 CLK2이기 때문에 이때 입력되는 (n+1)번째 쉬프트 레지스터의 출력신호는 하이 전압을 가지며, 이 역시 P노드를 프리차지 시킨다(t2 구간).

CLK1이 하이 전압을 갖는 1/2주기 이후 하이 전압을 갖는 CLK3에 의해 T8는 턴온되며 T8을 통해 출력단으로 기저전압이 출력된다. 또한 CLK3을 출력 클럭신호로 사용하는 (n-2)번째 쉬프트 레지스터의 출력신호에 의해 T1이 턴온되어 게이트 로우 전압(VGL)을 갖는 정방향 입력신호(FW)가 P노드로 입력되어 n번째 쉬프트 레지스터는 리셋되며, T7이 턴오프되어 CLK1이 하이가 되는 타이밍에도 하이 전압을 갖는 출력신호가 출력되지 않는다.

다만, n번째 쉬프트 레지스터가 동작하지 않는 구간에 T7으로 입력되는 CLK1에 의해 출력단으로 노이즈가 출력하지 않도록 CLK1보다 1/4주기 앞서 하이 전압을 CLK2에 의해 턴온되는 T5와 BW신호에 의해 역방향 구동시 항상 턴온되는 T6를 통해 쉬프트 레지스터가 동작하지 않는 구간에 항상 VGL레벨 신호를 갖는 (n+1)번째 쉬프트 레지스터의 출력신호가 입력되어 P노드가 플로팅 상태가 되지 않도록 한다.

상기 설명된 본 발명에 따른 쉬프트 레지스터의 동작에 따라 정방향 구동시 첫번째 쉬프트 레지스터부터 마지막 쉬프트 레지스터까지 적어도 1H씩 중첩되는 출력파형이 도9에 도시된 바와 같이 왜곡 없이 순차적으로 출력되며, 역방향 구동시에도 마지막 쉬프트 레지스터부터 첫번째 쉬프트 레지스터까지 적어도 1H씩 중첩되는 출력 파형이 왜곡 없이 순차적으로 출력된다.

지금까지 본 발명에 따른 쉬프트 레지스터를 구체적인 실시예로 한정되게 설명하였으나 특허청구범위에서 청구된 발명의 사상 및 그 영역을 이탈하지 않으면서 다양한 변화 및 변경이 있을 수 있음을 이해하여야 할 것이다.

10 : 입력부 20 : 출력부
30 : 노이즈 제거부 40 : 안정화부

Claims

표시장치의 게이트 라인으로 각각 순차적으로 스캔 신호를 공급하기 위해 순차 연결된 N개의 쉬프트 레지스터를 포함하며, 서로 이웃하는 쉬프트 레지스터의 출력신호가 일부분 오버랩되는 게이트 구동회로에 있어서,
n번째 쉬프트 레지스터(n은 1이상 N이하의 자연수)는,
(n-2)번째 또는 (n+2)번째 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 부트스트랩 노드로 출력하는 입력부;
상기 부트스트랩 노드와 연결되고, 상기 부트스트랩 노드의 신호에 의해 제1 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 제3 클럭신호에 의해 풀다운 신호를 활성화시켜 해당 게이트 라인으로 출력하는 풀다운부로 구성되는 출력부; 및
정방향 구동의 경우에는 제4 클럭신호에 의해 (n-1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하고 역방향 구동의 경우에는 제2 클럭신호에 의해 (n+1)번째 쉬프트 레지스터의 출력신호를 상기 부트스트랩 노드로 출력하는 노이즈 제거부;
를 포함하여 이루어지며, -1, -2, (N+1), (N+2)번째 쉬프트 레지스터의 출력신호의 출력신호는 게이트 스타트 펄스 또는 더미 쉬프트 레지스터의 출력신호인 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서,
상기 입력부는,
게이트가 상기 (n-2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 구동시 게이트 하이 전압(VGH)을 갖고 역방향 구동시 게이트 로우 전압(VGL)을 갖는 정방향 입력 신호(FW)를 입력받고, 소스는 상기 부트스트랩 노드에 연결된 제1 스위칭 소자; 및
게이트가 상기 (n+2)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 구동시 게이트 로우 전압(VGL)을 갖고 역방향 구동시 게이트 하이 전압(VGH)을 갖는 역방향 입력 신호(BW)를 입력받고, 소스는 상기 부트스트랩 노드에 연결된 제2 스위칭 소자;
를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서,
상기 노이즈 제거부는
게이트가 상기 제4 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제3 스위칭 소자;
게이트가 정방향 구동시 게이트 하이 전압(VGH)을 갖고 역방향 구동시 게이트 로우 전압(VGL)을 갖는 정방향 입력 신호(FW)를 입력받고, 소스는 (n-1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제3 스위칭 소자의 소스에 연결된 제4 스위칭 소자;
게이트가 상기 제2 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제5 스위칭 소자; 및
게이트가 정방향 구동시 게이트 로우 전압(VGL)을 갖고 역방향 구동시 게이트 하이 전압(VGH)을 갖는 역방향 입력 신호(BW)를 입력받고, 소스는 (n+1)번째 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제5 스위칭 소자의 소스에 연결된 제6 스위칭 소자;
를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서,
상기 출력부는
게이트가 상기 부트스트랩 노드에 연결되고, 드레인이 상기 제1 클럭신호를 입력받으며, 소스가 출력단에 연결된 제7 스위칭 소자; 및
게이트가 상기 제3 클럭신호에 연결되고 드레인이 기저전압단에 연결되고, 소스가 상기 출력단에 연결된 제8 스위칭 소자;
를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항에 있어서,
n번째 쉬프트 레지스터는 게이트 스타트 펄스에 의해 상기 부트스트랩 노드의 전압을 하강시키는 안정화부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
제5항에 있어서,
상기 안정화부는
게이트가 게이트 스타트 펄스를 입력받고, 드레인이 상기 기저전압단에 연결되고 소스가 상기 부트스트랩 노드에 연결된 제9 스위칭소자를 포함하는 것을 특징으로 하는 게이트 구동회로.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 내지 제4 클럭신호는 정방향 구동의 경우 제1 클럭신호로부터 제4 클럭신호의 순으로 전후 클럭신호와 1/4주기 오버랩되도록 위상차를 가지고 순차 반복하며, 역방향 구동의 경우 정방향 구동과 역방향인 제4 클럭신호로부터 제1 클럭신호의 순으로 전후 클럭신호와 1/4주기 오버랩되도록 위상차를 가지고 순차 반복하는 클럭신호 CLK1 내지 CLK4 중 하나가 사용되고,
상기 n=4k+1(k는 0이상 n/4미만의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK1, CLK2, CLK3, CLK4이고,
상기 n=4k+2(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK2, CLK3, CLK4, CLK1이고,
상기 n=4k+3(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 각각 클럭신호 CLK3, CLK4, CLK1, CLK2이고,
상기 n=4k+4(k는 0이상 n/4이하의 정수)일 경우 상기 제1 내지 제4 클럭신호는 클럭신호 CLK 4, CLK1, CLK2, CLK3인 것을 특징으로 하는 게이트 구동회로.
게이트가 제1 입력신호를 입력받고, 드레인은 정방향 구동시 게이트 하이 전압(VGH)을 갖고 역방향 구동시 게이트 로우 전압(VGL)을 갖는 정방향 입력 신호(FW)를 입력받고, 소스는 부트스트랩 노드에 연결된 제1 스위칭 소자;
게이트가 제4 입력신호를 입력받고, 드레인은 정방향 구동시 게이트 로우 전압(VGL)을 갖고 역방향 구동시 게이트 하이 전압(VGH)을 갖는 역방향 입력 신호(BW)를 입력받고, 소스는 상기 부트스트랩 노드에 연결된 제2 스위칭 소자;
게이트가 제4 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제3 스위칭 소자;
게이트가 정방향 구동시 상기 정방향 입력 신호(FW)를 입력받고, 소스는 제2 입력신호를 입력받고, 드레인은 상기 제3 스위칭 소자의 소스에 연결된 제4 스위칭 소자;
게이트가 상기 제2 클럭신호를 입력받고, 드레인은 상기 부트스트랩 노드에 연결된 제5 스위칭 소자;
게이트가 상기 역방향 입력 신호(BW)를 입력받고, 소스는 제3 입력신호를 입력받고, 드레인은 상기 제5 스위칭 소자의 소스에 연결된 제6 스위칭 소자;
게이트가 상기 부트스트랩 노드에 연결되고, 드레인이 상기 제1 클럭신호를 입력받으며, 소스가 출력단에 연결된 제7 스위칭 소자; 및
게이트가 상기 제3 클럭신호에 연결되고 드레인이 기저전압단에 연결되고, 소스가 상기 출력단에 연결된 제8 스위칭 소자;
를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제8항에 있어서,
게이트가 게이트 스타트 펄스를 입력받고, 드레인이 상기 기저전압단에 연결되고 소스가 상기 부트스트랩 노드에 연결된 제9 스위칭소자를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
제8항 또는 제9항에 있어서,
상기 제1 내지 제4 클럭신호는 정방향 구동의 경우 제1 클럭신호로부터 제4 클럭신호의 순으로 전후 클럭신호와 1/4주기 오버랩되도록 위상차를 가지고 순차 반복하며, 역방향 구동의 경우 정방향 구동과 역방향인 제4 클럭신호로부터 제1 클럭신호의 순으로 전후 클럭신호와 적어도 1/4주기 오버랩되도록 위상차를 가지고 순차 반복하는 클럭신호인 것을 특징으로 하는 쉬프트 레지스터.