CN113053317A - 驱动电路、驱动方法和显示装置 - Google Patents

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Abstract

本发明提供一种驱动电路、驱动方法和显示装置。所述驱动电路，包括第一控制电路、第二控制电路、储能电路、第一输出电路和第二输出电路；第一控制电路根据输入驱动信号端提供的输入驱动信号，控制第一节点的电位；第二控制电路在控制时钟信号的控制下，控制第一节点与第一电压端之间连通；第一输出电路在第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；第二输出电路根据第一时钟信号，控制输出驱动信号端提供输出驱动信号。本发明解决现有的驱动电路采用的晶体管的个数多，不利于实现窄边框的问题。

Description

驱动电路、驱动方法和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种驱动电路、驱动方法和显示装置。
背景技术
在相关技术中，LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)像素电路可以采用LTPS(低温多晶硅)P型TFT(薄膜晶体管)和IGZO(Indium GalliumZinc Oxide，铟镓锌氧化物)N型TFT构建而成，需要采用低电平有效的驱动信号来控制P型TFT，采用高电平有效的驱动信号来控制N型TFT，再加上发光控制信号，则需要采用三组信号生成电路，采用的晶体管的数目多，需要占用较大边框。
发明内容
本发明的主要目的在于提供一种驱动电路、驱动方法和显示装置，解决现有的驱动电路采用的晶体管的个数多，不利于实现窄边框的问题。
为了达到上述目的，本发明实施例提供了一种驱动电路，包括：第一控制电路、第二控制电路、储能电路、第一输出电路和第二输出电路，其中，
所述储能电路的第一端与第一节点电连接，所述储能电路的第二端与输出驱动信号端电连接，所述储能电路用于储存电能；
所述第一控制电路分别与输入驱动信号端和第一节点电连接，用于根据所述输入驱动信号端提供的输入驱动信号，控制第一节点的电位；
所述第二控制电路分别与控制时钟信号端、第一电压端和所述第一节点电连接，用于在所述控制时钟信号端提供的控制时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通；
所述第一输出电路分别与所述第一节点、第一时钟信号端和输出驱动信号端电连接，用于在第一节点的电位的控制下，控制所述输出驱动信号端与所述第一时钟信号端之间连通；
所述第二输出电路分别与所述第一时钟信号端与所述输出驱动信号端电连接，用于根据所述第一时钟信号端提供的第一时钟信号，控制所述输出驱动信号端提供输出驱动信号。
可选的，所述第一控制电路还与第二时钟信号端电连接，具体用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述输入驱动信号端与所述第一节点之间连通。
可选的，所述第二输出电路还与第二电压端电连接，用于在所述第一时钟信号的控制下，控制所述输出驱动信号端与所述第二电压端之间连通。
可选的，本发明至少一实施例所述的驱动电路还包括第三输出电路；
所述第三输出电路分别与所述输入驱动信号端、所述第一电压端和所述输出驱动信号端电连接，用于在所述输入驱动信号的控制下，控制所述输出驱动信号端与所述第一电压端之间连通。
可选的，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第一晶体管的第一极都与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
可选的，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第二时钟信号端电连接，所述第一晶体管的第一极与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
可选的，所述第二控制电路包括第二晶体管；
所述第二晶体管的控制极与所述控制时钟信号端电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与第一节点电连接。
可选的，所述储能电路包括存储电容，所述第一输出电路包括第一输出晶体管；
所述存储电容的第一端与所述第一节点电连接，所述存储电容的第二端与所述输出驱动信号端电连接；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述输出驱动信号端电连接，所述第一输出晶体管的第二极与所述第一时钟信号端电连接。
可选的，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第二输出晶体管的第一极都与所述第一时钟信号端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
可选的，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第一时钟信号端电连接，所述第二输出晶体管的第一极与所述第二电压端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
可选的，所述第三输出电路包括第三输出晶体管；
所述第三输出晶体管的控制极与所述输入驱动信号端电连接，所述第三输出晶体管的第一极与所述第一电压端电连接，所述第三输出晶体管的第二极与所述输出驱动信号端电连接。
本发明实施例还提供了一种驱动方法，应用于上述的驱动电路，驱动周期包括依次设置的第一阶段、第二阶段和第三阶段；所述驱动方法包括：
在第一阶段，第一控制电路根据所述输入驱动信号端提供的输入驱动信号，控制第一节点的电位，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第二阶段，储能电路控制改变第一节点的电位，第一输出电路继续在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第三阶段，第二控制电路在控制时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间断开。
可选的，驱动周期还包括设置于所述第三阶段之后的第四阶段，所述驱动方法还包括：
在第四阶段包括的至少部分时间段，所述第二输出电路根据第一时钟信号，控制所述输出驱动信号端提供的输出驱动信号为无效电压信号。
可选的，所述驱动电路还包括第三输出电路；所述驱动方法还包括：
在第一阶段，第三输出电路在所述输入驱动信号的控制下，控制所述输出驱动信号端与第一电压端之间连通。
可选的，Δt1大于第一时钟信号的下降时间t1、控制时钟信号的下降时间t01与第一间隔时间m1的和值，并且，Δt1小于w1-t2-t02-m2；
其中，Δt1为所述第一时钟信号的下降沿与所述控制时钟信号的下降沿之间的时间差，w1为所述第一时钟信号的电位持续为低电压的时间，t2为所述第一时钟信号的上升时间，t02为所述控制时钟信号的上升时间，m2为第二间隔时间。
本发明实施例还提供了一种显示装置，包括上述的驱动电路。
本发明实施例所述的驱动电路、驱动方法和显示装置可以将输入驱动信号转换为输出驱动信号，采用本发明实施例所述的驱动电路，可以减少生成高电平有效的栅极驱动信号的电路采用的晶体管的个数，利于实现窄边框。
附图说明
图1是本发明至少一实施例所述的驱动电路的结构图；
图2是本发明至少一实施例所述的驱动电路的结构图；
图3是本发明至少一实施例所述的驱动电路的结构图；
图4是本发明至少一实施例所述的驱动电路的结构图；
图5是本发明至少一实施例所述的驱动电路的电路图；
图6是图5所示的驱动电路的至少一实施例的工作时序图；
图7是图5所示的驱动电路的至少一实施例的仿真时序图；
图8是图5所示的驱动电路的至少一实施例在低频下工作的仿真时序图；
图9是本发明至少一实施例所述的驱动电路的电路图；
图10是本发明至少一实施例所述的驱动电路的电路图；
图11是本发明至少一实施例所述的驱动电路的电路图；
图12是本发明至少一实施例所述的驱动电路的电路图；
图13是本发明至少一实施例所述的驱动电路的电路图；
图14是本发明至少一实施例所述的驱动电路的电路图；
图15是本发明至少一实施例所述的驱动电路的电路图；
图16是用于生成低电压有效的驱动信号的信号生成电路的至少一实施例的电路图；
图17是相关的LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)像素电路的至少一实施例；
图18是图17所示的LTPO像素电路的至少一实施例的工作时序图；
图19是各时钟信号的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本发明至少一实施例所述的驱动电路包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14和第二输出电路15，其中，
所述储能电路13的第一端与第一节点N1电连接，所述储能电路13的第二端与输出驱动信号端G1电连接，所述储能电路13用于储存电能；
所述第一控制电路11分别与输入驱动信号端G0和第一节点N1电连接，用于根据所述输入驱动信号端G0提供的输入驱动信号，控制第一节点N1的电位；
所述第二控制电路12分别与控制时钟信号端K0、第一电压端V1和所述第一节点N1电连接，用于在所述控制时钟信号端K0提供的控制时钟信号的控制下，控制所述第一节点N1与所述第一电压端V1之间连通；
所述第一输出电路14分别与所述第一节点N1、第一时钟信号端K1和输出驱动信号端G1电连接，用于在第一节点N1的电位的控制下，控制所述输出驱动信号端G1与所述第一时钟信号端K1之间连通；
所述第二输出电路15分别与所述第一时钟信号端K1与所述输出驱动信号端G1电连接，用于根据所述第一时钟信号端K1提供的第一时钟信号，控制所述输出驱动信号端G1提供输出驱动信号。
在本发明至少一实施例中，所述第一电压端V1可以为高电压端，但不以此为限。
本发明实施例所述的驱动电路可以将输入驱动信号转换为输出驱动信号，其中，所述输入驱动信号为低电平有效的栅极驱动信号，所述输出驱动信号为高电平有效的栅极驱动信号；采用本发明实施例所述的驱动电路，可以减少生成高电平有效的栅极驱动信号的电路采用的晶体管的个数，利于实现窄边框和降低成本，并使得控制时序简单。
本发明实施例基于原有的生成低电平有效的驱动信号的栅极驱动电路，增加本发明实施例所述的驱动电路，即可实现高电平有效的驱动信号的输出。
本发明实施例所述的驱动电路在工作时，驱动周期可以包括依次设置的第一阶段、第二阶段、第三阶段和第四阶段；
在第一阶段，第一控制电路11根据所述输入驱动信号端G0提供的输入驱动信号，控制第一节点N1的电位，以使得第一输出电路14在所述第一节点N1的电位的控制下，控制输出驱动信号端G1与第一时钟信号端K1之间连通；
在第二阶段，储能电路13控制改变第一节点N1的电位，第一输出电路14继续在所述第一节点N1的电位的控制下，控制输出驱动信号端G1与第一时钟信号端K1之间连通；
在第三阶段，第二控制电路12在K0提供的控制时钟信号的控制下，控制所述第一节点N1与所述第一电压端V1之间连通，以使得第一输出电路14在所述第一节点N1的电位的控制下，控制输出驱动信号端G1与第一时钟信号端K1之间断开；
在第四阶段包括的至少部分时间段，所述第二输出电路15根据第一时钟信号，控制所述输出驱动信号端G1提供的输出驱动信号为无效电压信号。
在本发明至少一实施例中，所述无效电压信号可以为低电压信号，当N型晶体管的控制极接入所述无效电压信号时，N型晶体管关闭；但不以此为限。
可选的，所述第一控制电路还可以与第二时钟信号端电连接，具体用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述输入驱动信号端与所述第一节点之间连通。
如图2所示，在本发明至少一实施例中，在图1所示的驱动电路的实施例的基础上，所述第一控制电路11还与第二时钟信号端K2电连接，具体用于在K2提供的第二时钟信号的控制下，控制所述输入驱动信号端G0与第一节点N1之间连通。
在本发明至少一实施例中，所述第二输出电路还可以与第二电压端电连接，用于在所述第一时钟信号的控制下，控制所述输出驱动信号端与所述第二电压端之间连通。
如图3所示，在本发明至少一实施例中，在图1所示的驱动电路的实施例的基础上，所述第二输出电路15还可以与第二电压端V2电连接，用于在所述第一时钟信号的控制下，控制所述输出驱动信号端G1与所述第二电压端V2之间连通。
可选的，所述第二电压端V2可以为低电压端。
如图4所示，在图1所示的驱动电路的实施例的基础上，本发明至少一实施例所述的驱动电路还可以包括第三输出电路30；
所述第三输出电路30分别与所述输入驱动信号端G0、所述第一电压端V1和所述输出驱动信号端G1电连接，用于在所述输入驱动信号的控制下，控制所述输出驱动信号端G1与所述第一电压端V1之间连通。
可选的，所述第一电压端V1可以为高电压端。
本发明如图4所示的驱动电路的至少一实施例采用了第三输出电路30，能够在所述输入驱动信号的电位为低电压时，控制输出驱动信号端G1与第一电压端V1之间连通，保证此时G1提供的输出驱动信号的电位为高电压。
可选的，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第一晶体管的第一极都与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
可选的，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第二时钟信号端电连接，所述第一晶体管的第一极与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
在本发明至少一实施例中，所述第二控制电路可以包括第二晶体管；
所述第二晶体管的控制极与所述控制时钟信号端电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与第一节点电连接。
可选的，所述储能电路可以包括存储电容，所述第一输出电路可以包括第一输出晶体管；
所述存储电容的第一端与所述第一节点电连接，所述存储电容的第二端与所述输出驱动信号端电连接；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述输出驱动信号端电连接，所述第一输出晶体管的第二极与所述第一时钟信号端电连接。
可选的，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第二输出晶体管的第一极都与所述第一时钟信号端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
可选的，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第一时钟信号端电连接，所述第二输出晶体管的第一极与所述第二电压端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
在本发明至少一实施例中，所述第三输出电路包括第三输出晶体管；
所述第三输出晶体管的控制极与所述输入驱动信号端电连接，所述第三输出晶体管的第一极与所述第一电压端电连接，所述第三输出晶体管的第二极与所述输出驱动信号端电连接。
如图5所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14和第二输出电路15，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极与第二时钟信号端K2电连接，T1的源极与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的源极与低电压端V02电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接。
在图5所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图6所示，如图5所示的驱动电路的至少一实施例在工作时，驱动周期包括依次设置的第一阶段S1、第二阶段S2、第三阶段S3和第四阶段S4；
在第一阶段S1，K2提供的第二时钟信号的电位为低电压，K0提供的控制时钟信号的电位为高电压，T2关断，T1打开，G0提供的输入驱动信号的电位为低电压，此时N1的电位为低电压，T01打开，K1提供的第一时钟信号的电位为高电压，T02关断，G1输出高电压信号；
在第二阶段S2，K1提供的第一时钟信号的电位由高电压被拉低为低电压，T01打开，G1输出低电压信号，通过C3的自举作用，N1的电位进一步被拉低，T01充分打开，G1提供的输出驱动信号的电位可以维持在非常低的水平；K2提供的第二时钟信号的电位为高电压，T1关断；
在第三阶段S3，K0提供的控制时钟信号的电位由高电压拉低为低电压，打开T2，将N1的电位拉高，T01关闭，K1提供的第一时钟信号的电位的跳变无法影响G1提供的输出驱动信号的电压，G1维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号因为耦合或漏电等因素产生ripple(杂讯)，由于杂讯的存在会导致K1提供的第一时钟信号的电位为低电压时T02打开，并释放掉杂讯，使得G1能够维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号不存在杂讯时，G1维持输出低电压信号，T02关断。
如图6所示，K1提供的第一时钟信号的下降沿与K0提供的控制时钟信号的下降沿之间的时间差Δt1需要满足以下要求：
Δt1大于第一时钟信号的下降时间t1、控制时钟信号的下降时间t01与第一间隔时间m1的和值，并且，Δt1小于w1-t2-t02-m2；
其中，w1为第一时钟信号的电位持续为低电压的时间，t2为第一时钟信号的上升时间，t02为控制时钟信号的上升时间，m2为第二间隔时间；m1和m2可以基于显示产品性能进行调整。
通过以上Δt1的限定，能够使得第一时钟信号的电位完全下降为低电压之后，控制时钟信号的电位才开始由高电压下降为低电压。
图7是图5所示的驱动电路的至少一实施例的仿真时序图。
在图7中，标号为G1-1的为与G1相邻的下一级输出驱动信号端，G1-2为与G1-1相邻的下一级输出驱动信号端。
由图7可知，各级输出驱动信号端可以依次移位输出，满足像素电路驱动要求。
图8是图5所示的驱动电路的至少一实施例在低频下工作的仿真时序图，由图8可知，在低频下，图5所示的驱动电路的至少一实施例能维持稳定提供输出驱动信号。
如图9所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14和第二输出电路15，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极与第二时钟信号端K2电连接，T1的源极与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极和所述第二输出晶体管T02的源极都与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接。
在图9所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图6所示，如图9所示的驱动电路的至少一实施例在工作时，驱动周期包括依次设置的第一阶段S1、第二阶段S2、第三阶段S3和第四阶段S4；
在第一阶段S1，K2提供的第二时钟信号的电位为低电压，K0提供的控制时钟信号的电位为高电压，T2关断，T1打开，G0提供的输入驱动信号的电位为低电压，此时N1的电位为低电压，T01打开，K1提供的第一时钟信号的电位为高电压，G1输出高电压信号；
在第二阶段S2，K1提供的第一时钟信号的电位由高电压被拉低为低电压，T01打开，G1输出低电压信号，通过C3的自举作用，N1的电位进一步被拉低，T01充分打开，G1提供的输出驱动信号的电位可以维持在非常低的水平；K2提供的第二时钟信号的电位为高电压，T1关断；
在第三阶段S3，K0提供的控制时钟信号的电位由高电压拉低为低电压，打开T2，将N1的电位拉高，T01关闭，K1提供的第一时钟信号的电位的跳变无法影响G1提供的输出驱动信号的电压，G1维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号因为耦合或漏电等因素产生ripple(杂讯)，由于杂讯的存在会导致K1提供的第一时钟信号的电位为低电压时T02打开，并释放掉杂讯，使得G1能够维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号不存在杂讯时，G1维持输出低电压信号，T02关断。
如图10所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14和第二输出电路15，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极和T1的源极都与输入驱动信号端G1电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的源极与低电压端V02电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接。
在图10所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图6所示，如图10所示的驱动电路的至少一实施例在工作时，驱动周期包括依次设置的第一阶段S1、第二阶段S2、第三阶段S3和第四阶段S4；
在第一阶段S1，K0提供的控制时钟信号的电位为高电压，T2关断，G0提供的输入驱动信号的电位为低电压，T1打开，此时N1的电位为低电压，T01打开，K1提供的第一时钟信号的电位为高电压，T02关断，G1输出高电压信号；
在第二阶段S2，K1提供的第一时钟信号的电位由高电压被拉低为低电压，T01打开，G1输出低电压信号，通过C3的自举作用，N1的电位进一步被拉低，T01充分打开，G1提供的输出驱动信号的电位可以维持在非常低的水平；G0提供的输入驱动信号的电位为高电压，T1关断；
在第三阶段S3，K0提供的控制时钟信号的电位由高电压拉低为低电压，打开T2，将N1的电位拉高，T01关闭，K1提供的第一时钟信号的电位的跳变无法影响G1提供的输出驱动信号的电压，G1维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号因为耦合或漏电等因素产生ripple(杂讯)，由于杂讯的存在会导致K1提供的第一时钟信号的电位为低电压时T02打开，并释放掉杂讯，使得G1能够维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号不存在杂讯时，G1维持输出低电压信号，T02关断。
如图11所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14和第二输出电路15，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极和T1的源极都与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极和所述第二输出晶体管T02的源极都与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接。
在图11所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图6所示，如图11所示的驱动电路的至少一实施例在工作时，驱动周期包括依次设置的第一阶段S1、第二阶段S2、第三阶段S3和第四阶段S4；
在第一阶段S1，K0提供的控制时钟信号的电位为高电压，T2关断，G0提供的输入驱动信号的电位为低电压，T1打开，此时N1的电位为低电压，T01打开，K1提供的第一时钟信号的电位为高电压，G1输出高电压信号；
在第二阶段S2，K1提供的第一时钟信号的电位由高电压被拉低为低电压，T01打开，G1输出低电压信号，通过C3的自举作用，N1的电位进一步被拉低，T01充分打开，G1提供的输出驱动信号的电位可以维持在非常低的水平；G0提供的输入驱动信号的电位为高电压，T1关断；
在第三阶段S3，K0提供的控制时钟信号的电位由高电压拉低为低电压，打开T2，将N1的电位拉高，T01关闭，K1提供的第一时钟信号的电位的跳变无法影响G1提供的输出驱动信号的电压，G1维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号因为耦合或漏电等因素产生ripple(杂讯)，由于杂讯的存在会导致K1提供的第一时钟信号的电位为低电压时T02打开，并释放掉杂讯，使得G1能够维持输出低电压信号；
在第四阶段S4包括的至少部分时间段，K1提供的第一时钟信号的电位为低电压，当G1提供的输出驱动信号不存在杂讯时，G1维持输出低电压信号，T02关断。
如图12所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14、第二输出电路15和第三输出电路30，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极与第二时钟信号端K2电连接，T1的源极与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的源极与低电压端V02电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接；
所述第三输出电路30包括第三输出晶体管T03；
所述第三输出晶体管T03的栅极与所述输入驱动信号端G0电连接，所述第三输出晶体管T03的源极与高电压端V01电连接，所述第三输出晶体管T03的漏极与所述输出驱动信号端G1电连接。
在图12所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图12所示的驱动电路的至少一实施例与图5所示的驱动电路的至少一实施例的区别在于：增加了T03。
图12所示的驱动电路的至少一实施例在工作时，当G0提供的输入驱动信号的电位为低电压时，T03打开，使得G1与V01之间连通；当G0提供的输入驱动信号的电位为高电压时，T03关断。
如图13所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14、第二输出电路15和第三输出电路30，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极与第二时钟信号端K2电连接，T1的源极与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极和所述第二输出晶体管T02的源极都与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接；
所述第三输出电路30包括第三输出晶体管T03；
所述第三输出晶体管T03的栅极与所述输入驱动信号端G0电连接，所述第三输出晶体管T03的源极与高电压端V01电连接，所述第三输出晶体管T03的漏极与所述输出驱动信号端G1电连接。
在图13所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图13所示的驱动电路的至少一实施例与图9所示的驱动电路的至少一实施例的区别在于：增加了T03。
图13所示的驱动电路的至少一实施例在工作时，当G0提供的输入驱动信号的电位为低电压时，T03打开，使得G1与V01之间连通；当G0提供的输入驱动信号的电位为高电压时，T03关断。
如图14所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14、第二输出电路15和第三输出电路30，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极和T1的源极都与输入驱动信号端G1电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的源极与低电压端V02电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接；
所述第三输出电路30包括第三输出晶体管T03；
所述第三输出晶体管T03的栅极与所述输入驱动信号端G0电连接，所述第三输出晶体管T03的源极与高电压端V01电连接，所述第三输出晶体管T03的漏极与所述输出驱动信号端G1电连接。
在图14所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图14所示的驱动电路的至少一实施例与图10所示的驱动电路的至少一实施例的区别在于：增加了T03。
图14所示的驱动电路的至少一实施例在工作时，当G0提供的输入驱动信号的电位为低电压时，T03打开，使得G1与V01之间连通；当G0提供的输入驱动信号的电位为高电压时，T03关断。
如图15所示，本发明至少一实施例所述的驱动电路可以包括第一控制电路11、第二控制电路12、储能电路13、第一输出电路14、第二输出电路15和第三输出电路30，其中，
所述第一控制电路11包括第一晶体管T1；
T1的栅极和T1的源极都与所述输入驱动信号端G0电连接，T1的漏极与第一节点N1电连接；
所述第二控制电路12包括第二晶体管T2；
T2的栅极与所述控制时钟信号端K0电连接，T2的源极与高电压端V01电连接，T2的漏极与第一节点N1电连接；
所述储能电路13包括存储电容C3，所述第一输出电路14包括第一输出晶体管T01；
所述存储电容C3的第一端与所述第一节点N1电连接，所述存储电容C3的第二端与所述输出驱动信号端G1电连接；
所述第一输出晶体管T01的栅极与所述第一节点N1电连接，所述第一输出晶体管T01的源极与所述输出驱动信号端G1电连接，所述第一输出晶体管T01的漏极与所述第一时钟信号端K1电连接；
所述第二输出电路15包括第二输出晶体管T02；
所述第二输出晶体管T02的栅极和所述第二输出晶体管T02的源极都与所述第一时钟信号端K1电连接，所述第二输出晶体管T02的漏极与所述输出驱动信号端G1电连接；
所述第三输出电路30包括第三输出晶体管T03；
所述第三输出晶体管T03的栅极与所述输入驱动信号端G0电连接，所述第三输出晶体管T03的源极与高电压端V01电连接，所述第三输出晶体管T03的漏极与所述输出驱动信号端G1电连接。
在图15所示的驱动电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
图15所示的驱动电路的至少一实施例与图11所示的驱动电路的至少一实施例的区别在于：增加了T03。
图15所示的驱动电路的至少一实施例在工作时，当G0提供的输入驱动信号的电位为低电压时，T03打开，使得G1与V01之间连通；当G0提供的输入驱动信号的电位为高电压时，T03关断。
如图16所示，用于生成低电压有效的驱动信号的信号生成电路的至少一实施例包括第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第一电容C1和第二电容C2，其中，
T9的栅极与第一时钟信号端K1电连接，T9的源极与输入端I1电连接，T9的漏极与第二节点N2电连接；
T10的栅极与第二节点N2电连接，T10的源极与第一时钟信号端K1电连接，T10的漏极与第三节点N3电连接；
T3的栅极与第一时钟信号端K1电连接，T3的源极与低电压端V02电连接，T3的漏极与第三节点N3电连接；
T4的栅极与第三节点N3电连接，T4的源极与高电压端V01电连接，T4的漏极与输入驱动信号端G0电连接；
T5的栅极与第四节点N4电连接，T5的源极与第二时钟信号端K2电连接，T5的漏极与所述输入驱动信号端G0电连接；
T6的栅极与所述第三节点N3电连接，T6的源极与高电压端V01电连接，T6的漏极与T7的源极电连接；
T7的栅极与第二时钟信号端K2电连接，T7的漏极与所述第二节点N2电连接；
T8的栅极与低电压端V02电连接，T8的源极与第二节点N2电连接，T8的漏极与第四节点N4电连接；
C1的第一端与第四节点N4电连接，C1的第二端与所述输入驱动信号端G0电连接；
C2的第一端与所述第三节点N3电连接，C2的第二端与高电压端V02电连接。
在图16所示的信号生成电路的至少一实施例中，所有的晶体管都为p型薄膜晶体管，但不以此为限。
如图17所示，相关的LTPO像素电路的至少一实施例可以包括第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、电容C0和有机发光二极管O1；
T11的栅极与初始控制端I0电连接，T11的源极与初始化电压端V0电连接，T11的漏极与T13的栅极电连接；
T12的栅极与输出驱动信号端G1电连接，T12的源极与T13的栅极电连接，T12的漏极与T13的漏极电连接；
T14的栅极与输入驱动信号端G0电连接，T14的源极与数据线D1电连接，T14的漏极与T13的源极电连接；
T15的栅极与发光控制信号端E1电连接，T15的源极与电源电压端E0电连接，T15的漏极与T13的源极电连接；
T16的栅极与所述发光控制信号端E1电连接，T16的源极与T13的漏极电连接，T16的漏极与O1的阳极电连接；O1的阴极接入低电压信号V3；
T17的栅极与输入驱动信号端G0电连接，T17的源极与所述初始化电压端V0电连接，T17的漏极与O1的阳极电连接；
C0的第一端与所述电源电压端E0电连接，C0的第二端与T13的栅极电连接。
在图17所示的LTPO像素电路的至少一实施例中，T11和T12都为n型薄膜晶体管，T13、T14、T15、T16和T17都为p型薄膜晶体管。
在图17所示的LTPO像素电路的至少一实施例中，I0与相邻前一级输出驱动信号端电连接，所述输入驱动信号为低电平有效的栅极驱动信号，输出驱动信号为高电平有效的栅极驱动信号，所述发光控制信号端E1用于提供发光控制信号。
图18是图17所示的LTPO像素电路的至少一实施例的工作时序图。
本发明实施例所述的驱动方法，应用于上述的驱动电路，驱动周期包括依次设置的第一阶段、第二阶段和第三阶段；所述驱动方法包括：
在第一阶段，第一控制电路根据所述输入驱动信号端提供的输入驱动信号，控制第一节点的电位，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第二阶段，储能电路控制改变第一节点的电位，第一输出电路继续在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第三阶段，第二控制电路在控制时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间断开。
本发明实施例所述的驱动电路可以将输入驱动信号转换为输出驱动信号，其中，所述输入驱动信号为低电平有效的栅极驱动信号，所述输出驱动信号为高电平有效的栅极驱动信号。
在本发明至少一实施例中，驱动周期还包括设置于所述第三阶段之后的第四阶段，所述驱动方法还包括：
在第四阶段包括的至少部分时间段，所述第二输出电路根据第一时钟信号，控制所述输出驱动信号端提供的输出驱动信号为无效电压信号。
可选的，所述驱动电路还包括第三输出电路；本发明至少一实施例所述的驱动方法还包括：
在第一阶段，第三输出电路在所述输入驱动信号的控制下，控制所述输出驱动信号端与第一电压端之间连通。
可选的，所述第一电压端为高电压端。
本发明至少一实施例采用第三输出电路，能够在所述输入驱动信号的电位为低电压时，控制输出驱动信号端与第一电压端之间连通，保证此时输出驱动信号的电位为高电压。
可选的，Δt1大于第一时钟信号的下降时间t1、控制时钟信号的下降时间t01与第一间隔时间m1的和值，并且，Δt1小于w1-t2-t02-m2，以使得第一时钟信号的电位完全下降为低电压之后，控制时钟信号的电位才开始由高电压下降为低电压；
其中，Δt1为所述第一时钟信号的下降沿与所述控制时钟信号的下降沿之间的时间差，w1为所述第一时钟信号的电位持续为低电压的时间，t2为所述第一时钟信号的上升时间，t02为所述控制时钟信号的上升时间，m2为第二间隔时间。
本发明实施例所述的显示装置包括上述的驱动电路。
在本发明实施例所述的显示装置中，当为奇数行像素电路提供输出驱动信号的驱动电路的控制时钟信号端与第三时钟信号端电连接时，为偶数行像素电路提供输出驱动信号的驱动电路的控制时钟信号端与第四时钟信号端电连接。
图19是第一时钟信号端K1提供的第一时钟信号、第二时钟信号端K2提供的第二时钟信号、第三时钟信号端K3提供的第三时钟信号和第四时钟信号端K4提供的第四时钟信号的时序图。
如图19所示，K1提供的第一时钟信号的下降沿与K3提供的第三时钟信号的下降沿之间的时间差为Δt1，K2提供的第二时钟信号的下降沿和与K4提供的第四时钟信号的下降沿之间的时间差为Δt2；
Δt2需要满足以下要求：
Δt2大于第二时钟信号的下降时间t3、第四时钟信号的下降时间t03与第一间隔时间m1的和值，并且，Δt2小于w2-t4-t04-m2；
其中，w2为第二时钟信号的电位持续为低电压的时间，t4为第二时钟信号的上升时间，t04为第四时钟信号的上升时间，m2为第二间隔时间；m1和m2可以基于显示产品性能进行调整。
通过以上Δt2的限定，能够使得第二时钟信号的电位完全下降为低电压之后，第四时钟信号的电位才开始由高电压下降为低电压。
本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种驱动电路，其特征在于，包括：第一控制电路、第二控制电路、储能电路、第一输出电路和第二输出电路，其中，
所述储能电路的第一端与第一节点电连接，所述储能电路的第二端与输出驱动信号端电连接，所述储能电路用于储存电能；
所述第一控制电路分别与输入驱动信号端和第一节点电连接，用于根据所述输入驱动信号端提供的输入驱动信号，控制第一节点的电位；
所述第二控制电路分别与控制时钟信号端、第一电压端和所述第一节点电连接，用于在所述控制时钟信号端提供的控制时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通；
所述第一输出电路分别与所述第一节点、第一时钟信号端和输出驱动信号端电连接，用于在第一节点的电位的控制下，控制所述输出驱动信号端与所述第一时钟信号端之间连通；
所述第二输出电路分别与所述第一时钟信号端与所述输出驱动信号端电连接，用于根据所述第一时钟信号端提供的第一时钟信号，控制所述输出驱动信号端提供输出驱动信号。
2.如权利要求1所述的驱动电路，其特征在于，所述第一控制电路还与第二时钟信号端电连接，具体用于在所述第二时钟信号端提供的第二时钟信号的控制下，控制所述输入驱动信号端与所述第一节点之间连通。
3.如权利要求1所述的驱动电路，其特征在于，所述第二输出电路还与第二电压端电连接，用于在所述第一时钟信号的控制下，控制所述输出驱动信号端与所述第二电压端之间连通。
4.如权利要求1所述的驱动电路，其特征在于，还包括第三输出电路；
所述第三输出电路分别与所述输入驱动信号端、所述第一电压端和所述输出驱动信号端电连接，用于在所述输入驱动信号的控制下，控制所述输出驱动信号端与所述第一电压端之间连通。
5.如权利要求1所述的驱动电路，其特征在于，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第一晶体管的第一极都与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
6.如权利要求2所述的驱动电路，其特征在于，所述第一控制电路包括第一晶体管；
所述第一晶体管的控制极与所述第二时钟信号端电连接，所述第一晶体管的第一极与所述输入驱动信号端电连接，所述第一晶体管的第二极与所述第一节点电连接。
7.如权利要求1至6中任一权利要求所述的驱动电路，其特征在于，所述第二控制电路包括第二晶体管；
所述第二晶体管的控制极与所述控制时钟信号端电连接，所述第二晶体管的第一极与所述第一电压端电连接，所述第二晶体管的第二极与第一节点电连接。
8.如权利要求1至6中任一权利要求所述的驱动电路，其特征在于，所述储能电路包括存储电容，所述第一输出电路包括第一输出晶体管；
所述存储电容的第一端与所述第一节点电连接，所述存储电容的第二端与所述输出驱动信号端电连接；
所述第一输出晶体管的控制极与所述第一节点电连接，所述第一输出晶体管的第一极与所述输出驱动信号端电连接，所述第一输出晶体管的第二极与所述第一时钟信号端电连接。
9.如权利要求1所述的驱动电路，其特征在于，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第二输出晶体管的第一极都与所述第一时钟信号端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
10.如权利要求3所述的驱动电路，其特征在于，所述第二输出电路包括第二输出晶体管；
所述第二输出晶体管的控制极与所述第一时钟信号端电连接，所述第二输出晶体管的第一极与所述第二电压端电连接，所述第二输出晶体管的第二极与所述输出驱动信号端电连接。
11.如权利要求4所述的驱动电路，其特征在于，所述第三输出电路包括第三输出晶体管；
所述第三输出晶体管的控制极与所述输入驱动信号端电连接，所述第三输出晶体管的第一极与所述第一电压端电连接，所述第三输出晶体管的第二极与所述输出驱动信号端电连接。
12.一种驱动方法，应用于如权利要求1至11中任一权利要求所述的驱动电路，其特征在于，驱动周期包括依次设置的第一阶段、第二阶段和第三阶段；所述驱动方法包括：
在第一阶段，第一控制电路根据所述输入驱动信号端提供的输入驱动信号，控制第一节点的电位，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第二阶段，储能电路控制改变第一节点的电位，第一输出电路继续在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间连通；
在第三阶段，第二控制电路在控制时钟信号的控制下，控制所述第一节点与所述第一电压端之间连通，以使得第一输出电路在所述第一节点的电位的控制下，控制输出驱动信号端与第一时钟信号端之间断开。
13.如权利要求12所述的驱动方法，其特征在于，驱动周期还包括设置于所述第三阶段之后的第四阶段，所述驱动方法还包括：
在第四阶段包括的至少部分时间段，所述第二输出电路根据第一时钟信号，控制所述输出驱动信号端提供的输出驱动信号为无效电压信号。
14.如权利要求12或13所述的驱动方法，其特征在于，所述驱动电路还包括第三输出电路；所述驱动方法还包括：
在第一阶段，第三输出电路在所述输入驱动信号的控制下，控制所述输出驱动信号端与第一电压端之间连通。
15.如权利要求12或13所述的驱动方法，其特征在于，Δt1大于第一时钟信号的下降时间t1、控制时钟信号的下降时间t01与第一间隔时间m1的和值，并且，Δt1小于w1-t2-t02-m2；
其中，Δt1为所述第一时钟信号的下降沿与所述控制时钟信号的下降沿之间的时间差，w1为所述第一时钟信号的电位持续为低电压的时间，t2为所述第一时钟信号的上升时间，t02为所述控制时钟信号的上升时间，m2为第二间隔时间。
16.一种显示装置，其特征在于，包括如权利要求1至11中任一权利要求所述的驱动电路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022193685A1 (zh) * 2021-03-15 2022-09-22 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104318888A (zh) * 2014-11-06 2015-01-28 京东方科技集团股份有限公司 阵列基板栅极驱动单元、方法、电路和显示装置
CN104637462A (zh) * 2015-03-17 2015-05-20 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN105427790A (zh) * 2016-01-05 2016-03-23 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
US20160247442A1 (en) * 2014-12-31 2016-08-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Gate drive circuit
US20180348922A1 (en) * 2016-01-04 2018-12-06 Boe Technology Group Co., Ltd. Touch driving unit and driving method thereof, touch driving circuit and display device
WO2019015630A1 (zh) * 2017-07-20 2019-01-24 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器单元的驱动方法、栅极驱动电路、栅极驱动电路的驱动方法和显示装置
US20190035322A1 (en) * 2017-07-28 2019-01-31 Lg Display Co., Ltd. Gate Driving Circuit and Display Device Including the Same
CN111933083A (zh) * 2020-08-21 2020-11-13 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置
CN112071273A (zh) * 2020-09-28 2020-12-11 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106328042A (zh) * 2015-06-19 2017-01-11 上海和辉光电有限公司 移位寄存器及oled显示器驱动电路
CN109377948B (zh) * 2018-12-25 2020-06-05 合肥京东方显示技术有限公司 移位寄存器及其驱动方法、栅极驱动电路和显示装置
CN110070822A (zh) * 2019-06-12 2019-07-30 京东方科技集团股份有限公司 一种移位寄存器单元及其驱动方法、栅极驱动电路
CN113053317B (zh) * 2021-03-15 2022-07-29 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104318888A (zh) * 2014-11-06 2015-01-28 京东方科技集团股份有限公司 阵列基板栅极驱动单元、方法、电路和显示装置
US20160247442A1 (en) * 2014-12-31 2016-08-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Gate drive circuit
CN104637462A (zh) * 2015-03-17 2015-05-20 合肥京东方光电科技有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
US20180348922A1 (en) * 2016-01-04 2018-12-06 Boe Technology Group Co., Ltd. Touch driving unit and driving method thereof, touch driving circuit and display device
CN105427790A (zh) * 2016-01-05 2016-03-23 京东方科技集团股份有限公司 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置
WO2019015630A1 (zh) * 2017-07-20 2019-01-24 京东方科技集团股份有限公司 移位寄存器单元、移位寄存器单元的驱动方法、栅极驱动电路、栅极驱动电路的驱动方法和显示装置
US20200143731A1 (en) * 2017-07-20 2020-05-07 Boe Technology Group Co., Ltd. Shift register unit, method for driving shift register unit, gate driving circuit, method for driving gate driving circuit, and display device
US20190035322A1 (en) * 2017-07-28 2019-01-31 Lg Display Co., Ltd. Gate Driving Circuit and Display Device Including the Same
CN111933083A (zh) * 2020-08-21 2020-11-13 京东方科技集团股份有限公司 移位寄存器单元、驱动方法和显示装置
CN112071273A (zh) * 2020-09-28 2020-12-11 京东方科技集团股份有限公司 移位寄存器及其驱动方法、栅极驱动电路、显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022193685A1 (zh) * 2021-03-15 2022-09-22 京东方科技集团股份有限公司 驱动电路、驱动方法和显示装置

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