CN108962148A - 用于天线或显示面板的栅极驱动单元、驱动方法及驱动电路 - Google Patents

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Abstract

本发明公开了用于天线或显示面板的栅极驱动单元、驱动方法及驱动电路，包括正向输入模块、反向输入模块、上拉模块及下拉模块，正向输入模块包括第一薄膜晶体管M1，反向输入模块包括第二薄膜晶体管M2，上拉模块包括第三薄膜晶体管M3和第一电容C1，下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2。本发明通过采用上述结构，减小了天线或者显示面板驱动电路的大小和面板边框的宽度，提高了面板的空间利用率，增大了产品的良品率，降低了栅极驱动单元的功耗，并在一定程度上提升了系统的可靠性。

Description

用于天线或显示面板的栅极驱动单元、驱动方法及驱动电路
技术领域
本发明属于薄膜晶体管或天线或显示技术领域，具体涉及一种栅极驱动单元、驱动方法、驱动电路、天线及显示装置。
背景技术
随着工艺、设备、材料等技术的不断发展，薄膜晶体管技术(TFT:ThinFilmTransistor)不断突破技术限制、简化制造工艺以降低成本，同时不断有新的技术被引入TFT驱动电路设计中，其具有的低功耗、快速响应、高分辨率、窄边框等优点，不但更好地满足了显示面板领域的应用需求，也为新型平面可重构相控阵天线设计制造提供了新思路。
以液晶显示和OLED显示为代表的显示器，是由RGB三个亚像素单元组成的像素单元，在平面内周期性排列形成的二维矩阵。显示矩阵的水平和竖直方向分别为Gate线和Data线。其中的电视信号，在经过一些列数据转换之后，输入到每一条Data线。而每一行Gate线则需要专门的驱动控制电路，控制其上的TFT处于开启或关闭状态，从而配合电视信号的输入。在显示技术发展的早期，Gate线的驱动电路(栅极驱动电路)是由专门的驱动IC来完成的。
一种新型平面可重构相控阵天线具有类似上述显示结构的天线阵列。新型平面可重构相控阵天线包括具有一个或多个天线单元的天线阵列，天线单元可以为PIN二极管单元、变容二极管单元、液晶单元、MEMS单元、等离子体单元或者其他；通过控制不同的天线单元工作状态，新型平面可重构相控阵天线可形成不同的辐射方向图，并可实现波束的电控扫描。阵列中的每一个天线单元(可以为PIN二极管单元、变容二极管单元、液晶单元、MEMS单元、等离子体单元或者其他)类似于显示器件中的每一个像素。在天线工作的时候，需要对每一个天线单元，进行类似显示技术中的驱动方式。即，通过栅极驱动单元(GOA)电路实现对每一行天线单元的开启或关闭，并逐行进行扫描。在每行的天线单元开启后，通过Data线，对每一个天线单元上输入相应的控制信号控制天线单元的工作状态。
随着薄膜晶体管制造工艺技术的不断进步，目前的生产工艺可以实现将天线或面板的栅极驱动电路直接制造在玻璃等介质基板上。这可以在一定程度上降低面板的成本。也可以在一定程度上减小面板两侧边框的宽度。这样制造的驱动电路是由一个个相同的驱动单元(GOA单元)通过一定方式连接而成的。
因此，GOA单元中TFT的数量，将决定天线或显示面板驱动电路的大小，面板边框的宽度以及产品的良品率。但现有GOA电路设计需要的TFT数目相对较多，占据的空间相对较大，会在一定程度上影响产品生产过程中的良品率。
发明内容
为了克服现有技术的不足，本发明提出一种栅极驱动单元、驱动方法、驱动电路、天线及显示装置，解决现有GOA电路需要的TFT数目较多，空间占有率相对较大，生产过程中的良品率把控，及产品功耗等问题。
本发明为实现上述目的，采用以下技术方案实现：
一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
一种基于上述栅极驱动单元的驱动方法，包括以下步骤：
步骤1-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，信号输出端输出低电压；
步骤1-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，第二时钟信号端CLKB输入低电压，信号输出端输出为高电压；
步骤1-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤1-4：第一时钟信号端CLK、第二时钟信号端CLKB交替输入高、低电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第二时钟信号端CLKB的信号类似的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
一种基于上述栅极驱动单元的驱动方法，包括以下步骤：
步骤2-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，信号输出端输出低电压；
步骤2-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，信号输出端输出为高电压；
步骤2-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二电容C2前端的非门使得第二电容C2的一端输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤2-4：第一时钟信号端CLK交替输入低、高电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第一时钟信号端CLK的信号相反的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
一种基于上述栅极驱动单元的驱动电路，包括多个级联的栅极驱动单元，第一级栅极驱动单元的信号输入端输入天线的栅极驱动信号或面板的栅极驱动信号STV，信号输出端连接下一级栅极驱动单元的输入端，从第二级开始，每一级栅极驱动单元的信号输出端连接上一级栅极驱动单元的复位端和下一级栅极驱动单元的信号输入端。
一种基于上述栅极驱动单元的天线，包括具有一个或多个天线单元的天线阵列，每一个栅极驱动单元的信号输出端连接天线阵列中的每一条Gate线。
所述天线单元为液晶单元、PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元中的任意一种。
一种基于上述栅极驱动单元的显示装置，包括像素阵列，每个栅极驱动单元的信号输出端连接像素阵列中的每一条Gate线。
本发明与现有技术相比，具有以下优点及有益效果：
(1)本发明通过对栅极驱动电路进行设计，将栅极驱动单元中的薄膜晶体管数量减少到了6个，减小了天线或者显示面板驱动电路的大小和面板边框的宽度，也即减小了面板上非工作区域的面积(窄边框)，提高了面板的空间利用率，提高了产品的良品率，降低了栅极驱动单元的功耗，并在一定程度上提升了系统的稳定性。
(2)利用本发明对新型平面可重构相控阵天线单元进行驱动，成功地解决了现有天线设计采用直接布线或者在介质板打通孔与驱动电路连接的工艺难题，并且可通过行列矩阵驱动方式，多个控制开关电路可以由同一个移位寄存器驱动，大大简化了驱动电路的复杂度，提高了响应速度，使得驱动更多的天线单元成为可能，从而能够实现制造大尺寸的可重构相控阵天线。
(3)本发明的驱动电路具有更低的成本，较采用微波PIN二极管、砷化镓晶体管、变容二极管和MEMS作为开关装置来对天线进行可重构的设计，天线的驱动功耗显著降低，可重构的能力和功能都有较大提升。
附图说明
图1为本发明的实施例1的栅极驱动单元的电路结构图；
图2为本发明的实施例2的栅极驱动单元的电路结构图；
图3为本发明的实施例3的栅极驱动单元的电路结构图；
图4为本发明的实施例4的栅极驱动单元的电路结构图；
图5为栅极驱动单元工作时输入信号的时序图；
图6为天线或显示装置与驱动电路的连接关系示意图；
图7为液晶平面可重构相控阵天线的结构示意图；
图8为半导体等离子体平面可重构相控阵天线的结构示意图。
图中附图标记对应的名称为：401、驱动电路，501、液晶平面可重构相控阵天线，502、液晶天线单元，503、第一开关电路，504、第一天线阵列控制器，505、第一列信号驱动控制器，601、半导体等离子体平面可重构相控阵天线，602、半导体等离子体天线单元，603、第二开关电路，604、第二天线阵列控制器，605、第二列信号驱动控制器。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
实施例1：
如图1所示，本实施例所述的一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，上拉模块包括第三薄膜晶体管M3和第一电容C1，下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
本实施例的第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
本实施例的第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
本实施例通过采用上述电路结构，将栅极驱动单元中的薄膜晶体管的数量减少到6个，减小了天线或显示面板驱动电路的大小和面板边框的宽度，也即减小了面板上非工作区域的面积(窄边框)，提高了响应速度，提高了产品的良品率，降低了栅极驱动单元的功耗，并在一定程度上提升了系统的稳定性。
实施例采用下述方法来实现对上述栅极驱动单元的驱动，具体如下：
一种基于上述栅极驱动单元的驱动方法，包括以下步骤：
步骤1-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，信号输出端输出低电压；
步骤1-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，第二时钟信号端CLKB输入低电压，信号输出端输出为高电压；
步骤1-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤1-4：第一时钟信号端CLK、第二时钟信号端CLKB交替输入高、低电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第二时钟信号端CLKB的信号类似的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
如图6所示，本实施例所述的驱动电路由包括多个级联的栅极驱动单元，第一级栅极驱动单元的信号输入端输入天线的栅极驱动信号或面板的栅极驱动信号STV，信号输出端连接下一级栅极驱动单元的输入端，从第二级开始，每一级栅极驱动单元的信号输出端连接上一级栅极驱动单元的复位端和下一级栅极驱动单元的信号输入端。通过这种方式，实现栅极驱动信号的移位寄存功能，形成显示面板的驱动电路。
如图6所示，本实施例的驱动电路由多个栅极驱动单元级联组成，每一个栅极驱动单元的输出端，连接二维天线阵列或显示面板中每一条Gate线，当驱动电路位于天线或显示面板的一侧时，图6中的每一个栅极驱动单元的输出端连接天线或显示面板中的一条Gate线，也可以把驱动电路制造在天线或显示面板的两侧，一侧的栅极驱动电路驱动奇数行Gate线，另一侧的栅极驱动电路驱动偶数行的Gate线，栅极驱动单元之间的连接方式与图6中的连接方式相同。
本实施例所述的一种基于上述栅极驱动单元的显示装置，包括像素阵列，每个栅极驱动单元的信号输出端连接像素阵列中的每一条Gate线。
下面给出三种具体的天线结构来进一步说明本发明的设计。
本实施例提供一种基于上述栅极驱动单元的新型平面可重构相控阵天线装置，包括具有一个或多个天线单元的天线阵列，天线单元为液晶单元、PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元中的任意一种，驱动电路通过行列矩阵驱动方式为天线阵列中的每个天线单元提供控制信号，从而确定该单元的状态是打开还是关闭。通过控制不同的天线单元工作状态，新型平面可重构相控阵天线可形成不同的辐射方向图，并可实现波束的电控扫描。
利用基于上述栅极驱动单元的驱动电路401对新型平面可重构相控阵天线单元进行驱动，成功地解决了现有天线设计采用直接布线或者在介质板打通孔与驱动电路连接的工艺难题，并且可通过行列矩阵驱动方式，多个控制开关电路可以由同一个移位寄存器驱动，大大简化了驱动电路的复杂度，提高了响应速度，使得驱动更多的天线单元成为可能，从而能够实现制造大尺寸的可重构相控阵天线；同时，基于上述栅极驱动单元的驱动电路具有更低的成本，较采用微波PIN二极管、砷化镓晶体管、变容二极管和MEMS作为开关装置来对天线进行可重构的设计，天线的驱动功耗显著降低，可重构的能力和功能都有较大提升。
如图7所示，本实施例给出了一种液晶平面可重构相控阵天线结构，具体地，液晶平面可重构相控阵天线501由液晶天线单元502、第一开关电路503、基于GOA单元驱动电路401、第一天线阵列控制器504和第一列信号驱动控制器505构成，第一天线阵列控制器504产生的行和列控制信号分别由驱动电路401和第一列信号驱动控制器505通过第一开关电路503控制每个液晶天线单元502的工作状态。在一个实施例中，第一开关电路503包括晶体管(例如，薄膜晶体管(TFT))，可以选择性地将交流(AC)或接地(GND)电压传递到液晶天线单元502以产生AC电压。通过控制不同的液晶天线单元502工作状态，新型平面可重构相控阵天线501可形成不同的辐射方向图，并可实现波束的快速电控扫描，所述基于上述GOA单元驱动电路401、第一开关电路503和所述液晶天线单元502的辐射贴片一体化集成于硅、玻璃、蓝宝石、碳化硅以及其他平面或曲面介质基板。
如图8所示，本实施例给出了一种半导体等离子体平面可重构相控阵天线结构，具体地，半导体等离子体平面可重构相控阵天线601由半导体等离子体天线单元602、第二开关电路603、基于GOA单元驱动电路401、第二天线阵列控制器604和第二列信号驱动控制器605构成，第二天线阵列控制器604产生的行和列控制信号分别由驱动电路401和第二列信号驱动控制器605通过第二开关电路603控制每个天线单元602的工作状态。在一个实施例中，第二开关电路603包括晶体管(例如，薄膜晶体管(TFT))，可以将直流电压传递到半导体等离子体天线单元602，基本天线单元602、第二开关电路603和所述基于上述GOA单元驱动电路401一体化集成于硅、玻璃、蓝宝石、碳化硅以及其他平面或曲面介质基板。所述半导体等离子体平面可重构相控阵天线可快速地、动态地控制构成平面阵列各辐射单元的形状、大小和应该在的正确位置，实现天线频率的可重构、极化的可重构、波束控制和增益敏捷的可重构、旁瓣的位置及其相对电平的可重构以及上述的各种组合。
实施例2：
如图2所示，作为实施例1的一种变形，本实施例所述的一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，正向输入模块包括第一薄膜晶体管M1，反向输入模块包括第二薄膜晶体管，上拉模块包括第三薄膜晶体管M3和第一电容C1，下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
本实施例的第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
本实施例的第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
本实施例的驱动方法与实施例1的驱动方法有一些区别，本实施例的驱动方法具体如下：
一种基于上述栅极驱动单元的驱动方法，包括以下步骤：
步骤2-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，信号输出端输出低电压；
步骤2-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，信号输出端输出为高电压；
步骤2-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二电容C2前端的非门使得第二电容C2的一端输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤2-4：第一时钟信号端CLK交替输入低、高电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第一时钟信号端CLK的信号相反的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
实施例3：
如图3所示，作为实施例1的另外一种变形，本实施例所述的一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，正向输入模块包括第一薄膜晶体管M1，反向输入模块包括第二薄膜晶体管，上拉模块包括第三薄膜晶体管M3和第一电容C1，下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
本实施例的第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
本实施例的第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
本实施例的驱动方法与实施例1的驱动方法一致，故在此不再重复说明。
实施例4：
如图4所示，作为实施例1的另外一种变形，本实施例所述的一种栅极驱动单元，包括正向输入模块、反向输入模块、上拉模块及下拉模块，正向输入模块包括第一薄膜晶体管M1，反向输入模块包括第二薄膜晶体管，上拉模块包括第三薄膜晶体管M3和第一电容C1，下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
本实施例的第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
本实施例的第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
本实施例的驱动方法与实施例2一致，故在此不再重复说明。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。

Claims (10)

1.一种栅极驱动单元，其特征在于，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
2.一种栅极驱动单元，其特征在于，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
3.一种栅极驱动单元，其特征在于，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
4.一种栅极驱动单元，其特征在于，包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
5.一种基于权利要求1或3所述的栅极驱动单元的驱动方法，其特征在于，包括以下步骤：
步骤1-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，信号输出端输出低电压；
步骤1-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，第二时钟信号端CLKB输入低电压，信号输出端输出为高电压；
步骤1-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤1-4：第一时钟信号端CLK、第二时钟信号端CLKB交替输入高、低电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第二时钟信号端CLKB的信号类似的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
6.一种基于权利要求2或4所述的栅极驱动单元的驱动方法，其特征在于，包括以下步骤：
步骤2-1：信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第三薄膜晶体管M3和第四薄膜晶体管M4开启，第一控制节点pd处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6处于关闭状态，此时，第一时钟信号端CLK输入低电压，信号输出端输出低电压；
步骤2-2：信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第三薄膜晶体管M3和第四薄膜晶体管M4继续保持开启，第一控制节点pd仍处于低电位，第五薄膜晶体管M5和第六薄膜晶体管M6继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，信号输出端输出为高电压；
步骤2-3：信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，第二控制节点pu电位降低，使得第三薄膜晶体管M3和第四薄膜晶体管M4关闭，此时，第一时钟信号端CLK输入低电压，第二电容C2前端的非门使得第二电容C2的一端输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第五薄膜晶体管M5和第六薄膜晶体管M6开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
步骤2-4：第一时钟信号端CLK交替输入低、高电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第一时钟信号端CLK的信号相反的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
7.一种基于权利要求1-4任一项所述的栅极驱动单元的驱动电路，其特征在于，包括多个级联的栅极驱动单元，第一级栅极驱动单元的信号输入端输入天线的栅极驱动信号或面板的栅极驱动信号STV，信号输出端连接下一级栅极驱动单元的输入端，从第二级开始，每一级栅极驱动单元的信号输出端连接上一级栅极驱动单元的复位端和下一级栅极驱动单元的信号输入端。
8.一种基于权利要求1-4任一项所述的栅极驱动单元的天线，其特征在于，包括具有一个或多个天线单元的天线阵列，每一个栅极驱动单元的信号输出端连接天线阵列中的每一条Gate线。
9.根据权利要求8所述的天线，其特征在于，所述天线单元为液晶单元、PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元中的任意一种。
10.一种基于权利要求1-4任一项所述的栅极驱动单元的显示装置，其特征在于，包括像素阵列，每个栅极驱动单元的信号输出端连接像素阵列中的每一条Gate线。
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