CN109244669B - 一种可重构相控阵天线的驱动系统、驱动方法及天线装置 - Google Patents
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Abstract
本发明公开了一种可重构相控阵天线的驱动系统、驱动方法及天线装置，所述驱动系统包括移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，移位寄存器由与阵列单元行数相同的n个移位寄存单元依次连接而成，每一个移位寄存单元的输出端与天线阵列单元的一行相连，列信号发生装置与每一列阵列单元相连，充放电电路与每一个天线单元相连，驱动信号发生装置与每个天线单元相连。本发明通过采用上述结构，实现对超材料结构天线单元的简易、高效的驱动控制，显著降低了面板的制造成本，提高了可重构相控阵天线的集成度，进而提高了天线面板的空间利用率以及产品的良率，增大了天线量产的可能性和可操作性。
Description
技术领域
本发明属于天线技术领域，具体涉及一种可重构相控阵天线的驱动系统、驱动方法及天线装置。
背景技术
目前，国内外的很多研究机构提出了可调谐超材料、编码超材料、数字超材料及现场可编程超材料等一系列与电磁超材料相关的概念，并对其在天线领域的应用开展了广泛的研究。目的是通过对超材料的控制，实现对电磁波的实时调控，最终应用于可重构天线及相关产品。
所谓电磁超材料，是将具有特定几何形状的宏观基本单元，植入基体材料内(或表面)所构成的一种人工电磁材料。基本单元的排列可以是周期性的，也可以是非周期性的。因为电磁超材料所具有的独特的电磁特性，而受到学术界和产业界的广泛关注。并在通信、国防及基础研究等领域获得了前所未有的发展机遇。
目前，基于超材料结构的可重构相控阵天线的驱动系统，大都是通过PIN二极管实现的，随着TFT工艺技术的不断进步，目前的生产工艺可以实现将具有特定功能的一些TFT电路，直接制造在天线面板的介质基板上。一方面，这可以在一定程度上降低天线的制造成本。另一方面，这种技术可以在一定程度上减小驱动电路对天线面板空间的占用率。因此，电路中TFT的数量越少，电路的结构越简单，天线面板的空间利用率，以及产品的良率就可能会进一步提高。更为重要的是，薄膜晶体管的制造工艺可以在一定程度上和某些可重构相控阵天线的制造工艺兼容，增大了天线量产的可能性和可操作性。因此，急需一种便捷、高效的驱动系统和驱动方法，实现对超材料结构天线单元的有效控制，进而实现波束合成和方向或频率的可重构。
发明内容
为了克服现有技术的不足，本发明提出一种可重构相控阵天线的驱动系统、驱动方法及天线装置，解决现有可重构相控阵天线的驱动系统复杂、制造成本高、能耗高，而天线的性能指标、生产效率和良品率较低的问题，实现对超材料结构天线单元简易、高效的驱动控制。
本发明为实现上述目的，采用以下技术方案实现：
一种可重构相控阵天线的驱动系统，包括移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，所述移位寄存器由与阵列单元行数相同的n个移位寄存单元依次连接而成，每一个移位寄存单元的输出端与天线阵列单元的一行相连，所述列信号发生装置与每一列阵列单元相连，所述充放电电路与每一个天线单元相连，所述驱动信号发生装置与每个天线单元相连。
进一步地，作为优选技术方案，所述移位寄存单元包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；
所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；
所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
进一步地，作为优选技术方案，所述移位寄存单元包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；
所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；
所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端通过非门连接于第一时钟信号端CLK，另一端与第一控制节点pd相连。
进一步地，作为优选技术方案，所述移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
进一步地，作为优选技术方案，所述移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
进一步地，作为优选技术方案，所述移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
进一步地，作为优选技术方案，所述移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
一种可重构相控阵天线的驱动系统的驱动方法，包括以下步骤：
步骤1：当移位寄存器的某个移位寄存单元输出某个脉冲信号时，与该移位寄存单元相连的这一行阵列单元的每一个充放电电路就会接收到该脉冲信号，该脉冲信号使充放电电路中的输入/保持模块中的薄膜晶体管打开；
步骤2：充放电电路中的输入/保持模块中的TFT打开的同时，列信号发生装置同时给这一行阵列单元输入信号A，并将信号A存储在充放电电路的输入/保持模块的电容中；
步骤3：当信号A使充放电电路的输出模块中与天线单元驱动信号相连的薄膜晶体管打开时，驱动信号发生装置产生的单元驱动信号就会输出到天线单元；当信号A使充放电电路的输出模块中与低电平连接的薄膜晶体管打开时，则对天线单元进行放电。
一种可重构相控阵天线装置，包括天线单元、天线阵列驱动器、移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，所述移位寄存器与每一行阵列单元相连，所述列信号发生装置与每一列阵列单元相连，所述充放电电路与每一个天线单元相连，所述驱动信号发生装置与每个天线单元相连，所述天线阵列驱动器分别与移位寄存器、列信号发生装置实现信号连接。
进一步地，作为优选技术方案，所述天线单元为液晶单元，或者为PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元实现的、需要对其进行电压或电流控制的天线单元。
本发明与现有技术相比，具有以下优点及有益效果：
(1)本发明通过采用独特的设计，将移位寄存单元的薄膜晶体管数量减至6个甚至5个，相比于传统可重构相控阵天线的驱动系统而言，大大减少电路中薄膜晶体管的数量，使电路的结构更简单，天线面板的空间利用率更高，产品的良品率进一步提高。
(2)本发明可以和某些可重构相控阵天线的制造工艺兼容，同时显著降低了面板的制造成本，提高了可重构相控阵天线的集成度，进而提高了天线面板的空间利用率以及产品的良率，增大了天线量产的可能性和可操作性。
(3)本发明通过用薄膜晶体管实现对可重构相控阵天线阵列的驱动、开关和天线单元的灰度控制，有效地简化了对基于电磁超材料的可重构相控阵天线阵列的驱动控制。
附图说明
图1为本发明所述的可重构相控阵天线装置的结构示意图；
图2为本发明的移位寄存单元的电路结构图一；
图3为本发明的移位寄存单元的电路结构图二；
图4为本发明的移位寄存单元的电路结构图三；
图5为本发明的移位寄存单元的电路结构图四；
图6为本发明的移位寄存单元的电路结构图五；
图7为本发明的移位寄存单元的电路结构图六；
图8为本发明的各个移位寄存单元之间的连接关系示意图；
图9为本发明的移位寄存器输出的脉冲信号图；
图10为本发明的充放电电路结构图；
图11为本发明的列信号发生装置输出的脉冲信号图；
图12为本发明的单元驱动信号图；
图13为本发明的单元驱动信号的输出与时间的关系示意图。
图中附图标记对应的名称为：101、天线装置，102、天线阵列驱动器，103、移位寄存器，104、列信号发生装置，105、充放电电路，106、天线单元，107、驱动信号发生装置。
具体实施方式
下面结合实施例对本发明作进一步地详细说明，但本发明的实施方式不限于此。
实施例：
本实施例所述的一种可重构相控阵天线的驱动系统，包括移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，移位寄存器由与阵列单元行数相同的n个移位寄存单元依次连接而成，每一个移位寄存单元的输出端与天线阵列单元的一行相连，列信号发生装置与每一列阵列单元相连，充放电电路与每一个天线单元相连，驱动信号发生装置与每个天线单元相连。
具体地，如图2所示，本实施例的移位寄存单元包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
可以理解的是，本实施例的移位寄存器还可以有另外一种结构，如图3所示，移位寄存单元包括输入模块、上拉模块及下拉模块，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端通过非门连接于第一时钟信号端CLK，另一端与第一控制节点pd相连。
可以理解的是，本实施例的移位寄存器还可以有另外一种结构，如图4所示，本实施例的移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
可以理解的是，本实施例的移位寄存器还可以有另外一种结构，如图5所示，移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
可以理解的是，本实施例的移位寄存器还可以有另外一种结构，如图6所示，本实施例的移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
可以理解的是，本实施例的移位寄存器还可以有另外一种结构，如图7所示，移位寄存单元包括正向输入模块、反向输入模块、上拉模块及下拉模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
图2-图7所示的移位寄存器结构的驱动方式基本相同，下面就以图2所示的移位寄存器为例，对其驱动过程进行详细说明，其它结构形式的移位寄存器的驱动过程就不再一一赘述。
1、信号输入端输入高电压，第一薄膜晶体管M1开启，VDD信号从第一薄膜晶体管M1输入，第二控制节点pu电位升高，使得第二薄膜晶体管M2和第三薄膜晶体管M3开启，第一控制节点pd处于低电位，第四薄膜晶体管M4和第五薄膜晶体管M5处于关闭状态，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，信号输出端输出低电压；
2、信号输入端输入低电压，第一薄膜晶体管M1关闭，第一时钟信号端CLK输入高电压，由于第一电容C1的自举效应，使得第二控制节点pu电位进一步升高，第二薄膜晶体管M2和第三薄膜晶体管M3继续保持开启，第一控制节点pd仍处于低电位，第四薄膜晶体管M4和第五薄膜晶体管M5继续处于关闭状态，此时，第一时钟信号端CLK输入高电压，第二时钟信号端CLKB输入低电压，信号输出端输出为高电压；
3、信号输入端输入低电压，第一薄膜晶体管M1保持关闭，复位端输入高电压，使第二薄膜晶体管M2开启，VSS信号从第一薄膜晶体管M1输入，使第二控制节点pu电位降低，使得第二薄膜晶体管M2和第三薄膜晶体管M3关闭，此时，第一时钟信号端CLK输入低电压，第二时钟信号端CLKB输入高电压，由于第二电容C2的自举效应，使得第一控制节点pd电位升高，第四薄膜晶体管M4和第五薄膜晶体管M5开启，对第一电容C1两端进行放电，信号输出端输出为低电压；
4、第一时钟信号端CLK、第二时钟信号端CLKB交替输入高、低电压，由于第二电容C2的自举效应，第一控制节点pd的电位实现与第二时钟信号端CLKB的信号类似的周期性变化，并对第一电容C1两端进行周期性放电，使信号输出端在输出一次高电压之后，在面板的一个扫描周期内，保持输出低电压。
如图8所示，本实施例的移位寄存器由与阵列单元行数相同的n个移位寄存单元依次连接而成，某个单元的前一个单元的输出信号，为其输入信号，当前单元的输出信号为其下一个单元的输入信号，移位寄存单元之间通过这种方式连接，实现如图9所示的信号输出，具体地，移位寄存器的输入信号经第一个移位寄存单元输出后，同时输入第二个移位寄存单元，第二个移位寄存单元的输出信号与第一个移位寄存单元的输出信号正好相差一个脉冲宽度，以此类推，输出图9中所示的信号类型。
下面给出一种可重构相控阵天线的驱动系统的驱动方法，具体包括以下步骤：
步骤1：当移位寄存器的某个移位寄存单元输出某个脉冲信号时，与该移位寄存单元相连的这一行阵列单元的每一个充放电电路就会接收到该脉冲信号，该脉冲信号使充放电电路中的输入/保持模块中的薄膜晶体管打开；
步骤2：充放电电路中的输入/保持模块中的TFT打开的同时，列信号发生装置同时给这一行阵列单元输入信号A，并将信号A存储在充放电电路的输入/保持模块的电容中；
步骤3：当信号A使充放电电路的输出模块中与天线单元驱动信号相连的薄膜晶体管打开时，驱动信号发生装置产生的单元驱动信号就会输出到天线单元；当信号A使充放电电路的输出模块中与低电平连接的薄膜晶体管打开时，则对天线单元进行放电。
如图1所示，本实施例提供一种可重构相控阵天线装置，具体包括天线单元、天线阵列驱动器、移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，所述移位寄存器与每一行阵列单元相连，列信号发生装置与每一列阵列单元相连，充放电电路与每一个天线单元相连，驱动信号发生装置与每个天线单元相连，所述天线阵列驱动器分别与移位寄存器、列信号发生装置实现信号连接。
如图10所示为充放电电路的电路结构，每一个移位寄存单元的输出，与天线单元106的一行相连接，而连接天线单元106每一行的是图10所示的充放电单元电路105的B端，当移位寄存器103的某个单元输出如图9中所示的某个脉冲信号时，与之相连接的这一行阵列单元的每一个充放电电路105的B端就会接收到这个信号，这个信号会使得图10中的输入/保持模块中的薄膜晶体管打开。
本实施例的列信号发生装置104为集成电路芯片或具有相似功能的PCB电路板，列信号发生装置104的每一个引脚与图1中阵列单元的每一列相连，而阵列单元中与每一条列信号线连接的是图10中所示的天线充放电单元电路105中的输入/保持模块的A端，当移位寄存单元的输出信号使得图10中的输入/保持模块中的薄膜晶体管打开时，图1中的列信号发生装置104就会同时给这一行阵列单元输入图11中所示的A信号,并存储在图10中的输入/保持模块的电容中。
当输出到图10中D点的电位使得图10中E点上方的薄膜晶体管打开时，图12中所示的单元驱动信号就会输出到天线单元106；反之，若D点的电位使得E点下方的薄膜晶体管打开时，则对天线单元106进行放电。
图10中，B点和C点的电位可以控制D点的最终输出电位是高电位还是低电位，D点的电位可以控制图10中E点上方的薄膜晶体管的开启和关闭状态。在移位寄存器103不断地进行行扫描的过程中，可以通过列信号的输入形式，控制C点电位的高低，进而结合B点的电位，控制D点电位的高低，和E点上方的薄膜晶体管的开启时间。如图13所示，可以通过上述方法实现对天线单元106的灰度控制，即通过控制E点上方的薄膜晶体管的开启时间，使得单元驱动信号的输出和时间有关，进而控制天线单元106的充电时间，最后实现灰度变化。
可以理解的是，本实施例的天线单元为液晶单元，也可以是PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元实现的、需要对其进行电压或电流控制的天线单元。
另外，需要说明的是，专利“一种栅极驱动单元、驱动方法、驱动电路、天线及显示装置”(申请号：2018109321665)、专利“一种5T2C栅极驱动单元、驱动方法、驱动电路、天线及显示装置”(申请号：2018109321542)中所描述的移位寄存器单元结构，或者在这些移位寄存器单元结构的基础上衍生出来的具有相同功能的移位寄存器装置，都可以作为本发明所述的移位寄存器结构。
以上所述，仅是本发明的较佳实施例，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本发明的保护范围之内。
Claims (10)
1.一种可重构相控阵天线的驱动系统，其特征在于，包括移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，所述移位寄存器由与阵列单元行数相同的n个移位寄存单元依次连接而成，每一个移位寄存单元的输出端与天线阵列单元的一行相连，所述列信号发生装置与每一列阵列单元相连，所述充放电电路与每一个天线单元相连，所述驱动信号发生装置与每个天线单元相连；
所述移位寄存单元包括输入模块、上拉模块及下拉模块，所述输入模块包括一个薄膜晶体管，该薄膜晶体管的栅极作为信号输入端和复位端，并且该薄膜晶体管的漏极与第一电源端相连；
所述上拉模块包括一个薄膜晶体管和一个电容，该薄膜晶体管的漏极与第一时钟信号端CLK相连，该薄膜晶体管的栅极与第二控制节点pu相连，该薄膜晶体管的源极作为信号输出端，该电容的一端连接于第二控制节点pu，另一端连接于该薄膜晶体管的源极；
所述下拉模块包括三个薄膜晶体管和一个电容。
2.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；
所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；
所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
3.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述输入模块包括第一薄膜晶体管M1，所述上拉模块包括第二薄膜晶体管M2和第一电容C1，所述下拉模块包括第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端和复位端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第四薄膜晶体管M4的漏极相连；
所述第三薄膜晶体管M3的漏极、第四薄膜晶体管M4的栅极、第五薄膜晶体管M5的栅极均连接于第一控制节点pd，所述第三薄膜晶体管M3的源极、第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的漏极连接于第二控制节点pu；
所述第二薄膜晶体管M2的漏极与第一时钟信号端CLK相连，第二薄膜晶体管M2的栅极与第二控制节点pu相连，第二薄膜晶体管M2的源极作为信号输出端，且第二薄膜晶体管M2的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第二薄膜晶体管M2的源极，所述第二电容C2的一端通过非门连接于第一时钟信号端CLK，另一端与第一控制节点pd相连。
4.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述移位寄存单元还包括正向输入模块和反向输入模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
5.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述移位寄存单元还包括正向输入模块和反向输入模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第三电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
6.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述移位寄存单元还包括正向输入模块和反向输入模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端与第二时钟信号端CLKB相连，另一端与第一控制节点pd相连。
7.根据权利要求1所述的一种可重构相控阵天线的驱动系统，其特征在于，所述移位寄存单元还包括正向输入模块和反向输入模块，所述正向输入模块包括第一薄膜晶体管M1，所述反向输入模块包括第二薄膜晶体管，所述上拉模块包括第三薄膜晶体管M3和第一电容C1，所述下拉模块包括第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6以及第二电容C2，所述第一薄膜晶体管M1的栅极作为信号输入端，第一薄膜晶体管M1的漏极与第一电源端相连，第一薄膜晶体管M1的源极与第二薄膜晶体管M2的漏极相连；
所述第二薄膜晶体管M2的栅极与复位端相连，第二薄膜晶体管M2的源极与第一电源端相连，所述第四薄膜晶体管M4的漏极、第五薄膜晶体管M5的栅极以及第六薄膜晶体管M6的栅极均连接于第一控制节点pd，所述第四薄膜晶体管M4的源极、第五薄膜晶体管M5的源极以及第六薄膜晶体管M6的源极均连接于第二电源端，所述第三薄膜晶体管M3的栅极与第四薄膜晶体管M4的栅极连接于第二控制节点pu；
所述第三薄膜晶体管M3的漏极与第一时钟信号端CLK相连，第三薄膜晶体管M3的源极作为信号输出端，且第三薄膜晶体管M3的源极与第五薄膜晶体管M5的漏极相连，所述第一电容C1的一端连接于第二控制节点pu，另一端连接于第三薄膜晶体管M3的源极，所述第二电容C2的一端通过非门与第一时钟信号端CLK相连，另一端与第一控制节点pd相连。
8.一种可重构相控阵天线的驱动系统的驱动方法，其特征在于，包括以下步骤：
步骤1：当移位寄存器的某个移位寄存单元输出某个脉冲信号时，与该移位寄存单元相连的这一行阵列单元的每一个充放电电路就会接收到该脉冲信号，该脉冲信号使充放电电路中的输入/保持模块中的薄膜晶体管打开；
步骤2：充放电电路中的输入/保持模块中的TFT打开的同时，列信号发生装置同时给这一行阵列单元输入信号A，并将信号A存储在充放电电路的输入/保持模块的电容中；
步骤3：当信号A使充放电电路的输出模块中与天线单元驱动信号相连的薄膜晶体管打开时，驱动信号发生装置产生的单元驱动信号就会输出到天线单元；当信号A使充放电电路的输出模块中与低电平连接的薄膜晶体管打开时，则对天线单元进行放电。
9.一种可重构相控阵天线装置，其特征在于，包括天线单元、天线阵列驱动器、移位寄存器、列信号发生装置、充放电电路以及驱动信号发生装置，所述移位寄存器与每一行阵列单元相连，所述列信号发生装置与每一列阵列单元相连，所述充放电电路与每一个天线单元相连，所述驱动信号发生装置与每个天线单元相连，所述天线阵列驱动器分别与移位寄存器、列信号发生装置实现信号连接。
10.根据权利要求9所述的一种可重构相控阵天线装置，其特征在于，所述天线单元为液晶单元，或者为PIN二极管单元、变容二极管单元、MEMS单元以及等离子体单元实现的、需要对其进行电压或电流控制的天线单元。
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