CN206135862U - 输出复位电路、栅极集成驱动电路及显示装置 - Google Patents

Abstract

本实用新型公开了一种输出复位电路、栅极集成驱动电路及显示装置，该输出复位电路包括与时钟信号端的数量一致的至少三个结构相同的复位单元，各复位单元用于在时钟信号端的控制下，导通参考信号端与连接的该组各移位寄存器的信号输出端；且各复位单元分别与一组各移位寄存器的输出端相连，使得多个移位寄存器共用一个输出复位电路。因此，在时钟信号端的控制下，各复位单元可以控制将参考信号端的复位信号输出至与各复位单元相连接的该组各移位寄存器的信号输出端，对其进行复位，避免其他信号对该组各移位寄存器输出端的干扰，提高输入输出信号的稳定性，同时简化输出复位端的结构，减小栅极集成驱动电路的占用面积，降低成本。

Description

输出复位电路、栅极集成驱动电路及显示装置

技术领域

本实用新型涉及显示技术领域，尤指一种输出复位电路、栅极集成驱动电路及显示装置。

背景技术

栅极集成驱动电路(Gate on array，GOA)是一种将栅极集成驱动电路集成于TFT基板上的技术，通过栅极集成驱动电路向像素区域的各个薄膜晶体管的栅极提供栅极驱动信号，与传统的液晶显示面板的驱动技术相比，节省了栅极驱动电路的焊接(bonding)区域以及扇出(fan-out)布线空间，从而在节省驱动电路的占用空间的同时减少了工艺步骤，并节省了材料，达到了降低产品成本的目的。

在常规的栅极集成驱动电路中，每一级移位寄存器电路通常包括多个具有不同功能的模块，例如输入模块、输出模块和驱动模块；同时，为了减少驱动电路在非工作时间段内噪声的干扰，通常设置有复位模块用以消除噪声。因此，为保证驱动电路信号的稳定性，每级移位寄存器均设置有一个复位模块，使得栅极集成驱动电路的占用面积大大增加，且栅极集成驱动电路的结构逐渐趋向复杂，因此，导致生产工艺步骤的复杂化，进而引起产品成本的不断增加。

基于以上考虑，如何在确保栅极集成驱动电路输入输出信号稳定性的同时，简化栅极集成驱动电路的结构，是目前本领域技术人员亟待解决的技术问题。

实用新型内容

本实用新型实施例提供一种输出复位电路、栅极集成驱动电路及显示装置，用以在保证输入输出信号稳定性的同时，简化栅极集成驱动电路结构。

本实用新型实施例提供的一种输出复位电路，包括：与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元；其中，

各所述复位单元的第一端与参考信号端相连，第二端与一组移位寄存器中的信号输出端相连，第三端与该组中各移位寄存器中驱动模块的控制端相连，第四端与该组中各移位寄存器中驱动模块的输入端连接的时钟信号端相连；

各所述复位单元用于在连接的时钟信号端的控制下，导通所述参考信号端与连接的该组中各移位寄存器的信号输出端；

一组各移位寄存器中驱动模块的输入端连接的时钟信号端加载相同的时钟信号；不同组各移位寄存器中驱动模块的输入端连接的时钟信号端加载不同的时钟信号，且每两个时钟信号存在时序重叠部分。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，所述复位单元和所述时钟信号端均为N个；第N个所述复位单元的第二端与第N*K+n个移位寄存器的信号输出端相连；所述N为大于2的整数，K取值为0和正整数，n取值为1至N的整数。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，所述复位单元和所述时钟信号端均为3个。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，各所述复位单元的第一端通过一条导线串联后与一个所述参考信号端连接。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，各所述复位单元包括：下拉模块、电位保持模块和下拉控制模块；其中，

所述下拉模块的控制端与第一节点相连，输入端与所述参考信号端相连，输出端与所述移位寄存器的信号输出端相连；所述下拉模块用于在所述第一节点电位的控制下，导通所述参考信号端与所述移位寄存器的信号输出端；

所述电位保持模块的第一端与所述第一节点相连，第二端与所述时钟信号端相连；

所述下拉控制模块的控制端用于与所述移位寄存器中驱动模块的控制端相连，输入端与所述参考信号端相连，输出端与所述第一节点相连；所述下拉控制模块用于在所述移位寄存器中驱动模块的控制端电位的控制下，通过所述电位保持模块连接的所述时钟信号端和所述参考信号端控制所述第一节点的电位。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，所述下拉模块，包括：第一薄膜晶体管；所述第一薄膜晶体管的栅极与所述第一节点相连，源极与所述移位寄存器的信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，所述电位保持模块，包括：第一电容；所述第一电容的第一端与所述第一节点相连，第二端与所述时钟信号端相连。

在一种可能的实施方式中，在本实用新型实施例提供的上述输出复位电路中，所述下拉控制模块，包括：第二薄膜晶体管；所述第二薄膜晶体管的栅极与所述移位寄存器中驱动模块的控制端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

在本实用新型实施例提供的一种栅极集成驱动电路，包括本实用新型实施例提供的上述输出复位电路和多个级联的移位寄存器；

除末级移位寄存器之外，其余每级移位寄存器的信号输出端均用于向下一级移位寄存器的信号输入端输入有效脉冲信号。

在一种可能的实施方式中，在本实用新型实施例提供的上述栅极集成驱动电路中，所述移位寄存器包括：输入模块和驱动模块；其中，

所述输入模块的控制端与第一时钟信号端相连，输入端与信号输入端相连，输出端与所述驱动模块的控制端相连；所述输入模块用于在所述第一时钟信号端的第一时钟信号控制下，将信号输入端输入的有效脉冲信号传送至所述驱动模块的控制端；

所述驱动模块的输入端与第二时钟信号端相连，输出端与信号输出端相连；所述驱动模块用于在所述有效脉冲信号的控制下，将所述第二时钟信号端的第二时钟信号输出至信号输出端；在一个重复周期内所述第一时钟信号的有效脉冲早于所述第二时钟信号的有效脉冲。

在一种可能的实施方式中，在本实用新型实施例提供的上述栅极集成驱动电路中，所述输入模块，包括：第三薄膜晶体管；所述第三薄膜晶体管的栅极与所述第一时钟信号端相连，源极与所述信号输入端相连，漏极与所述驱动模块的控制端相连。

在一种可能的实施方式中，在本实用新型实施例提供的上述栅极集成驱动电路中，所述驱动模块，包括：第四薄膜晶体管和第二电容；其中，

所述第四薄膜晶体管的栅极与所述输入模块的输出端相连，源极与所述第二时钟信号端相连，漏极与所述信号输出端相连；

所述第二电容连接于所述第四薄膜晶体管的栅极和漏极之间。

本实用新型实施例还提供了一种显示装置，包括本实用新型实施例提供的上述栅极集成驱动电路。

本实用新型有益效果如下：

本实用新型实施例提供的一种输出复位电路、栅极集成驱动电路及显示装置，该输出复位电路包括与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元，各复位单元用于在时钟信号端的控制下，导通参考信号端与连接的该组各移位寄存器的信号输出端；且各复位单元分别与一组各移位寄存器的输出端相连，使得多个移位寄存器共用一个输出复位电路。因此，在时钟信号端的控制下，各复位单元可以控制将参考信号端的复位信号输出至与各复位单元相连接的该组各移位寄存器的信号输出端，对其进行复位，避免其他信号对该组各移位寄存器输出端的干扰，提高输入输出信号的稳定性，同时简化输出复位端的结构，减小栅极集成驱动电路的占用面积，降低成本。

附图说明

图1为本实用新型实施例提供的输出复位电路的结构示意图之一；

图2为本实用新型实施例提供的输出复位电路的结构示意图之二；

图3为图2提供的输出复位电路的具体结构示意图；

图4为本实用新型实施例提供的栅极集成驱动电路的示意图；

图5为本实用新型实施例提供的栅极集成驱动电路的信号时序图。

具体实施方式

下面结合附图，对本实用新型实施例提供的输出复位电路、栅极集成驱动电路、驱动方法及显示装置的具体实施方式进行详细地说明。

本实用新型实施例提供的一种输出复位电路，如图1所示，包括：与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元10；其中，

各复位单元10的第一端与参考信号端VGL相连，第二端与一组移位寄存器中的信号输出端OUT₁相连，第三端与该组中各移位寄存器中驱动模块的控制端P1相连，第四端与该组中各移位寄存器中驱动模块的输入端连接的时钟信号端CLK1相连；

各复位单元10用于在连接的时钟信号端CLK1的控制下，导通参考信号端VGL与连接的该组中各移位寄存器的信号输出端OUT₁；

一组各移位寄存器中驱动模块的输入端连接的时钟信号端加载相同的时钟信号，以第一组各移位寄存器为例，各移位寄存器中驱动模块的输入端连接的时钟信号端均为第一时钟信号端CLK1；不同组各移位寄存器中驱动模块的输入端连接的时钟信号端加载不同的时钟信号，且每两个时钟信号存在时序重叠部分，以第一组和第二组各移位寄存器为例，第一组各移位寄存器中驱动模块的输入端连接的时钟信号端均为第一时钟信号端CLK1，第二组各移位寄存器中驱动模块的输入端连接的时钟信号端均为第二时钟信号端CLK2，且第一时钟信号端CLK1的第一时钟信号和第二时钟信号端CLK2的第二时钟信号存在时序重叠部分。

本实用新型实施例提供的上述输出复位电路，包括与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元，各复位单元用于在时钟信号端的控制下，导通参考信号端与连接的该组各移位寄存器的信号输出端；且各复位单元分别与一组各移位寄存器的输出端相连，使得多个移位寄存器共用一个输出复位电路。因此，在时钟信号端的控制下，各复位单元可以控制将参考信号端的复位信号输出至与各复位单元相连接的该组各移位寄存器的信号输出端，对其进行复位，避免其他信号对该组各移位寄存器输出端的干扰，提高输入输出信号的稳定性，同时简化输出复位端的结构，减小栅极集成驱动电路的占用面积，降低成本。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，复位单元和时钟信号端均为N个；第N个复位单元的第二端与第N*K+n个移位寄存器的信号输出端相连；N为大于2的整数，K取值为0和正整数，n取值为1至N的整数。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，如图2所示，复位单元和时钟信号端可以均为3个，这样在保证输出复位电路功能的同时，能够最大化简化输出复位电路的结构。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，如图1和图2所示，各复位单元10的第一端通过一条导线串联后与一个参考信号端VGL连接；使得多个复位单元10共用一个参考信号端VGL，并将参考信号端VGL的复位信号输出至各移位寄存器的输出端，在时钟信号端间断的输出高电平信号时，维持各移位寄存器的输出端输出的信号为低电平信号，同时减少参考信号端VGL的数量，简化输出复位端的结构。

具体地，下面将结合附图2和图3所示的以三个复位单元组成的输出复位电路为例，对本实用新型实施例提供的输出复位电路的具体结构作以描述。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，如图3所示，第一复位单元10包括：下拉模块11、电位保持模块12和下拉控制模块13；其中，

下拉模块11的控制端与第一节点Q1相连，输入端与参考信号端VGL相连，输出端与移位寄存器的信号输出端OUT_3K+1相连；下拉模块11用于在第一节点Q1电位的控制下，导通参考信号端VGL与移位寄存器的信号输出端OUT_3K+1，即第一节点Q1输入有效信号时，下拉模块11处于导通状态，并将参考信号端VGL的复位信号输出至移位寄存器的信号输出端OUT_3K+1，对移位寄存器的信号输出端OUT_3K+1进行复位；

电位保持模块12的第一端与第一节点Q1相连，第二端与时钟信号端CLK1相连；

下拉控制模块13的控制端用于与移位寄存器中驱动模块的控制端P1相连，输入端与参考信号端VGL相连，输出端与第一节点Q1相连；下拉控制模块13用于在移位寄存器中驱动模块的控制端P1电位的控制下，通过电位保持模块12连接的时钟信号端CLK1和参考信号端VGL控制第一节点Q1的电位；即移位寄存器中驱动模块的控制端P1输入有效信号时，下拉控制模块13处于导通状态，并将参考信号端VGL的复位信号输出至第一节点Q1，通过电位保持模块12的作用，维持第一节点Q1的电位。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，下拉模块11，包括：第一薄膜晶体管T1；第一薄膜晶体管T1的栅极与第一节点Q1相连，源极与移位寄存器的信号输出端OUT_3K+1相连，漏极与参考信号端VGL相连。

在具体实施时，第一薄膜晶体管T1可以为P型薄膜晶体管，也可以为N 型薄膜晶体管，如图3所示，在此不做限定。当第一薄膜晶体管T1为P型薄膜晶体管，第一节点Q1输入的信号为低电平信号时，第一薄膜晶体管T1导通，将参考信号端VGL的复位信号输出至移位寄存器的信号输出端OUT_3K+1；当第一薄膜晶体管T1为N型薄膜晶体管，第一节点Q1输入的信号为高电平信号时，第一薄膜晶体管T1导通，将参考信号端VGL的复位信号输出至移位寄存器的信号输出端OUT_3K+1。

以上仅是举例说明复位单元的下拉模块11的具体结构，在具体实施时，下拉模块11的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，电位保持模块12，包括：第一电容C1；第一电容C1的第一端与第一节点Q1相连，第二端与时钟信号端CLK1相连。

在具体实施时，在本实用新型实施例提供的上述输出复位电路中，下拉控制模块13，包括：第二薄膜晶体管T2；第二薄膜晶体管T2的栅极与移位寄存器中驱动模块的控制端P1相连，源极与参考信号端VGL相连，漏极与第一节点Q1相连。

在具体实施时，第二薄膜晶体管T2可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图3所示，在此不做限定。当第二薄膜晶体管T2为P型薄膜晶体管，移位寄存器中驱动模块的控制端P1输入的信号为低电平信号时，第二薄膜晶体管T2导通，将参考信号端VGL的复位信号输出至第一节点Q1；当第二薄膜晶体管T2为N型薄膜晶体管，移位寄存器中驱动模块的控制端P1输入的信号为高电平信号时，第二薄膜晶体管T2导通，将参考信号端VGL的复位信号输出至第一节点Q1。

以上仅是举例说明复位单元的下拉控制模块13的具体结构，在具体实施时，下拉控制模块13的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

基于同一实用新型构思，本实用新型实施例还提供了一种栅极集成驱动电路，如图4所示，包括本实用新型实施例提供的上述输出复位电路和多个级联的移位寄存器，除末级移位寄存器之外，其余每级移位寄存器的信号输出端均用于向下一级移位寄存器的信号输入端输入有效脉冲信号。

在具体实施时，在本实用新型实施例提供的上述栅极集成驱动电路中，如图3所示，移位寄存器100包括：输入模块101和驱动模块102；其中，

输入模块101的控制端与第一时钟信号端CLK1相连，输入端与信号输入端OUT_3K+1相连，输出端与驱动模块102的控制端P2相连；输入模块101用于在第一时钟信号端CLK1的第一时钟信号控制下，将信号输入端OUT_3K+1输入的有效脉冲信号传送至驱动模块102的控制端P2，即第一时钟信号端CLK1输入有效信号时，输入模块101处于导通状态，并将信号输入端OUT_3K+1输入的有效脉冲信号输出至驱动模块102的控制端P2，用于调整控制端P2的电位；

驱动模块102的输入端与第二时钟信号端CLK2相连，输出端与信号输出端OUT_3K+2相连；驱动模块102用于在有效脉冲信号的控制下，将第二时钟信号端CLK2的第二时钟信号输出至信号输出端OUT_3K+2；在一个重复周期内第一时钟信号的有效脉冲早于第二时钟信号的有效脉冲，即驱动模块102的控制端输入有效脉冲信号时，驱动模块102处于导通状态，并将第二时钟信号端CLK2的第二时钟信号输出至信号输出端OUT_3K+2，用于控制信号输出端OUT_3K+2的电位。

在具体实施时，在本实用新型实施例提供的上述栅极集成驱动电路中，输入模块101，包括：第三薄膜晶体管T3；第三薄膜晶体管T3的栅极与第一时钟信号端CLK1相连，源极与信号输入端OUT_3K+1相连，漏极与驱动模块102的控制端P2相连。

在具体实施时，第三薄膜晶体管T3可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图3所示，在此不做限定。当第三薄膜晶体管T3为P型薄膜晶体管，第一时钟信号端CLK1输入的信号为低电平信号时，第三薄膜晶体管T3导通，将信号输入端OUT_3K+1的有效脉冲信号输出至驱动模块102的控制端P2；当第三薄膜晶体管T3为N型薄膜晶体管，第一时钟信号端CLK1输入的信号为高电平信号时，第三薄膜晶体管T3导通，将信号输入端OUT_3K+1的有效脉冲信号输出至驱动模块102的控制端P2。

以上仅是举例说明移位寄存器100的输入模块101的具体结构，在具体实施时，输入模块101的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

在具体实施时，在本实用新型实施例提供的上述栅极集成驱动电路中，驱动模块102，包括：第四薄膜晶体管T4和第二电容C2；其中，

第四薄膜晶体管T4的栅极与输入模块101的输出端相连，源极与第二时钟信号端CLK2相连，漏极与信号输出端OUT_3K+2相连；

第二电容C2连接于第四薄膜晶体管T4的栅极和漏极之间。

在具体实施时，第四薄膜晶体管T4可以为P型薄膜晶体管，也可以为N型薄膜晶体管，如图3所示，在此不做限定。当第四薄膜晶体管T4为P型薄膜晶体管，输入模块101的输出端输入的信号为低电平信号时，第四薄膜晶体管T4导通，将第二时钟信号端CLK2的第二时钟信号输出至信号输出端OUT_3K+2；当第四薄膜晶体管T4为N型薄膜晶体管，输入模块101的输出端输入的信号为高电平信号时，第四薄膜晶体管T4导通，将第二时钟信号端CLK2的第二时钟信号输出至信号输出端OUT_3K+2。

以上仅是举例说明移位寄存器100的驱动模块102的具体结构，在具体实施时，驱动模块102的具体结构不限于本实用新型实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作赘述。

为了方便说明，图4中仅示出了部分移位寄存器，分别为第1级移位寄存器、第2级移位寄存器、第3级移位寄存器、第4级移位寄存器、第5级移位寄存器、第6级移位寄存器、和第3K+1级移位寄存器、第3K+2级移位寄存器、第3K+3级移位寄存器。其中，每一级移位寄存器的信号输出端OUT₁均向下一级移位寄存器的信号输入端输入有效脉冲信号。

具体地，上述栅极集成驱动电路中的每个移位寄存器的具体结构与本实用新型上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

下面结合图3所示的输出复位电路，和图5所示的信号时序图，对本实用新型实施例提供的上述栅极集成驱动电路的工作过程作以描述。

如图5所示，为本实施例中栅极集成驱动电路的信号时序图，选取t1-t8八个阶段。在下面的描述中，以1表示高电平，0表示低电平信号。

在t1阶段，CLK1＝1，CLK2＝0，第三时钟信号端CLK3前半段为1后半段为0，OUT_3K+1＝1。当CLK3＝1时，第七薄膜晶体管T7打开，将上一级移位寄存器输出端的高电平信号输入至控制端P1，将其拉高至高电平，随着CLK3由1变成0，第七薄膜晶体管T7关闭，同时控制端P1继续保持高电平。由于CLK1＝1，第三薄膜晶体管T3打开，控制端P2被拉高至高电平，使得第四薄膜晶体管T4打开，又因CLK2＝0，因此移位寄存器输出端OUT_3K+2输出低电平；同时，因控制端P2被拉高至高电平，第六薄膜晶体管T6打开，将参考信号端VGL的低电平信号传输至第二节点Q2，使第二节点Q2始终保持低电平。

在t2阶段，CLK1＝1，CLK2＝1，CLK3＝0，OUT_3K+1＝1。此阶段与t1阶段相比，第二时钟信号端CLK2由低电平转为高电平，因控制端P2处于高电平，第四薄膜晶体管T4打开，将第二时钟信号端CLK2的高电平输出至移位寄存器输出端OUT_3K+2，使得移位寄存器输出端OUT_3K+2输出高电平；同时，因电容C2的自举作用，控制端P2的电位被进一步拉高。因此，此阶段为移位寄存器输出端OUT_3K+2的开启阶段。此外，因移位寄存器输出端OUT_3K+2输出高电平和CLK2＝1，导致第十一薄膜晶体管T11打开，控制端P3被拉高至高电平，进而打开第十二薄膜晶体管T12，又因CLK3＝0，移位寄存器输出端OUT_3K+3则输出低电平；同时，因控制端P3被拉高至高电平，第十薄膜晶体管T10打开，将参考信号端VGL的低电平传输至第三节点Q3，使第三节点Q3始终保持低电平。

在t3阶段，CLK1＝0，CLK2＝1，CLK3＝0。此阶段因第一时钟信号端CLK1由高电平转为低电平，又因控制端P1一直保持高电平，第八薄膜晶体管T8保持开启，移位寄存器输出端OUT_3K+1被拉低至低电平；在电容C4的作用下，使控制端P1恢复至正常高电平。由于此阶段的第二时钟信号端CLK2和第三时钟信号端CLK3的电位高度与t2阶段保持一致，因此，移位寄存器输出端OUT_3K+2和OUT_3K+3，控制端P2和P3的状态与t2阶段相同。总之，由于第一时钟信号端CLK1由高电平转为低电平，使得移位寄存器输出端OUT_3K+1的电位下降，进而引起控制端P1的电位下降并恢复至正常高度，因此，当第八薄膜晶体管T8保持开启时，第一时钟信号端CLK1的电位决定移位寄存器输出端OUT_3K+1的电位，同时在电容C4的作用下，进而改变控制端P1的电位。

在t4阶段，CLK1＝0，CLK2＝1，CLK3＝1。由于此阶段的第一时钟信号端CLK1和第二时钟信号端CLK2的状态与t3阶段保持一致，因此，移位寄存器输出端OUT_3K+1和OUT_3K+2分别保持低电平和高电平。总之，因第二时钟信号端CLK2从t2-t4阶段的状态未发生改变，且控制端P2在t2-t4阶段一直保持高电平，使得移位寄存器输出端OUT_3K+2在t2-t4阶段输出高电平信号。此外，与t3阶段相比，在t4阶段中第三时钟信号端CLK3转变成高电平，因在t2和t3阶段控制端P3处在高电平，第十二薄膜晶体管T12保持开启，移位寄存器输出端OUT_3K+3的电位被拉高，并输出高电平；同时在电容C6的作用下，将控制端P3的电位进一步拉高。因此，此阶段为移位寄存器输出端OUT_3K+3的开启阶段。

在t5阶段，CLK1＝0，CLK2＝0，CLK3＝1。因第二时钟信号端CLK2由高电平变为低电平，在第四薄膜晶体管T4保持开启的情况下，将第二时钟信号端CLK2的低电平信号输出至移位寄存器输出端OUT_3K+2，使移位寄存器输出端OUT_3K+2的电位被拉低至低电平；并且由于电容C2的自举作用，使控制端P2的电位被拉低至正常高电平。因此，此阶段随着第二时钟信号端CLK2由高电平变为低电平，移位寄存器输出端OUT_3K+2的电位随之降低。

在t6阶段，CLK1＝1，CLK2＝0，CLK3＝1。此阶段因第一时钟信号端CLK1由低电平转为高电平，第三薄膜晶体管T3打开，移位寄存器输出端OUT_3K+1将控制端P2的电位拉低至低电平；同时，因第一时钟信号端CLK1由低电平转为高电平，第一时钟信号端CLK1继续为电容C1充电，将第一节点Q1的电位被拉高至高电平，且控制端P1保持低电平，第二薄膜晶体管T2保持关闭，第一薄膜晶体管T1打开，将参考信号端VGL的复位信号输出至移位寄存器输出端OUT_3K+1，对其进行复位，避免受到其他信号的干扰。因此，此阶段可称为移位寄存器输出端OUT_3K+1的复位阶段。

在t7阶段，CLK1＝1，CLK2＝0，CLK3＝0。因控制端P3一直处于高电平状态，第十二薄膜晶体管T12保持打开，至第三时钟信号端CLK3由高电平变为低电平，移位寄存器输出端OUT_3K+3输出低电平信号；同时，因移位寄存器输出端OUT_3K+3输出低电平，在电容C6的自举作用下，将控制端P3的电位拉低并恢复至正常高电平。因此，随着第三时钟信号端CLK3的电位降低，移位寄存器输出端OUT_3K+3的电位随之降低。

在t8阶段，CLK1＝1，CLK2＝1，CLK3＝0。与t6阶段类似，因第二时钟信号端CLK2的电位由低电平转高电平，第十一薄膜晶体管T11打开，移位寄存器输出端OUT_3K+2将控制端P3的电位拉低；同时，因第二时钟信号端CLK2的电位由低电平转高电平，第二时钟信号端CLK2继续为电容C3充电，将第二节点Q2的电位拉高至高电平，且控制端P2保持低电平，第六薄膜晶体管T6保持关闭，第五薄膜晶体管T5打开，将参考信号端VGL的复位信号传输至移位寄存器输出端OUT_3K+2，对其进行复位，避免受到其他信号的干扰。因此，此阶段可称为移位寄存器输出端OUT_3K+2的复位阶段。

在t9阶段，CLK1＝0，CLK2＝1，CLK3＝0。在此阶段，因第一时钟信号端CLK1的电位由高电平转低电平，停止为电容C1充电，使得第一节点Q1的电位被拉低至低电平，进而使得第一薄膜晶体管T1关闭，停止将参考信号端VGL的复位信号传输至移位寄存器输出端OUT_3K+1。

在t10阶段，CLK1＝0，CLK2＝1，CLK3＝1。与t6和t8阶段类似，因第三时钟信号端CLK3的电位由低电平转高电平，第三时钟信号端CLK3继续为电容C5充电，将第三节点Q3的电位拉高至高电平，且控制端P3保持低电平，使得第十薄膜晶体管T10关闭，第九薄膜晶体管T9打开，将参考信号端VGL的复位信号传输至移位寄存器输出端OUT_3K+3，对其进行复位，避免受到其他信号的干扰。因此，此阶段可称为移位寄存器输出端OUT_3K+3的复位阶段。

此后，直至第三时钟信号端CLK3的电位由低电平转高电平，且控制端P3保持低电平，第十薄膜晶体管T10保持关闭，第九薄膜晶体管T9打开，将参考信号端VGL的复位信号传输至移位寄存器输出端OUT_3K+3，对其进行复位，避免受到其他信号的干扰。

综上，对于每一个复位单元，只要与其连接的时钟信号端运行一个高电平和低电平过程，与复位单元相连的移位寄存器便会经历一个先开启后复位的过程。因此，通过输出复位电路不断地对移位寄存器输出端进行复位，提高了输入输出信号的稳定性，同时简化复位输出端的结构，进而降低成本。

以上举例说明只是以图3所示的输出复位电路来进行说明的，本实用新型实施例提供的栅极集成驱动电路可以通过在任何现有技术的移位寄存器之上设置输出复位电路来实现，在此不做限定。

基于同一实用新型构思，本实用新型实施例还提供了一种显示装置，包括上述的栅极集成驱动电路，其具体实施可参见上述的栅极集成驱动电路描述，相同之处不再赘述。

在具体实施时，本实用新型实施例还提供了一种栅极集成驱动电路的驱动方法，结合图3所示的输出复位电路和图5所示的信号时序图，与输出复位电路相连的多个级联的移位寄存器被分为三组，驱动方法可以具体包括：

第一阶段为t1阶段，在第一组移位寄存器中驱动模块的控制端P1的控制下，将第一时钟信号端CLK1输入的有效脉冲信号输出至第一组移位寄存器的信号输出端OUT_3K+1，且与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的下拉控制模块处于导通状态，使参考信号端VGL的参考信号输出至复位单元的第一节点Q1，使第一节点Q1的电位被拉低；同时第一时钟信号端CLK1输入的有效脉冲信号控制第二组移位寄存器的输入模块处于导通状态，使第一组移位寄存器信号输出端OUT_3K+1输出的栅极驱动扫描信号输出至与第一组移位寄存器信号输出端OUT_3K+1相连的第二组移位寄存器中驱动模块的控制端P2；同时第一时钟信号端CLK1输入的有效脉冲信号为与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的电位保持模块充电；

第二阶段为t2阶段，在第二组移位寄存器中驱动模块的控制端P2的控制下，将第二时钟信号端CLK2输入的有效脉冲信号输出至第二组移位寄存器的信号输出端OUT_3K+2，且与第二组移位寄存器信号输出端OUT_3K+2相连的复位单元的下拉控制模块处于导通状态，使参考信号端VGL的参考信号输出至复位单元的第二节点Q2，使第二节点Q2的电位被拉低；同时第二时钟信号端CLK2输入的有效脉冲信号控制第三组移位寄存器的输入模块处于导通状态，使第二组移位寄存器信号输出端OUT_3K+2输出的栅极驱动扫描信号输出至与第二组移位寄存器信号输出端OUT_3K+2相连的第三组移位寄存器中驱动模块的控制端P3；同时第二时钟信号端CLK2输入的有效脉冲信号为与第二组移位寄存器信号输出端OUT_3K+2相连的复位单元的电位保持模块充电；

第三阶段为t3阶段，在第一时钟信号端CLK1的控制下，第一组移位寄存器信号输出端OUT_3K+1停止输出，且第二组移位寄存器的输入模块处于截止状态；

第四阶段为t4阶段，在第三组移位寄存器中驱动模块的控制端P3的控制下，将第三时钟信号端CLK3输入的有效脉冲信号输出至第三组移位寄存器的信号输出端OUT_3K+3，且与第三组移位寄存器信号输出端OUT_3K+3相连的复位单元的下拉控制模块处于导通状态，使参考信号端VGL的参考信号输出至复位单元的第三节点Q3，使第三节点Q3的电位被拉低；同时第三时钟信号端CLK3输入的有效脉冲信号控制第一组移位寄存器的输入模块处于导通状态，使第三组移位寄存器信号输出端OUT_3K+3输出的栅极驱动扫描信号输出至与第三组移位寄存器信号输出端OUT_3K+3相连的第一组移位寄存器中驱动模块的控制端P1；同时第三时钟信号端CLK3输入的有效脉冲信号为与第三组移位寄存器信号输出端OUT_3K+3相连的复位单元的电位保持模块充电；

第五阶段为t5阶段，在第二时钟信号端CLK2的控制下，第二组移位寄存器信号输出端OUT_3K+2停止输出，且第三组移位寄存器的输入模块处于截止状态；

第六阶段为t6阶段，在第一时钟信号端CLK1的控制下，第一时钟信号端CLK1为与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的电位保持模块充电，与复位单元的电位保持模块相连的第一节点Q1的电位被拉高；同时第一节点Q1控制与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的下拉模块处于导通状态，使参考信号端VGL的参考信号输出至第一组移位寄存器的信号输出端OUT_3K+1。

在具体实施时，在本实用新型实施例提供的上述驱动方法中，驱动方法还包括：

第七阶段为t7阶段，在第三时钟信号端CLK3的控制下，第三组移位寄存器信号输出端OUT_3K+3停止输出，且第一组移位寄存器的输入模块处于截止状态；

第八阶段为t8阶段，在第二时钟信号端CLK2的控制下，第二时钟信号端CLK2为与第二组移位寄存器信号输出端OUT_3K+2相连的复位单元的电位保持模块充电，与复位单元的电位保持模块相连的第二节点Q2的电位被拉高；同时第二节点Q2控制与第二组移位寄存器信号输出端OUT_3K+2相连的复位单元的下拉模块处于导通状态，使参考信号端VGL的参考信号输出至第二组移位寄存器的信号输出端OUT_3K+2；

第九阶段为t9阶段，在第一时钟信号端CLK1的控制下，第一时钟信号端CLK1停止为与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的电位保持模块充电，与复位单元的电位保持模块相连的第一节点Q1的电位被拉低；同时第一节点Q1控制与第一组移位寄存器信号输出端OUT_3K+1相连的复位单元的下拉模块处于截止状态；

第十阶段为t10阶段，在第三时钟信号端CLK3的控制下，第三时钟信号端CLK3为与第三组移位寄存器信号输出端OUT_3K+3相连的复位单元的电位保持模块充电，与复位单元的电位保持模块相连的第三节点Q3的电位被拉高；同时第三节点Q3控制与第三组移位寄存器信号输出端OUT_3K+3相连的复位单元的下拉模块处于导通状态，使参考信号端VGL的参考信号输出至第三组移位寄存器的信号输出端OUT_3K+3；实现了对三组移位寄存器信号输出端的复位，避免了其他信号对各组各移位寄存器输出端的干扰，提高了输入输出信号的稳定性，同时简化了输出复位端的结构，减小了栅极集成驱动电路的占用面积，降低了成本。

本实用新型实施例提供的一种输出复位电路、栅极集成驱动电路、驱动方法及显示装置，该输出复位电路包括与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元，各复位单元用于在时钟信号端的控制下，导通参考信号端与连接的该组各移位寄存器的信号输出端；且各复位单元分别与一组各移位寄存器的输出端相连，使得多个移位寄存器共用一个输出复位电路。因此，在时钟信号端的控制下，各复位单元可以控制将参考信号端的复位信号输出至与各复位单元相连接的该组各移位寄存器的信号输出端，对其进行复位，避免其他信号对该组各移位寄存器输出端的干扰，提高输入输出信号的稳定性，同时简化输出复位端的结构，减小栅极集成驱动电路的占用面积，降低成本。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (13)

1.一种输出复位电路，其特征在于，包括：与用于向移位寄存器提供时钟信号的时钟信号端的数量一致的至少三个结构相同的复位单元；其中，

各所述复位单元的第一端与参考信号端相连，第二端与一组移位寄存器中的各移位寄存器的信号输出端相连，第三端与该组中各移位寄存器中驱动模块的控制端相连，第四端与该组中各移位寄存器中驱动模块的输入端连接的时钟信号端相连；

各所述复位单元用于在连接的时钟信号端的控制下，导通所述参考信号端与连接的该组中各移位寄存器的信号输出端；

一组各移位寄存器中驱动模块的输入端连接的时钟信号端加载相同的时钟信号；不同组各移位寄存器中驱动模块的输入端连接的时钟信号端加载不同的时钟信号，且每两个时钟信号存在时序重叠部分。

2.如权利要求1所述的输出复位电路，其特征在于，所述复位单元和所述时钟信号端均为N个；第N个所述复位单元的第二端与第N*K+n个移位寄存器的信号输出端相连；所述N为大于2的整数，K取值为0和正整数，n取值为1至N的整数。

3.如权利要求2所述的输出复位电路，其特征在于，所述复位单元和所述时钟信号端均为3个。

4.如权利要求1所述的输出复位电路，其特征在于，各所述复位单元的第一端通过一条导线串联后与一个所述参考信号端连接。

5.如权利要求1-4任一项所述的输出复位电路，其特征在于，各所述复位单元包括：下拉模块、电位保持模块和下拉控制模块；其中，

所述下拉模块的控制端与第一节点相连，输入端与所述参考信号端相连，输出端与所述移位寄存器的信号输出端相连；所述下拉模块用于在所述第一节点电位的控制下，导通所述参考信号端与所述移位寄存器的信号输出端；

所述电位保持模块的第一端与所述第一节点相连，第二端与所述时钟信号端相连；

所述下拉控制模块的控制端用于与所述移位寄存器中驱动模块的控制端相连，输入端与所述参考信号端相连，输出端与所述第一节点相连；所述下拉控制模块用于在所述移位寄存器中驱动模块的控制端电位的控制下，通过所述电位保持模块连接的所述时钟信号端和所述参考信号端控制所述第一节点的电位。

6.如权利要求5所述的输出复位电路，其特征在于，所述下拉模块，包括：第一薄膜晶体管；所述第一薄膜晶体管的栅极与所述第一节点相连，源极与所述移位寄存器的信号输出端相连，漏极与所述参考信号端相连。

7.如权利要求5所述的输出复位电路，其特征在于，所述电位保持模块，包括：第一电容；所述第一电容的第一端与所述第一节点相连，第二端与所述时钟信号端相连。

8.如权利要求5所述的输出复位电路，其特征在于，所述下拉控制模块，包括：第二薄膜晶体管；所述第二薄膜晶体管的栅极与所述移位寄存器中驱动模块的控制端相连，源极与所述参考信号端相连，漏极与所述第一节点相连。

9.一种栅极集成驱动电路，其特征在于，包括：如权利要求1-8任一项所述的输出复位电路和多个级联的移位寄存器；

除末级移位寄存器之外，其余每级移位寄存器的信号输出端均用于向下一级移位寄存器的信号输入端输入有效脉冲信号。

10.如权利要求9所述的栅极集成驱动电路，其特征在于，所述移位寄存器包括：输入模块和驱动模块；其中，

所述输入模块的控制端与第一时钟信号端相连，输入端与信号输入端相连，输出端与所述驱动模块的控制端相连；所述输入模块用于在所述第一时钟信号端的第一时钟信号控制下，将信号输入端输入的有效脉冲信号传送至所述驱动模块的控制端；

所述驱动模块的输入端与第二时钟信号端相连，输出端与信号输出端相连；所述驱动模块用于在所述有效脉冲信号的控制下，将所述第二时钟信号端的第二时钟信号输出至信号输出端；在一个重复周期内所述第一时钟信号的有效脉冲早于所述第二时钟信号的有效脉冲。

11.如权利要求10所述的栅极集成驱动电路，其特征在于，所述输入模块，包括：第三薄膜晶体管；所述第三薄膜晶体管的栅极与所述第一时钟信号端相连，源极与所述信号输入端相连，漏极与所述驱动模块的控制端相连。

12.如权利要求10所述的栅极集成驱动电路，其特征在于，所述驱动模块，包括：第四薄膜晶体管和第二电容；其中，

所述第四薄膜晶体管的栅极与所述输入模块的输出端相连，源极与所述第二时钟信号端相连，漏极与所述信号输出端相连；

所述第二电容连接于所述第四薄膜晶体管的栅极和漏极之间。

13.一种显示装置，其特征在于，包括如权利要求9-12任一项所述的栅极集成驱动电路。