KR102034053B1 - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 회로 동작의 신뢰성을 향상시킴과 아울러 점유 면적을 최소화할 수 있는 쉬프트 레지스터에 관한 것으로, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 3 스위칭소자; 제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 4 스위칭소자; 상기 제 2 교류전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 제 1 교류전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 6 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 7 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 8 스위칭소자; 및, 상기 제 1 리세트 노드의 전압 및 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 방전용전원라인 사이에 접속된 제 9 스위칭소자를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 회로 동작의 신뢰성을 향상시킴과 아울러 점유 면적을 최소화할 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

이러한 구동회로는 게이트 라인들을 구동하기 위한 쉬프트 레지스터를 포함하는 바, 이러한 쉬프트 레지스터는 다수의 스테이지들을 포함한다.

각 스테이지는 다수의 스위칭소자들을 포함하는 바, 쉬프트 레지스터의 구동 시간이 증가할수록 이들 스위칭소자들의 문턱전압이 한 방향으로 증가하여 원 상태로 회복되지 못하는 열화현상이 발생된다. 이와 같은 경우 목표 전압에 의해서도 스위칭소자가 턴-온되지 못하여 회로가 정상적으로 동작하지 못하는 문제점이 발생된다. 특히, 상대적으로 오랫동안 한 방향의 바이어스 전압을 공급받는 풀다운 스스위칭소자의 열화 정도가 다른 스위칭소자들에 비하여 심하다.

종래에는 2개의 리세트 노드를 번갈아 구동하는 열화 방지 구조를 채택하여 이러한 풀다운 스위칭소자의 열화를 방지하고 있다. 그러나, 종래에는 1개의 리세트 노드 당 1개의 풀다운 스위칭소자 및 1개의 세트 방전 스위칭소자가 필요하기 때문에, 2개의 리세트 노드들을 갖는 열화 방지 구조를 사용하기 위해서 적어도 4개의 스위칭소자들이 필요하였다. 이로 인해 기판에서의 쉬프트 레지스터의 점유 면적이 증가하는 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 풀다운 스위칭소자 및 세트 방전 스위칭소자를 듀얼 게이트 스위칭소자로 형성함으로써 상대적으로 적은 수의 스위칭소자들만으로도 스위칭소자의 열화를 방지할 수 있으며, 또한 쉬프트 레지스터의 점유 면적을 줄일 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며; 각 스테이지는, 전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자; 후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자; 제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 3 스위칭소자; 제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 4 스위칭소자; 상기 제 2 교류전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자; 상기 제 1 교류전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 6 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 7 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 8 스위칭소자; 및, 상기 제 1 리세트 노드의 전압 및 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 방전용전원라인 사이에 접속된 제 9 스위칭소자를 포함함을 특징으로 한다.

상기 각 스테이지는, 상기 제 1 리세트 노드의 전압 및 제 2 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자를 더 포함함을 특징으로 한다.

상기 제 9 스위칭소자 및 풀다운 스위칭소자는 탑-게이트전극 및 바텀-게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 한다.

상기 제 9 스위칭소자의 탑-게이트전극이 상기 제 1 리세트 노드에 접속되고, 이의 바텀-게이트전극이 상기 제 2 리세트 노드에 접속되며; 그리고, 상기 풀다운 스위칭소자의 탑-게이트전극이 상기 제 1 리세트 노드에 접속되고, 이의 바텀-게이트전극이 상기 제 2 리세트 노드에 접속된 것을 특징으로 한다.

각 스테이지는, 상기 세트 노드의 전압에 따라 제어되며, 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자를 더 포함함을 특징으로 한다.

본 발명에 따른 쉬프트 레지스터에는 다음과 같은 효과가 있다.

본 발명에 따르면, 2개의 리세트 노드들을 갖는 열화 방지 구조를 사용하는데 있어서 2개의 스위칭소자들만이 필요하다. 즉, 본 발명에서는 풀다운 스위칭소자 및 세트 방전 스위칭소자를 듀얼 게이트 스위칭소자로 구성하고, 그리고 이들의 각 게이트전극을 제 1 및 제 2 리세트 노드에 접속시킴으로써 단 2개의 스위칭소자들만으로도 열화 방지 구조를 구성할 수 있다. 따라서, 상대적으로 적은 수의 스위칭소자들만으로도 스위칭소자의 열화를 방지함과 아울러 쉬프트 레지스터의 점유 면적을 줄일 수 있다.

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 제 1 실시예에 따른 듀얼 게이트 스위칭소자를 나타낸 도면
도 5는 제 2 실시예에 따른 듀얼 게이트 스위칭소자를 나타낸 도면

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 및 이로부터 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다. 한편, 도 1에는 제 n 스테이지(STn)의 입/출력 라인들만이 나타나 있으며, 나머지 스테이지들의 입/출력 라인들은 나타나 있지 않다. 나머지 스테이지들의 입/출력 라인들은 제 n 스테이지(STn)와 동일한 방식으로 연결 관계를 갖는다.

본 발명의 실시예에 따른 쉬프트 레지스터는 다수의 스테이지들을 포함하는 바, 도 1에는 전체 스테이지들 중 일부, 즉 제 n-4 스테이지 내지 제 n+5 스테이지들(STn-4 내지 STn+5)만이 나타나 있다. 여기서, 각 스테이지(..., STn-4 내지 STn+5, ...)는 각각의 출력단자(OT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(..., SPn-4 내지 SPn+5, ...)를 출력한다.

이때, 전체 스테이지들(..., STn-4 내지 STn+5, ...) 중 홀수 번째 스테이지들(..., STn-4, STn-2, STn, STn+2, STn+4, ...)이 하나의 쉬프트 레지스터(SR1; 이하, 제 1 쉬프트 레지스터)를 구성하며, 짝수 번째 스테이지들(..., STn-3, STn-1, STn+1, STn+3, STn+5, ...)이 또 다른 하나의 쉬프트 레지스터(SR2; 이하, 제 2 쉬프트 레지스터)를 구성한다. 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(즉, 홀수 번째 스테이지들)은 홀수 번째 게이트 라인들을 구동하는 반면, 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(즉, 짝수 번째 스테이지들)은 짝수 번째 게이트 라인들을 구동한다.

각 스테이지(..., STn-4 내지 STn+5, ...)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지의 동작 및 자신으로부터 전단에 위치한 스테이지의 제어한다.

스테이지들(..., STn-4 내지 STn+5, ...)은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 예를 들어, 제 n-4 스테이지(STn-4)가 제 n-4 스캔펄스(SPn-4)를 출력하고, 이어서 제 n-3 스테이지(STn-3)가 제 n-3 스캔펄스(SPn-3)를 출력하고, 다음으로, 제 n-2 스테이지(STn-2)가 제 n-2 스캔펄스(SPn-2)를 출력하고, ...., 다음으로 제 a 스테이지가 제 a 스캔펄스를 출력하고, 마지막으로 제 a+1 스테이지가 a+1 스캔펄스를 출력한다. 여기서, a는 n-2보다 큰 자연수이다.

한편, 제 a 스테이지가 제 1 쉬프트 레지스터(SR1)에 구비된 홀수 번째 스테이지들 중 마지막 번째 스테이지라고 할 때, 이 제 a 스테이지 및 제 a-2 스테이지를 리셋시키기 위한 스캔펄스를 출력하는 제 a+4 스테이지 및 제 a+2 스테이지를 더 구비할 수 있다. 또한, 제 a+1 스테이지가 제 2 쉬프트 레지스터(SR2)에 구비된 짝수 번째 스테이지들 중 마지막 번째 스테이지라고 할 때, 이 제 a+1 스테이지 및 제 a-1 스테이지를 리셋시키기 위한 스캔펄스를 출력하는 제 a+5 스테이지 및 제 a+3 스테이지를 더 구비할 수 있다. 여기서, 이 제 a+4 스테이지, 제 a+2 스테이지, 제 a+5 스테이지 및 제 a+3 스테이지는 게이트 라인에 접속되지 않는 더미 스테이지들이다. 즉, 이 더미 스테이지들로부터의 스캔펄스는 게이트 라인에 공급되지 않는다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 이 액정패널은 화상을 표시하기 위한 표시부와 이 표시부의 둘러싸는 비표시부를 갖는데, 이러한 쉬프트 레지스터는 비표시부에 내장될 수 있다.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지(..., STn-4 내지 STn+5, ...)는 충전용전압(VDD), 방전용전압(VSS), 제 1 교류전압(Vac1) 및 제 2 교류전압(Vac2)을 공급받는다. 또한 각 스테이지(..., STn-4 내지 STn+5, ...)는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)들 중 어느 1개를 인가받는다. 이때, 홀수 번째 클럭펄스들(CLK1, CLK3, CLK5, CLK7)은 제 1 쉬프트 레지스터(SR1)로 제공되며, 그리고 짝수 번째 클럭펄스들 (CLK2, CLK4, CLK6, CLK8)은 제 2 쉬프트 레지스터(SR2)로 제공된다. 따라서, 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지들(..., STn-4, STn-2, STn, ...)은 제 1, 제 3, 제 5 및 제 7 클럭펄스(CLK1, CLK3, CLK5, CLK7)들 중 어느 1개를 공급받으며, 그리고 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지들(..., STn-3, STn-1, STn+1, ...)은 제 2, 제 4, 제 6 및 제 8 클럭펄스(CLK2, CLK4, CLK6, CLK8)들 중 어느 1개를 공급받는다.

한편, 스테이지들(..., STn-4 내지 STn+5, ...) 중 제 1 스테이지, 제 3 스테이지, 제 2 스테이지 및 제 4 스테이지는 스타트 펄스(S1, S2)를 더 공급받는다. 구체적으로, 제 1 및 제 3 스테이지가 제 1 스타트 펄스를 더 공급받으며, 그리고 제 2 및 제 4 스테이지가 제 2 스타트 펄스를 더 공급받는다. 한편, 제 1, 제 3, 제 2 및 제 4 스테이지가 모두 독립적으로 스타트 펄스를 공급받을 수도 있다. 예를 들어, 제 1 스테이지가 제 1 스타트 펄스를 공급받고, 이어서 제 2 스테이지가 제 2 스타트 펄스를 공급받고, 다음으로, 제 3 스테이지가 제 3 스타트 펄스를 공급받고, 이어서 제 4 스테이지가 제 4 스타트 펄스를 공급받을 수 있다. 이 제 1 내지 제 4 스타트 펄스를 제 1 스타트 펄스부터 순차적으로 출력된다.

여기서, 제 1 스테이지 및 제 3 스테이지는 제 1 쉬프트 레지스터(SR1)에 구비된 스테이지로서, 이 제 1 스테이지는 제 1 쉬프트 레지스터(SR1)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다. 그리고, 제 2 스테이지 및 제 4 스테이지는 제 2 쉬프트 레지스터(SR2)에 구비된 스테이지로, 이 제 2 스테이지는 제 2 쉬프트 레지스터(SR2)내의 스테이지들 중 가장 먼저 스캔펄스를 출력한다.

충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 방전용전압(VSS)은 주로 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다. 충전용전압(VDD)은 모두 직류 전압으로서 이는 정극성을 나타내며, 방전용전압(VSS)은 부극성을 나타낸다. 한편, 이 방전용전압(VSS)은 그라운드(0[V])가 될 수 있다.

제 1 교류전압(Vac1)은 i프레임 단위(i는 자연수)로 고전압 및 저전압을 갖는 바, 이 고전압은 전술된 충전용전압(VDD)과 동일한 레벨을 가질 수 있으며, 그리고 저전압은 전술된 방전용전압(VSS)과 동일한 레벨을 가질 수 있다. ]

제 2 교류전압(Vac2) 역시 i프레임 단위(i는 자연수)로 고전압 및 저전압을 갖는 바, 이 고전압은 전술된 충전용전압(VDD)과 동일한 레벨을 가질 수 있으며, 그리고 저전압은 전술된 방전용전압(VSS)과 동일한 레벨을 가질 수 있다. 단, 이 제 2 교류전압(Vac2)은 제 1 교류전압(Vac1)에 대하여 180도 반전된 위상을 갖는다. 따라서, 어느 특정 프레임 기간에 제 2 교류전압(Vac2)이 고전압으로 유지될 때, 그 특정 프레임 기간에 제 1 교류전압(Vac1)은 저전압으로 유지된다. 즉, 동일 프레임 기간에 제 1 교류전압(Vac1)과 제 2 교류전압(Vac2)은 항상 상반된 레벨을 갖는다.s

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 8 클럭펄스(CLK8)까지 순차적으로 출력된다. 따라서, 제 1 클럭펄스(CLK1)는 제 8 클럭펄스(CLK8)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 한편, 제 7 클럭펄스(CLK7)와 제 1 스타트 펄스(S1)를 서로 동기 시켜 출력하고, 그리고 제 8 클럭펄스(CLK8)와 제 2 스타트 펄스(S2)를 서로 동기 시켜 출력할 수도 있다. 이와 같은 경우, 제 1 내지 제 8 클럭펄스(CLK1 내지 CLK4)들 중 제 7 클럭펄스(CLK8)가 가장 먼저 출력되고, 바로 이어서 제 8 클럭펄스(CLK8)가 출력된다.

제 1 내지 제 8 클럭펄스들(CLK1 내지 CLK8) 중 서로 인접한 클럭펄스들은 그들의 펄스폭이 일정 기간 동안 중첩된다. 예를 들어, 도 2에 도시된 바와 같이 각 클럭펄스들의 펄스폭을 4개의 구간으로 나눌 때, 제 1 클럭펄스(CLK1)의 펄스폭의 제 2 내지 제 4 구간과 이에 인접한 제 2 클럭펄스(CLK2)의 펄스폭의 제 1 내지 제 구간이 서로 중첩된다. 이에 따라, 제 1 클럭펄스(CLK1)와 제 5 클럭펄스(CLK5)는 서로 중첩하지 않으며, 제 2 클럭펄스와 제 6 클럭펄스는 중첩하지 않으며, 제 3 클럭펄스와 제 7 클럭펄스는 중첩하지 않으며, 그리고 제 4 클럭펄스와 제 8 클럭펄스는 중첩하지 않는다.

제 1 스타트 펄스(S1)와 제 2 스타트 펄스(S2)도 일정 기간 중첩할 수 있다. 한편, 도시되지 않았지만, 4개의 스타트 펄스가 사용될 때 이들도 전술된 바와 같은 방식으로 중첩될 수 있다.

제 1 내지 제 8 클럭펄스(CLK1 내지 CLK8)는 각 스테이지(..., STn-4 내지 STn+5, ...)의 스캔펄스를 생성하는데 사용된다. 예를 들어, 제 n-4 스테이지(STn-4)는 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스(SPn-4)를 생성하고, 제 n-3 스테이지(STn-3)는 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스(SPn-3)를 생성하고, 제 n-2 스테이지(STn-2)는 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스(SPn-2)를 생성하고, 제 n-1 스테이지(STn-1)는 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스(SPn-1)를 생성하고, 제 n 스테이지(STn)는 제 5 클럭펄스(CLK5)를 사용하여 스캔펄스(SPn)를 생성하고, 제 n+1 스테이지(STn+1)는 제 6 클럭펄스(CLK6)를 사용하여 스캔펄스(SPn+1)를 생성하고, 제 n+2 스테이지(STn+2)는 제 7 클럭펄스(CLK7)를 사용하여 스캔펄스(SPn+2)를 생성하고, 제 n+3 스테이지(STn+3)는 제 8 클럭펄스(CLK8)를 사용하여 스캔펄스(SPn+3)를 생성한다.

본 발명에서는 서로 다른 위상차를 갖는 8종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 여러 번 출력되지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK8)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 제 1 및 제 2 스타트 펄스(S1, S2)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다. 도시되지 않은 제 3 및 제 4 스타트 펄스도 이와 같은 방식으로 출력된다.

각 스테이지(..., STn-4 내지 STn+5, ...)가 스캔펄스를 출력하기 위해서는 각 스테이지(..., STn-4 내지 STn+5, ...)의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 즉, 제 s 스테이지는 클럭펄스 및 이에 동기된 제 s-p 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 여기서, s는 자연수이고, p는 s보다 작은 자연수로서 이는 4가 될 수 있다.

예를 들어, 제 n 스테이지(STn)는 제 n-4 스테이지(STn-4)로부터의 스캔펄스(SPn-4)에 응답하여 인에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n-3 스테이지(STn-3)로부터의 스캔펄스(SPn-3)에 응답하여 인에이블된다. 단, 제 1 쉬프트 레지스터(SR1)의 제 1 스테이지 및 제 3 스테이지는 타이밍 컨트롤러(도시되지 않음)로부터의 제 1 스타트 펄스(S1)에 응답하여 인에이블된다. 마찬가지로, 제 2 쉬프트 레지스터(SR2)의 제 2 스테이지 및 제 4 스테이지는 타이밍 컨트롤러로부터의 제 2 스타트 펄스(S2)에 응답하여 인에이블된다.

또한, 각 스테이지(..., STn-4 내지 STn+5, ...)는 자신으로부터 후단에 위치한 스테이지로부터의 스캔펄스를 공급받아 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다. 즉, 제 s 스테이지는 제 s+q 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 여기서, q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있다. 여기서, q는 4가 될 수 있다.

예를 들어, 제 n 스테이지(STn)는 제 n+2 스테이지(STn+4)로부터의 스캔펄스(SPn+4)에 응답하여 디스에이블되며, 그리고 제 n+1 스테이지(STn+1)는 제 n+5 스테이지(STn+5)로부터의 스캔펄스(SPn+5)에 응답하여 인에이블된다. 단, 전술된 더미 스테이지들은 해당 스타트 펄스에 의해 디스에이블된다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(..., STn-4 내지 STn+5, ...)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 3은 본 발명의 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

하나의 제 n 스테이지(STn)는, 도 3에 도시된 바와 같이, 크게 세트 노드(Q) 및 리세트 노드(Qb)의 전압을 제어하는 노드 제어부(NC)와, 그리고 세트 노드(Q) 및 리세트 노드(Qb)의 전압에 따라 스캔펄스 및 방전용전압(VSS)을 출력하는 출력부(OU)로 구성된다. 여기서, 노드 제어부(NC)는, 제 1 내지 제 9 스위칭소자(Tr1 내지 Tr9)를 포함한다. 그리고, 출력부(OU)는, 풀업 스위칭소자(Us) 및 풀다운 스위칭소자(Ds)를 포함한다.

전술된 스위칭소자들에 대하여 구체적으로 설명하면 다음과 같다.

제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 n-4 스테이지(STn-4)로부터의 스캔펄스(SPn-4)에 따라 제어되며, 충전용전원라인(VDL)과 세트 노드(Q) 사이에 접속된다. 이와 같은 제 1 스위칭소자(Tr1)는 제 n-4 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 세트 노드(Q)로 인가한다. 전술된 충전용전원라인(VDL)으로는 충전용전압(VDD)이 인가된다.

제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 제 n+4 스테이지(STn+4)로부터의 스캔펄스(SPn+4)에 따라 제어되며, 세트 노드(Q)와 방전용전원라인(VSL) 사이에 접속된다. 이와 같은 제 2 스위칭소자(Tr2)는 제 n+4 스캔펄스(SPn+4)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 세트 노드(Q)로 인가한다. 전술된 방전용전원라인(VSL)으로는 방전용전압(VSS)이 인가된다.

제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 제 1 교류전압(Vac1)에 따라 제어되며, 제 1 교류전원라인(VAL1)과 제 1 리세트 노드(Qb1) 사이에 접속된다. 이러한 제 3 스위칭소자(Tr1)는 제 1 교류전압(Vac1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 교류전압(Vac1)을 제 1 리세트 노드(Qb1)로 인가한다. 전술된 제 1 교류전원라인(VAL1)으로는 제 1 교류전압(Vac1)이 인가된다.

제 n 스테이지(STn)에 구비된 제 4 스위칭소자(Tr4)는 제 2 교류전압(Vac2)에 따라 제어되며, 제 2 교류전원라인(VAL2)과 제 2 리세트 노드(Qb2) 사이에 접속된다. 이러한 제 4 스위칭소자(Tr4)는 제 2 교류전압(Vac2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 교류전압(Vac2)을 제 2 리세트 노드(Qb2)로 인가한다. 전술된 제 2 교류전원라인(VAL2)으로는 제 2 교류전압(Vac2)이 인가된다.

제 n 스테이지(STn)에 구비된 제 5 스위칭소자(Tr5)는 제 2 교류전압(Vac2)에 따라 제어되며, 제 1 리세트 노드(Qb1)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 5 스위칭소자(Tr5)는 제 2 교류전압(Vac2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 제 1 리세트 노드(Qb1)로 인가한다.

제 n 스테이지(STn)에 구비된 제 6 스위칭소자(Tr6)는 제 1 교류전압(Vac1)에 따라 제어되며, 제 2 리세트 노드(Qb2)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 6 스위칭소자(Tr6)는 제 1 교류전압(Vac1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 제 2 리세트 노드(Qb2)로 인가한다.

제 n 스테이지(STn)에 구비된 제 7 스위칭소자(Tr7)는 세트 노드(Q)로부터의 전압에 따라 제어되며, 제 1 리세트 노드(Qb1)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 7 스위칭소자(Tr7)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 세트 노드(Q)로 인가한다.

제 n 스테이지(STn)에 구비된 제 8 스위칭소자(Tr8)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 리세트 노드(Qb2)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 8 스위칭소자(Tr8)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 제 2 리세트 노드(Qb2)로 인가한다.

제 n 스테이지(STn)에 구비된 제 9 스위칭소자(Tr9)는 제 1 리세트 노드(Qb1)의 전압 및 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 세트 노드(Q)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 제 9 스위칭소자(Tr9)는 제 1 리세트 노드(Qb1)의 전압 및 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 세트 노드(Q)로 인가한다. 여기서, 제 9 스위칭소자(Tr9)는 탑-게이트전극 및 바텀-게이트전극을 갖는 듀얼 게이트 스위칭소자로서, 이 제 9 스위칭소자(Tr9)의 탑-게이트전극은 제 1 리세트 노드(Qb1)에 접속되고, 이의 바텀-게이트전극은 제 2 리세트 노드(Qb2)에 접속된다.

제 n 스테이지(STn)에 구비된 풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 제어되며, 제 5 클럭펄스(CLK5)를 전송하는 제 5 클럭전송라인(CL5)과 제 n 스테이지(STn)의 출력단자(OT) 사이에 접속된다. 이러한 풀업 스위칭소자(Us)는, 세트 노드(Q)에 인가된 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 5 클럭펄스(CLK5)를 제 n 스캔펄스(SPn)로서 출력한다. 이 풀업 스위칭소자(Us)로부터 출력된 제 n 스캔펄스(SPn)는 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-4 스테이지(STn-4) 및 제 n+4 스테이지(STn+4)로 공급된다.

제 n 스테이지(STn)에 구비된 풀다운 스위칭소자(Ds)는 제 1 리세트 노드(Qb1)의 전압 및 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 출력단자(OT)와 방전용전원라인(VSL) 사이에 접속된다. 이러한 풀다운 스위칭소자(Ds)는 제 1 리세트 노드(Qb1)의 전압 및 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 출력단자(OT)로 인가한다. 여기서, 풀다운 스위칭소자(Ds)는 탑-게이트전극 및 바텀-게이트전극을 갖는 듀얼 게이트 스위칭소자로서, 이 풀다운 스위칭소자(Ds)의 탑-게이트전극은 제 1 리세트 노드(Qb1)에 접속되고, 이의 바텀-게이트전극은 제 2 리세트 노드(Qb2)에 접속된다.

한편, 전술된 스위칭소자들은 모두 옥사이드(oxide) 반도체층을 포함한 트랜지스터로 구성될 수 있다. 이때, 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)가 듀얼 게이트 스위칭소자로 구성됨에 따라 종래 대비 더 적은 수의 스위칭소자를 이용하여 열화 방지 구조를 구현할 수 있다. 즉, 종래에는 1개의 리세트 노드 당 1개의 풀다운 스위칭소자 및 1개의 세트 방전 스위칭소자(Tr9)가 필요하기 때문에, 2개의 리세트 노드들(Qb1, Qb2)을 갖는 열화 방지 구조를 사용하기 위해서 총 4개의 스위칭소자들이 필요하였다. 그러나, 본 발명에 따르면, 2개의 리세트 노드들을 갖는 열화 방지 구조를 사용하는데 있어서 2개의 스위칭소자들(Tr9, Ds)만이 필요하다. 즉, 본 발명에서는 풀다운 스위칭소자(Ds) 및 세트 방전 스위칭소자(Tr9)를 듀얼 게이트 스위칭소자로 구성하고, 그리고 이들의 각 게이트전극을 제 1 및 제 2 리세트 노드(Qb1, Qb2)에 접속시킴으로써 단 2개의 스위칭소자들(1개의 풀업 스위칭소자(Ds) 및 1개의 세트 방전 스위칭소자(Tr9))만으로도 열화 방지 구조를 구성할 수 있다.

예를 들어, 제 1 교류전압(Vac1)이 고전압으로 유지되고, 제 2 교류전압(Vac2)이 저전압으로 유지되는 특정 프레임 기간을 살펴볼 때, 제 n 스테이지(STn)의 리세트 기간에 제 1 리세트 노드(Qb1)는 고전압으로 충전되고, 제 2 리세트 노드(Qb2)는 방전용전압(VSS)으로 방전된다. 그러면, 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 탑-게이트전극은 정극성 방향의 바이어스 전압을 인가받는 반면, 이 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 바텀-게이트전극은 부극성 방향의 바이어스 전압을 인가받게 된다. 한편, 제 1 교류전압(Vac1)이 저전압으로 유지되고, 제 2 교류전압(Vac2)이 고전압으로 유지되는 또 다른 특정 프레임 기간을 살펴볼 때, 제 n 스테이지(STn)의 리세트 기간에 제 1 리세트 노드(Qb1)는 방전용전압(VSS)으로 방전되고, 제 2 리세트 노드(Qb2)는 고전압으로 충전된다. 그러면, 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 탑-게이트전극은 부극성 방향의 바이어스 전압을 인가받는 반면, 이 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 바텀-게이트전극은 정극성 방향의 바이어스 전압을 인가받게 된다. 이와 같이 프레임 별로 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 게이트전극들이 번갈아가면서 정극성과 부극성으로 바이어스되므로, 이 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)가 열화되는 것이 방지될 수 있다.

이하, 도 2 및 도 3을 참조하여 도 3에 도시된 제 n 스테이지(STn)의 동작을 설명하면 다음과 같다.

먼저, 제 1 프레임 기간에 포함된 제 1 기간(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다. 이 제 1 기간(T1)은 제 n 스테이지(STn)의 세트 기간에 해당한다. 여기서, 이 제 1 프레임 기간 동안 제 1 교류전압(Vac1)이 고전압으로 유지되고, 제 2 교류전압(Vac2)이 저전압으로 유지된다고 가정하자.

1) 제 1 기간( T1 )

이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)를 근거로 제 n-4 스테이지(STn-4)로부터 생성된 제 n-4 스캔펄스(SPn-4)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1)가 턴-온된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1)를 통해, 충전용전압(VDD)이 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 7 스위칭소자(Tr7), 제 8 스위칭소자(Tr8) 및 풀업 스위칭소자(Us)가 모두 턴-온된다.

여기서, 전술된 제 7 스위칭소자(Tr7)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 제 1 리세트 노드(Qb)로 인가되고, 그리고 전술된 제 8 스위칭소자(Tr8)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 제 2 리세트 노드(Qb)로 인가된다. 한편, 제 1 프레임 기간 동안 제 1 교류전압이 고전압으로 유지됨에 따라 이를 공급받는 제 3 스위칭소자(Tr3) 및 제 6 스위칭소자(Tr6)는 그 프레임 기간 동안 턴-온 상태를 유지하는 반면, 이 프레임 기간 동안 저전압으로 유지되는 제 2 교류전압을 공급받는 제 4 스위칭소자(Tr4) 및 제 5 스위칭소자(Tr5)는 그 프레임 기간 동안 턴-오프 상태를 유지한다. 이에 따라, 턴-온된 제 3 스위칭소자(Tr3)를 통해 고전압이 제 1 리세트 노드(Qb1)로 인가되고, 아울러 턴-온된 제 6 스위칭소자(Tr6)를 통해 방전용전압(VSS)이 제 2 리세트 노드(Qb2)로 공급된다.

이에 따라, 제 1 리세트 노드(Qb1)로는 서로 다른 레벨의 전압들, 즉 턴-온된 제 7 스위칭소자(Tr7)에 의한 방전용전압(VSS)과 턴-온된 제 3 스위칭소자(Tr3)에 의한 고전압이 동시에 인가된다. 그런데, 제 7 스위칭소자(Tr7)가 제 3 스위칭소자(Tr3)에 비하여 더 큰 채널 면적을 가지도록 설계되므로, 이 2개 스위칭소자들이 모두 턴-온된 경우, 제 1 리세트 노드(Qb1)에는 상대적으로 더 큰 면적을 갖는 제 7 스위칭소자(Tr7)로부터 제공된 방전용전압(VSS)이 걸리게 된다. 따라서, 이 제 1 및 제 2 리세트 노드(Qb1, Qb2)가 모두 로우 상태로 방전되고, 이 방전된 제 1 및 제 2 리세트 노드(Qb1, Qb2)에 게이트전극을 통해 접속된 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)가 턴-오프된다.

한편, 이 제 1 기간(T1) 동안 제 n+4 스테이지(STn+4)로부터의 스캔펄스(SPn+4)는 로우 상태이므로, 이를 공급받는 제 2 스위칭소자(Tr2)는 턴-오프 상태이다.

이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 제 1 및 제 2 리세트 노드(Qb1, Qb2)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.

이어서, 제 1 프레임 기간에 포함된 제 2 기간(T2)에서의 제 n 스테이지(STn)의 동작을 설명한다. 이 제 2 기간(T2)은 제 n 스테이지(STn)의 출력 기간에 해당한다.

2) 제 2 기간( T2 )

제 1 프레임 기간의 이 제 2 기간(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-4 스캔펄스(SPn-4)가 모두 로우 상태로 변경되고, 반면 제 5 클럭펄스(CLK5)가 하이 상태가 된다.

전술된 바와 같이 제 n-4 스캔펄스(SPn-4)가 로우 상태로 변경됨에 따라, 이를 공급받는 제 1 스위칭소자(Tr1)는 턴-오프된다. 이에 따라, 세트 노드(Q)가 플로팅 상태로 된다. 여기서, 플로팅 상태의 세트 노드(Q)에는 이전 제 1 기간(T1)에서 공급된 충전용전압(VDD)이 걸려 있다. 따라서, 이 플로팅 상태의 세트 노드(Q)에 게이트전극을 통해 접속된 제 7 스위칭소자(Tr7), 제 8 스위칭소자(Tr8) 및 풀업 스위칭소자(Us)는 턴-온 상태를 그대로 유지하고 있다.

전술된 하이 상태의 제 5 클럭펄스(CLK6)는, 턴-온된 풀업 스위칭소자(Us)의 소스전극으로 인가된다. 이때, 이 세트 노드(Q)가 플로팅 상태로 유지됨에 따라, 풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 5 클럭펄스(CLK5)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑된다. 즉, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 풀업 스위칭소자(Us)가 거의 완전하게 턴-온됨으로써 제 n 스캔펄스(SPn)가 안정적으로 발생될 수 있다. 이 제 n 스캔펄스(SPn)는 제 n 스테이지(STn)의 출력단자(OT)를 통해 제 n 게이트 라인, 제 n-4 스테이지(STn-4) 및 제 n+4 스테이지(STn+4)로 공급된다.

다음으로, 제 1 프레임 기간에 포함된 제 3 기간(T3)에서의 제 n 스테이지(STn)의 동작을 설명한다. 이 제 3 기간(T3)은 제 n 스테이지(STn)의 리세트 기간에 해당한다.

3) 제 3 기간( T3 )

이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)를 근거로 제 n+4 스테이지(STn+4)로부터 생성된 제 n+4 스캔펄스(SPn+4)가 하이 상태가 된다. 한편, 이 제 3 기간(T3)에 발생된 제 1 클럭펄스(CLK1)은 제 n-4 스테이지(STn-4)에도 공급되지만, 이 제 n-4 스테이지(STn-4)는 이 기간 전에 이미 리세트된 상태이므로 제 1 클럭펄스(CLK1)가 입력되더라도 스캔펄스를 출력하지 못한다.

이 하이 상태의 제 n+4 스캔펄스(SPn+4)는 제 n 스테이지(STn)의 제 2 스위칭소자(Tr2)로 인가된다. 이에 따라 제 2 스위칭소자(Tr2)가 턴-온되고, 이 턴-온된 제 2 스위칭소자(Tr2)를 통해 방전용전압(VSS)이 세트 노드(Q)로 인가된다. 따라서, 이 세트 노드(Q)가 로우 상태로 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 7 스위칭소자(Tr7), 제 8 스위칭소자(Tr8) 및 풀업 스위칭소자(Us)가 모두 턴-오프된다.

여기서, 전술된 제 7 스위칭소자(Tr7)가 턴-오프됨으로 인해 제 1 리세트 노드(Qb1)의 전압이 턴-온 상태인 제 3 스위칭소자(Tr3)로부터의 제 1 교류전압(Vac1)에 의해 제어된다. 즉, 이 제 1 리세트 노드(Qb1)는 고전압으로 충전된다.

한편, 제 8 스위칭소자(Tr8)이 턴-오프되었지만, 제 6 스위칭소자(Tr6)이 여전이 턴-온된 상태이므로, 제 2 리세트 노드(Qb2)는 방전된 상태로 유지된다.

따라서, 충전된 제 1 리세트 노드(Qb1) 및 방전된 제 2 리세트 노드(Qb2)에 게이트전극을 통해 접속된 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)가 턴-온된다. 그러면, 턴-온된 제 9 스위칭소자(Tr9)를 통해 방전용전압(VSS)이 세트 노드(Q)로 인가되며, 그리고 턴-온된 풀다운 스위칭소자(Ds)를 통해 방전용전압(VSS)이 출력단자(OT)로 인가된다. 따라서, 세트 노드(Q) 및 출력단자(OT)가 모두 방전된다.

이와 같이 제 3 기간(T3)에는 제 n 스테이지(STn)의 세트 노드(Q) 및 제 2 리세트 노드(Qb2)가 방전되고, 제 1 리세트 노드(Qb1, Qb2)가 충전됨으로써 이 제 n 스테이지(STn)가 리세트 된다.

따라서, 이 제 3 기간(T3)에, 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 탑-게이트전극은 정극성 방향의 바이어스 전압(고전압(Vac1))을 인가받는 반면, 이 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 바텀-게이트전극은 부극성 방향의 바이어스 전압(방전용전압(VSS))을 인가받게 된다.

한편, 제 2 프레임 기간 동안 제 1 교류전압(Vac1)이 저전압으로 유지되고, 제 2 교류전압(Vac2)이 고전압으로 유지된다고 가정하면, 이 제 3 기간(T3)에, 제 n 스테이지(STn)의 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 탑-게이트전극은 부극성 방향의 바이어스 전압(방전용전압(VSS))을 인가받는 반면, 이 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)의 각 바텀-게이트전극은 정극성 방향의 바이어스 전압(고전압(Vac2))을 인가받게 된다.

전술된 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)는 듀얼 게이트 스위칭소자로 구성되는 바, 그 듀얼 게이트 스위칭소자의 구성을 구체적으로 살펴보면 다음과 같다.

도 4는 제 1 실시예에 따른 듀얼 게이트 스위칭소자를 나타낸 도면이다.

듀얼 게이트 스위칭소자는, 도 4의 (a) 및 (b)에 도시된 바와 같이, 기판(액정패널의 하부 기판)에 형성된 바텀-게이트전극(GE_B)과, 이 바텀-게이트전극(GE_B) 상에 형성된 옥사이드 반도체층(ACT)과, 이 옥사이드 반도체층(ACT)의 양측에 각각 형성된 드레인전극(DE) 및 소스전극(SE)과, 이 드레인전극(DE) 및 소스전극(SE)을 포함한 기판의 전면에 형성된 게이트 절연막(GI)과, 옥사이드 반도체층(ACT)을 중첩하도록 게이트 절연막(GI) 상에 형성된 탑-게이트전극(GE_T)과, 이 탑-게이트전극(GE_T)을 포함한 기판의 전면에 형성된 보호층(PAS)을 포함한다.

여기서, 도 4의 (b)는 탑-게이트전극(GE_T)으로 정극성 바이어스 전압이 인가될 때의 듀얼 게이트 스위칭소자의 상태를 나타낸 도면으로서, 이에 도시된 바와 같이 탑-게이트전극(GE_T)과 옥사이드 반도체층(ACT)간의 프론트 채널(front channel; CH_F)에 전하가 발생됨을 알 수 있다. 반면, 도 4의 (c)는 바텀-게이트전극(GE_B)으로 정극성 바이어스 전압이 인가될 때의 듀얼 게이트 스위칭소자의 상태를 나타낸 도면으로서, 이에 도시된 바와 같이 바텀-게이트전극(GE_B)과 옥사이드 반도체층(ACT)간의 백 채널(back channel; CH_B)에 전하가 발생됨을 알 수 있다.

도 5는 제 2 실시예에 따른 듀얼 게이트 스위칭소자를 나타낸 도면이다.

듀얼 게이트 스위칭소자는, 도 5의 (a) 및 (b)에 도시된 바와 같이, 기판(액정패널의 하부 기판)에 형성된 바텀-게이트전극(GE_B)과, 이 바텀-게이트전극(GE_B)을 포함한 기판의 전면에 형성된 게이트 절연막(GI)과, 바텀-게이트전극(GE_B)을 중첩하도록 게이트 절연막(GI) 상에 형성된 옥사이드 반도체층(ACT)과, 이 옥사이드 반도체층(ACT)의 채널 영역 상에 형성된 에치 스타퍼(etch stopper)와, 옥사이드 반도체층(ACT)의 양측에 각각 형성된 드레인전극(DE) 및 소스전극(SE)과, 이 드레인전극(DE) 및 소스전극(SE)을 포함한 기판의 전면에 형성된 보호층(PAS)과, 옥사이드 반도체층(ACT)을 중첩하도록 보호층(PAS) 상에 형성된 탑-게이트전극(GE_T)을 포함한다.

여기서, 도 5의 (b)는 탑-게이트전극(GE_T)으로 정극성 바이어스 전압이 인가될 때의 듀얼 게이트 스위칭소자의 상태를 나타낸 도면으로서, 이에 도시된 바와 같이 탑-게이트전극(GE_T)과 옥사이드 반도체층(ACT)간의 프론트 채널(front channel; CH_F)에 전하가 발생됨을 알 수 있다. 반면, 도 5의 (c)는 바텀-게이트전극(GE_B)으로 정극성 바이어스 전압이 인가될 때의 듀얼 게이트 스위칭소자의 상태를 나타낸 도면으로서, 이에 도시된 바와 같이 바텀-게이트전극(GE_B)과 옥사이드 반도체층(ACT)간의 백 채널(back channel; CH_B)에 전하가 발생됨을 알 수 있다.

전술된 제 9 스위칭소자(Tr9) 및 풀다운 스위칭소자(Ds)는 전술된 도 4 또는 도 5에 도시된 바와 같은 구조를 가질 수 있다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Tr#: 제 # 스위칭소자 Us: 풀업 스위칭소자
Ds: 풀다운 스위칭소자 SP#: 제 # 스캔펄스
CLK#: 제 # 클럭펄스 CL#: 제 # 클럭전송라인
Q: 세트 노드 Qb#: 제 # 리세트 노드
OT; 출력단자 NC: 노드 제어부
OU: 출력부 VDD: 충전용전압
VSS: 방전용전압 VDL: 충전용전원라인
Vac#: 제 # 교류전압 VAL#: 제 # 교류전원라인

Claims (5)

1. 출력단자를 통해 스캔펄스를 출력하는 다수의 스테이지들을 포함하며;
   각 스테이지는,
   전단 스테이지로부터의 스캔펄스에 따라 제어되며, 충전용전압을 전송하는 충전용전원라인과 세트 노드 사이에 접속된 제 1 스위칭소자;
   후단 스테이지로부터의 스캔펄스에 따라 제어되며, 상기 세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 스위칭소자;
   제 1 교류전원라인으로부터의 제 1 교류전압에 따라 제어되며, 상기 제 1 교류전원라인과 제 1 리세트 노드 사이에 접속된 제 3 스위칭소자;
   제 2 교류전원라인으로부터의 제 2 교류전압에 따라 제어되며, 상기 제 2 교류전원라인과 제 2 리세트 노드 사이에 접속된 제 4 스위칭소자;
   상기 제 2 교류전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 5 스위칭소자;
   상기 제 1 교류전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 6 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 1 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 7 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 제 2 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 8 스위칭소자; 및,
   상기 제 1 리세트 노드의 전압 및 제 2 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 방전용전원라인 사이에 접속된 제 9 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 각 스테이지는,
   상기 제 1 리세트 노드의 전압 및 제 2 리세트 노드의 전압에 따라 제어되며, 상기 출력단자와 상기 방전용전원라인 사이에 접속된 풀다운 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
3. 제 2 항에 있어서,
   상기 제 9 스위칭소자 및 풀다운 스위칭소자는 탑-게이트전극 및 바텀-게이트전극을 갖는 듀얼 게이트 스위칭소자인 것을 특징으로 하는 쉬프트 레지스터.
4. 제 3 항에 있어서,
   상기 제 9 스위칭소자의 탑-게이트전극이 상기 제 1 리세트 노드에 접속되고, 이의 바텀-게이트전극이 상기 제 2 리세트 노드에 접속되며; 그리고,
   상기 풀다운 스위칭소자의 탑-게이트전극이 상기 제 1 리세트 노드에 접속되고, 이의 바텀-게이트전극이 상기 제 2 리세트 노드에 접속된 것을 특징으로 하는 쉬프트 레지스터.
5. 제 1 항에 있어서,
   각 스테이지는,
   상기 세트 노드의 전압에 따라 제어되며, 클럭펄스를 전송하는 클럭전송라인과 상기 출력단자 사이에 접속된 풀업 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.

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