JPH0772827A - アクティブ・マトリックス・ディスプレイ用シフトレジスタ・システム - Google Patents
アクティブ・マトリックス・ディスプレイ用シフトレジスタ・システムInfo
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- JPH0772827A JPH0772827A JP5199750A JP19975093A JPH0772827A JP H0772827 A JPH0772827 A JP H0772827A JP 5199750 A JP5199750 A JP 5199750A JP 19975093 A JP19975093 A JP 19975093A JP H0772827 A JPH0772827 A JP H0772827A
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- G09G3/3611—Control of matrices with row and column drivers
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Abstract
(57)【要約】
【目的】 液晶表示装置等の列電極を駆動するためのシ
フトレジスタを、低消費電力駆動とするために複数グル
ープに分けグループ毎にクロックを順次供給するように
した装置において、シフトレジスタを高信頼性駆動でき
るようにする。 【構成】 シフトレジスタは、例えば４グループに分け
られており、グループに対応して設けられた４個のラッ
チを含むセット／リセット・ラッチ１３に対して順次Ｌ
レベルとなるセット信号Ｓ１〜Ｓ４が供給される。信号
Ｓ１がＬレベルになると、出力ＦＩ１がＨレベルとなっ
て出力ＦＩＤ１にクロックＦＩＤを通過させる。所定の
時間後Ｓ１がＨレベルになると同時にＳ２がＬレベルと
なり、ＦＩ２がＨレベルとなってＦＩＤ２からクロック
ＦＩＤが出力される。Ｓ１からＳ２への切り替え時から
クロックＦＩＤの２周期分遅れて、ラッチがリセットさ
れるようリセット信号Ｒが供給され、ＦＩＤ１、ＦＩＤ
２からはクロックが２個分重複して出力される。これに
よりグループ間のデータ転送が確実になり、誤動作なく
動作できる。
フトレジスタを、低消費電力駆動とするために複数グル
ープに分けグループ毎にクロックを順次供給するように
した装置において、シフトレジスタを高信頼性駆動でき
るようにする。 【構成】 シフトレジスタは、例えば４グループに分け
られており、グループに対応して設けられた４個のラッ
チを含むセット／リセット・ラッチ１３に対して順次Ｌ
レベルとなるセット信号Ｓ１〜Ｓ４が供給される。信号
Ｓ１がＬレベルになると、出力ＦＩ１がＨレベルとなっ
て出力ＦＩＤ１にクロックＦＩＤを通過させる。所定の
時間後Ｓ１がＨレベルになると同時にＳ２がＬレベルと
なり、ＦＩ２がＨレベルとなってＦＩＤ２からクロック
ＦＩＤが出力される。Ｓ１からＳ２への切り替え時から
クロックＦＩＤの２周期分遅れて、ラッチがリセットさ
れるようリセット信号Ｒが供給され、ＦＩＤ１、ＦＩＤ
２からはクロックが２個分重複して出力される。これに
よりグループ間のデータ転送が確実になり、誤動作なく
動作できる。
Description
【０００１】
【産業上の利用分野】本発明は、シフトレジスタのよう
な直列データ転送回路に関する。特に、本発明は、電力
消費を低減するためのアクティブ・マトリックス液晶デ
ィスプレイ・システムで使用されるシフトレジスタに関
する。
な直列データ転送回路に関する。特に、本発明は、電力
消費を低減するためのアクティブ・マトリックス液晶デ
ィスプレイ・システムで使用されるシフトレジスタに関
する。
【０００２】
【従来の技術】現在、アクティブ・マトリックス液晶デ
ィスプレイ・パネル等の平坦形ディスプレイ装置に対す
る需要は極めて大きくなっている。従来のタイプのＣＲ
Ｔディスプレイと同様に、マトリックスの列（縦列）電
極は、４ＭＨz程度の非常に高い周波数におけるビデオ
信号データの転送のため連続的に駆動されねばならな
い。列電極は非常に多数であるので、列電極を駆動する
シフトレジスタの入力キャパシタンスを充電し放電する
際にかなりの電力量が消費される。図８は、液晶ディス
プレイ装置のための汎用の列電極駆動回路の全体的回路
図である。同図において、Ｆ1、Ｆ2、、、Ｆmはシフト
レジスタ２０を形成する直列接続されたフリップフロッ
プである。クロック・パルス（クロック信号）φに応答
して、入力ビデオ信号データＤがシフトレジスタへ逐次
シフトされ、列信号Ｙ１、Ｙ２、、、、Ｙｍが対応する
列電極へ供給される。図９において、（ａ）は２つの同
期パルス間の１つの水平線のビデオ信号を示しており、
（ｂ）はセット（ＳＥＴ）信号、（ｃ）はクロック信号
φ、（ｄ）〜（ｇ）は図８のフリップフロップＦ1〜Ｆ4
からの列信号（列駆動信号）Ｙ１〜Ｙ４である。これら
の波形に示されるように、信号Ｙ１〜Ｙ４は液晶の異な
る列電極を逐次給電する非重複タイミング信号である。
ィスプレイ・パネル等の平坦形ディスプレイ装置に対す
る需要は極めて大きくなっている。従来のタイプのＣＲ
Ｔディスプレイと同様に、マトリックスの列（縦列）電
極は、４ＭＨz程度の非常に高い周波数におけるビデオ
信号データの転送のため連続的に駆動されねばならな
い。列電極は非常に多数であるので、列電極を駆動する
シフトレジスタの入力キャパシタンスを充電し放電する
際にかなりの電力量が消費される。図８は、液晶ディス
プレイ装置のための汎用の列電極駆動回路の全体的回路
図である。同図において、Ｆ1、Ｆ2、、、Ｆmはシフト
レジスタ２０を形成する直列接続されたフリップフロッ
プである。クロック・パルス（クロック信号）φに応答
して、入力ビデオ信号データＤがシフトレジスタへ逐次
シフトされ、列信号Ｙ１、Ｙ２、、、、Ｙｍが対応する
列電極へ供給される。図９において、（ａ）は２つの同
期パルス間の１つの水平線のビデオ信号を示しており、
（ｂ）はセット（ＳＥＴ）信号、（ｃ）はクロック信号
φ、（ｄ）〜（ｇ）は図８のフリップフロップＦ1〜Ｆ4
からの列信号（列駆動信号）Ｙ１〜Ｙ４である。これら
の波形に示されるように、信号Ｙ１〜Ｙ４は液晶の異な
る列電極を逐次給電する非重複タイミング信号である。
【０００３】図８において、直列接続シフトレジスタ２
０が列電極駆動回路を構成し、クロック・パルスが連続
的にシフトレジスタ２０へ与えられる。この場合、各選
択信号パルスが１０ボルト程度のピーク電圧を持たなけ
ればならないが、６４０の列電極を逐次選択するために
は６４０段のシフトレジスタを必要とする。クロック・
パルスは、全てのノード・キャパシタンスを４ＭＨz程
度の周波数で充放電することが必要である。電力消費
は、全キャパシタンス、周波数およびピーク電圧の２乗
の積に等しいため、かなりの電力量が消費される。この
消費電力の問題を克服する１つの方法が、特開昭５６−
４１８４号において提起されている。この提起された方
法を図１０に示す。列電極駆動回路を構成するシフトレ
ジスタは、図１０に示されるようにｋ個のグループに分
割され、第１のグループは、出力Ｑ１〜Ｑｎを有するフ
リップフロップＦ1〜Ｆnからなるシフトレジスタで構成
され、他のグループも同様に構成されている。これらの
出力は、ビデオ信号を異なる列電極に接続するスイッチ
を制御するため使用される。データ信号Ｄの端子は、図
９に示されるタイミング・データに対するセット信号Ｓ
ＥＴが入力される。クロック・パルスφは、異なるグル
ープのフリップフロップを制御する論理ゲートＧ1、Ｇ
2、、、Ｇｋに対してタイミング信号として供給され
る。論理ゲートＧ1、Ｇ2、、、Ｇkは、異なるグループ
のフリップフロップを選択的にオンにするためクロック
・パルスを生成するものである。
０が列電極駆動回路を構成し、クロック・パルスが連続
的にシフトレジスタ２０へ与えられる。この場合、各選
択信号パルスが１０ボルト程度のピーク電圧を持たなけ
ればならないが、６４０の列電極を逐次選択するために
は６４０段のシフトレジスタを必要とする。クロック・
パルスは、全てのノード・キャパシタンスを４ＭＨz程
度の周波数で充放電することが必要である。電力消費
は、全キャパシタンス、周波数およびピーク電圧の２乗
の積に等しいため、かなりの電力量が消費される。この
消費電力の問題を克服する１つの方法が、特開昭５６−
４１８４号において提起されている。この提起された方
法を図１０に示す。列電極駆動回路を構成するシフトレ
ジスタは、図１０に示されるようにｋ個のグループに分
割され、第１のグループは、出力Ｑ１〜Ｑｎを有するフ
リップフロップＦ1〜Ｆnからなるシフトレジスタで構成
され、他のグループも同様に構成されている。これらの
出力は、ビデオ信号を異なる列電極に接続するスイッチ
を制御するため使用される。データ信号Ｄの端子は、図
９に示されるタイミング・データに対するセット信号Ｓ
ＥＴが入力される。クロック・パルスφは、異なるグル
ープのフリップフロップを制御する論理ゲートＧ1、Ｇ
2、、、Ｇｋに対してタイミング信号として供給され
る。論理ゲートＧ1、Ｇ2、、、Ｇkは、異なるグループ
のフリップフロップを選択的にオンにするためクロック
・パルスを生成するものである。
【０００４】シフトレジスタは上記したようにｋ個のグ
ループ（ブロック）に分割され、そして該シフトレジス
タからのクロック・パルスにより、該グループに対応す
る列電極のみがオンにされる。シフトレジスタにおける
全てのフリップフロップをオンにすることはもはや必要
ない。クロック制御回路１０は、第２の（別の）シフト
レジスタを形成しており、端子Ｃ１〜ＣｋからゲートＧ
１〜Ｇｋの１つを順次オンする出力データを供給する。
クロック制御回路１０は、クロック・パルスを１／ｎに
分周する分周器である。ｋ個のグループに分割されたｍ
（＝ｋ×ｎ）個のフリップフロップでシフトレジスタが
形成されている場合、各グループは電力を消費するｎ個
のフリップフロップを有することになる。ｆがクロック
・パルスの周波数であり、ｃが各フリップフロップのノ
ード・キャパシタンスであるならば、図８に示した従来
の汎用回路は、電力ｐ＝ｆｃｍＶ2を消費することにな
る。一方、図１０に示したグループ分けによる回路で
は、電力はｐ1＝ｆｃｎＶ2＝ｆｃｍＶ2／ｋとなる。こ
のため、グループ数ｋを増すことにより、電力消費を低
減することができる。
ループ（ブロック）に分割され、そして該シフトレジス
タからのクロック・パルスにより、該グループに対応す
る列電極のみがオンにされる。シフトレジスタにおける
全てのフリップフロップをオンにすることはもはや必要
ない。クロック制御回路１０は、第２の（別の）シフト
レジスタを形成しており、端子Ｃ１〜ＣｋからゲートＧ
１〜Ｇｋの１つを順次オンする出力データを供給する。
クロック制御回路１０は、クロック・パルスを１／ｎに
分周する分周器である。ｋ個のグループに分割されたｍ
（＝ｋ×ｎ）個のフリップフロップでシフトレジスタが
形成されている場合、各グループは電力を消費するｎ個
のフリップフロップを有することになる。ｆがクロック
・パルスの周波数であり、ｃが各フリップフロップのノ
ード・キャパシタンスであるならば、図８に示した従来
の汎用回路は、電力ｐ＝ｆｃｍＶ2を消費することにな
る。一方、図１０に示したグループ分けによる回路で
は、電力はｐ1＝ｆｃｎＶ2＝ｆｃｍＶ2／ｋとなる。こ
のため、グループ数ｋを増すことにより、電力消費を低
減することができる。
【０００５】
【発明が解決しようとする課題】しかし、上記の方法は
下記の短所を有する。即ち、第１に、動作が安定しな
い。図１１に示すように、第１のグループのシフトレジ
スタの最終段のフリップフロップＦnからの選択信号パ
ルスＱｎが、時点ｔ1において、次のグループの第１段
のフリップフロップＦn+1に対する選択信号パルスの開
始を生じる結果となるものとする。即ち、時点ｔ1に先
立ち、第２のグループのシフトレジスタがクロック・パ
ルスφ2を受取るように選択され、一方、時点ｔ1の後に
第２のグループのシフトレジスタが選択されることにな
る。クロック制御回路１０は、図１１（ｂ）、（ｅ）に
示される波形を端子Ｃ１およびＣ２から出力し、論理ゲ
ートＧ１、Ｇ２を介して図１１の（ｃ）、（ｆ）に示さ
れるクロック・パルスφ1、φ2が第１、第２のグループ
のシフトレジスタに供給される。しかしながら図１１
（ｆ）から明らかなように、クロック信号φ2は時点ｔ1
において、第２のグループのシフトレジスタの第１段の
フリップフロップＦn+1に対する選択信号のデータ書込
みのためのレベル遷移を生じることはない。
下記の短所を有する。即ち、第１に、動作が安定しな
い。図１１に示すように、第１のグループのシフトレジ
スタの最終段のフリップフロップＦnからの選択信号パ
ルスＱｎが、時点ｔ1において、次のグループの第１段
のフリップフロップＦn+1に対する選択信号パルスの開
始を生じる結果となるものとする。即ち、時点ｔ1に先
立ち、第２のグループのシフトレジスタがクロック・パ
ルスφ2を受取るように選択され、一方、時点ｔ1の後に
第２のグループのシフトレジスタが選択されることにな
る。クロック制御回路１０は、図１１（ｂ）、（ｅ）に
示される波形を端子Ｃ１およびＣ２から出力し、論理ゲ
ートＧ１、Ｇ２を介して図１１の（ｃ）、（ｆ）に示さ
れるクロック・パルスφ1、φ2が第１、第２のグループ
のシフトレジスタに供給される。しかしながら図１１
（ｆ）から明らかなように、クロック信号φ2は時点ｔ1
において、第２のグループのシフトレジスタの第１段の
フリップフロップＦn+1に対する選択信号のデータ書込
みのためのレベル遷移を生じることはない。
【０００６】この場合には、列電極選択パルスＱｎ＋１
がフリップフロップＦn+1から出力されない。この時、
フリップフロップＦnからフリップフロップＦn+1に選択
信号の移動を生じるためには、端子Ｃ1、Ｃ2からの制御
信号パルスが、時点ｔ1において重なることが必要であ
る。しかしながら、そうであれば、図１１（ｈ）におい
てφ2′で示すように、スパイク形態のパルスが時点ｔ1
において生成されてしまい、第２のグループのシフトレ
ジスタのフリップフロップＦn+1、Ｆn+2、、、に対する
クロック・パルスとして働き、このスパイク・ノイズは
フリップフロップＦn+1を誤ってトリガして図１１
（ｉ）にＱ′ｎ＋１で示す選択信号パルスを生じること
になる。このようなパルスは一貫した状態で生じること
がなく、したがって、シフトレジスタのグループ間のデ
ータ転送は信頼度が非常に低いものとなる。以上に鑑み
て、本発明の目的は、シフトレジスタの電力消費を低減
させることである。本発明の別の目的は、アクティブ・
マトリックス液晶ディスプレイのための低電力駆動回路
を提供することである。本発明の更に別の目的は、アク
ティブ・マトリックス液晶ディスプレイのための信頼性
の高い駆動回路を実現することである。本発明の他の目
的は、アクティブ・マトリックス液晶ディスプレイのた
めの従来の駆動回路の問題点を解消することである。
がフリップフロップＦn+1から出力されない。この時、
フリップフロップＦnからフリップフロップＦn+1に選択
信号の移動を生じるためには、端子Ｃ1、Ｃ2からの制御
信号パルスが、時点ｔ1において重なることが必要であ
る。しかしながら、そうであれば、図１１（ｈ）におい
てφ2′で示すように、スパイク形態のパルスが時点ｔ1
において生成されてしまい、第２のグループのシフトレ
ジスタのフリップフロップＦn+1、Ｆn+2、、、に対する
クロック・パルスとして働き、このスパイク・ノイズは
フリップフロップＦn+1を誤ってトリガして図１１
（ｉ）にＱ′ｎ＋１で示す選択信号パルスを生じること
になる。このようなパルスは一貫した状態で生じること
がなく、したがって、シフトレジスタのグループ間のデ
ータ転送は信頼度が非常に低いものとなる。以上に鑑み
て、本発明の目的は、シフトレジスタの電力消費を低減
させることである。本発明の別の目的は、アクティブ・
マトリックス液晶ディスプレイのための低電力駆動回路
を提供することである。本発明の更に別の目的は、アク
ティブ・マトリックス液晶ディスプレイのための信頼性
の高い駆動回路を実現することである。本発明の他の目
的は、アクティブ・マトリックス液晶ディスプレイのた
めの従来の駆動回路の問題点を解消することである。
【０００７】
【課題を解決するための手段】上記目的は、本発明にお
いて新規な駆動回路により達成される。列電極駆動回路
は、複数のグループのシフトレジスタに分割されるシフ
トレジスタとして形成される。クロック制御回路が、制
御信号によりシフトレジスタのグループにクロック付勢
信号を逐次与えるように働き、１つのグループのシフト
レジスタから次のグループへ選択が変更される時、後続
のグループのクロックが先行するクロックのグループと
重複する２つのクロックを与えられるようにしている。
これらの重複クロックが、種々のグループのシフトレジ
スタ間の安定したデータ転送を保証する。このようにし
て、その時点でクロック信号が供給されないシフトレジ
スタのグループにおける電力消費が最小化される。
いて新規な駆動回路により達成される。列電極駆動回路
は、複数のグループのシフトレジスタに分割されるシフ
トレジスタとして形成される。クロック制御回路が、制
御信号によりシフトレジスタのグループにクロック付勢
信号を逐次与えるように働き、１つのグループのシフト
レジスタから次のグループへ選択が変更される時、後続
のグループのクロックが先行するクロックのグループと
重複する２つのクロックを与えられるようにしている。
これらの重複クロックが、種々のグループのシフトレジ
スタ間の安定したデータ転送を保証する。このようにし
て、その時点でクロック信号が供給されないシフトレジ
スタのグループにおける電力消費が最小化される。
【０００８】
【実施例】本発明は、上記説明した図１０に示されるク
ロック制御回路１０に関連するものである。図１〜図３
は、クロック制御回路に対する制御信号生成回路のブロ
ック図を示す。図４は、クロック制御回路３０を含む列
（縦列）電極駆動回路を示す。図１において、ブロック
１１は、複数のＤタイプ・フリップフロップＤＦＦＢか
らなるリップル・カウンタであり、ＦＩＹは、４ＭＨz
程度の周波数を有するマスター・クロック信号を示す。
ＦＩＤは、５段のリップル・カウンタ１１の第１段の出
力であり、シフトレジスタのクロック信号として使用さ
れる。ＳＥＴＢは、初期データをクロック制御回路へセ
ットするための信号を示す。この信号は、ビデオ・シス
テムの水平同期信号と同期して出力される。ＱＢ３は、
５段のリップル・カウンタの第３段の出力であり、図５
において、ＦＩＹに関する波形ＱＢ３に示されるよう
に、信号ＦＩＤの周期の４倍の周期を有している。波形
ＱＢ３は、４段のセット／リセット・ラッチ１３におけ
るリセット端子Ｒに入力される。
ロック制御回路１０に関連するものである。図１〜図３
は、クロック制御回路に対する制御信号生成回路のブロ
ック図を示す。図４は、クロック制御回路３０を含む列
（縦列）電極駆動回路を示す。図１において、ブロック
１１は、複数のＤタイプ・フリップフロップＤＦＦＢか
らなるリップル・カウンタであり、ＦＩＹは、４ＭＨz
程度の周波数を有するマスター・クロック信号を示す。
ＦＩＤは、５段のリップル・カウンタ１１の第１段の出
力であり、シフトレジスタのクロック信号として使用さ
れる。ＳＥＴＢは、初期データをクロック制御回路へセ
ットするための信号を示す。この信号は、ビデオ・シス
テムの水平同期信号と同期して出力される。ＱＢ３は、
５段のリップル・カウンタの第３段の出力であり、図５
において、ＦＩＹに関する波形ＱＢ３に示されるよう
に、信号ＦＩＤの周期の４倍の周期を有している。波形
ＱＢ３は、４段のセット／リセット・ラッチ１３におけ
るリセット端子Ｒに入力される。
【０００９】図２のブロック１２は、図３に示される４
段のセット／リセット・ラッチ１３におけるセット信号
として使用される４相の順次信号Ｓ１、Ｓ２、Ｓ３、Ｓ
４を生成するためのシフトレジスタである。このシフト
レジスタには４つの段がある。各段は、交差接続された
ＮＡＮＤゲートとインバータとを有する。これらの段
は、一般に行われるようにトランスミッション・ゲート
あるいはインバータのいずれかにより接続される。異な
る段の出力は、４つの異なるＮＡＮＤゲートに論理的に
接続されて、各々が図５に示されるようにＦＩＹのパル
ス幅の１６倍のパルス幅を有する４相の順次（負の）信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４を生じる。４相の順次信号は
図３のセット／リセット・ラッチ１３へ送られる。ラッ
チ１３は、２つの交差接続されたＮＡＮＤゲートからな
る４つのラッチからなり、それぞれセット信号である信
号Ｓ1、Ｓ2、Ｓ3、Ｓ4によりセットされる。ラッチ（即
ち、ヒステリシス）動作のため、各ラッチの出力信号
は、図５の波形ＦＩ１、ＦＩ２、ＦＩ３、ＦＩ４に示さ
れるように、セット信号Ｓ１、Ｓ２、Ｓ３、Ｓ４よりも
４×ＦＩＹクロック・パルス幅だけ延長される。このた
め、ＦＩ１、ＦＩ２、ＦＩ３、ＦＩ４は４相の重複クロ
ック制御信号となる。またこれらの重複信号はそれぞ
れ、図３に示されるようにＮＡＮＤゲートおよびインバ
ータを介して送られて、図５における波形に示されるよ
うに、ＦＩＤと同じクロック周期を持つ４つクロック信
号ＦＩＤ１、ＦＩＤ２、ＦＩＤ３、ＦＩＤ４を生じる。
段のセット／リセット・ラッチ１３におけるセット信号
として使用される４相の順次信号Ｓ１、Ｓ２、Ｓ３、Ｓ
４を生成するためのシフトレジスタである。このシフト
レジスタには４つの段がある。各段は、交差接続された
ＮＡＮＤゲートとインバータとを有する。これらの段
は、一般に行われるようにトランスミッション・ゲート
あるいはインバータのいずれかにより接続される。異な
る段の出力は、４つの異なるＮＡＮＤゲートに論理的に
接続されて、各々が図５に示されるようにＦＩＹのパル
ス幅の１６倍のパルス幅を有する４相の順次（負の）信
号Ｓ１、Ｓ２、Ｓ３、Ｓ４を生じる。４相の順次信号は
図３のセット／リセット・ラッチ１３へ送られる。ラッ
チ１３は、２つの交差接続されたＮＡＮＤゲートからな
る４つのラッチからなり、それぞれセット信号である信
号Ｓ1、Ｓ2、Ｓ3、Ｓ4によりセットされる。ラッチ（即
ち、ヒステリシス）動作のため、各ラッチの出力信号
は、図５の波形ＦＩ１、ＦＩ２、ＦＩ３、ＦＩ４に示さ
れるように、セット信号Ｓ１、Ｓ２、Ｓ３、Ｓ４よりも
４×ＦＩＹクロック・パルス幅だけ延長される。このた
め、ＦＩ１、ＦＩ２、ＦＩ３、ＦＩ４は４相の重複クロ
ック制御信号となる。またこれらの重複信号はそれぞ
れ、図３に示されるようにＮＡＮＤゲートおよびインバ
ータを介して送られて、図５における波形に示されるよ
うに、ＦＩＤと同じクロック周期を持つ４つクロック信
号ＦＩＤ１、ＦＩＤ２、ＦＩＤ３、ＦＩＤ４を生じる。
【００１０】クロック信号ＦＩＤ１、ＦＩＤ２、ＦＩＤ
３およびＦＩＤ４は、それぞれ図４に示される４つのグ
ループのシフトレジスタＳＲ＊８のクロック入力端子Ｃ
Ｋへ入力され、これらのシフトレジスタのグループに対
するクロックとして働く。図４に示すように、各グルー
プは信号Ｙ１〜Ｙ１６を出力する端子を有する。４つの
グループにより、選択パルスがこれらシフトレジスタの
端子（Ｙ１〜Ｙ１６）から出力されてビデオ／サンプリ
ング・トランジスタを制御する。信号Ｙ１、Ｙ２を生じ
るシフトレジスタの回路図が図６に示される。各シフト
レジスタは、１つのラッチを形成する２つの交差接続イ
ンバータを含み、トランスミッション・ゲート（スイッ
チ）を介して次段のラッチに接続される。このため、２
つのラッチがマスター／スレーブ・フリップフロップを
構成する。クロック・パルスＣＫにより第１のトランス
ミッション・スイッチＳＷ１がオンされると、データ信
号ＤＡＴＡがノードＰにおいて反転データ信号としてラ
ッチされる。クロックが反転されると、第２のスイッチ
ＳＷ２がオンにされ、ノードＰにおけるデータ信号が完
全な１クロック・サイクル後に出力ＳＲＮ０において非
反転（即ち元の信号と同じ極性）のデータ信号としてラ
ッチ出力される。
３およびＦＩＤ４は、それぞれ図４に示される４つのグ
ループのシフトレジスタＳＲ＊８のクロック入力端子Ｃ
Ｋへ入力され、これらのシフトレジスタのグループに対
するクロックとして働く。図４に示すように、各グルー
プは信号Ｙ１〜Ｙ１６を出力する端子を有する。４つの
グループにより、選択パルスがこれらシフトレジスタの
端子（Ｙ１〜Ｙ１６）から出力されてビデオ／サンプリ
ング・トランジスタを制御する。信号Ｙ１、Ｙ２を生じ
るシフトレジスタの回路図が図６に示される。各シフト
レジスタは、１つのラッチを形成する２つの交差接続イ
ンバータを含み、トランスミッション・ゲート（スイッ
チ）を介して次段のラッチに接続される。このため、２
つのラッチがマスター／スレーブ・フリップフロップを
構成する。クロック・パルスＣＫにより第１のトランス
ミッション・スイッチＳＷ１がオンされると、データ信
号ＤＡＴＡがノードＰにおいて反転データ信号としてラ
ッチされる。クロックが反転されると、第２のスイッチ
ＳＷ２がオンにされ、ノードＰにおけるデータ信号が完
全な１クロック・サイクル後に出力ＳＲＮ０において非
反転（即ち元の信号と同じ極性）のデータ信号としてラ
ッチ出力される。
【００１１】また、ノードＰにおける信号および出力Ｓ
ＲＮ０におけるデータ信号は、アンドゲートＡＮＤ１へ
送られて、列信号Ｙ１を生じる。ノードＰの信号及び出
力ＳＲＮＱにおける信号をそれぞれ反転した信号は、ア
ンドゲートＡＮＤ２へ送られて列信号Ｙ２を生じる。そ
の結果、列データ信号が図７に示されるようにＳＲ１Ｑ
〜ＳＲ１０Ｑとして順次生成される。ここで、２つの重
複クロック・パルスがあることに注意されたい。ＦＩＤ
１の最後の２つのパルスがＦＩＤ２の最初の２つのクロ
ック・パルスと重なるが、第２のグループのシフトレジ
スタがＦＩＤ２の２番目のパルスでシフト動作を開始
し、このパルスはＦＩＤ１の最後のパルスと重なってい
る。このシフトレジスタ・システムの特徴は、重ならな
いクロックを用いて競合を防止する従来のシフトレジス
タとは異なり、重複するクロックによって制御されるこ
とである。
ＲＮ０におけるデータ信号は、アンドゲートＡＮＤ１へ
送られて、列信号Ｙ１を生じる。ノードＰの信号及び出
力ＳＲＮＱにおける信号をそれぞれ反転した信号は、ア
ンドゲートＡＮＤ２へ送られて列信号Ｙ２を生じる。そ
の結果、列データ信号が図７に示されるようにＳＲ１Ｑ
〜ＳＲ１０Ｑとして順次生成される。ここで、２つの重
複クロック・パルスがあることに注意されたい。ＦＩＤ
１の最後の２つのパルスがＦＩＤ２の最初の２つのクロ
ック・パルスと重なるが、第２のグループのシフトレジ
スタがＦＩＤ２の２番目のパルスでシフト動作を開始
し、このパルスはＦＩＤ１の最後のパルスと重なってい
る。このシフトレジスタ・システムの特徴は、重ならな
いクロックを用いて競合を防止する従来のシフトレジス
タとは異なり、重複するクロックによって制御されるこ
とである。
【００１２】図５を参照すると、リップル・カウンタ１
１（図１）が信号ＳＥＴＢによりセットされると、ハイ
（Ｈ）レベルがリップル・カウンタの各ＱＢ端子から出
力される。このため、ＳＥＴＢ信号がクロック信号ＦＩ
Ｙの各立上がりで出力された後、クロック信号ＦＩＹを
１／２に分周することにより信号ＦＩＤが得られ、信号
ＦＩＤを１／４に分周することにより信号ＱＢ３が得ら
れ、また信号ＦＩＤを１／１６に分周することにより信
号ＱＢ５が得られる。信号ＳＥＴＢが供給されると、信
号Ｓ１がロー（Ｌ）レベルにセットされ、これが更にラ
ッチ出力ＦＩ１（図３）をハイレベルにセットする。こ
のとき信号Ｓ２、Ｓ３、Ｓ４はＨレベルの状態である。
信号ＳＥＴＢが出力された後、信号ＱＢ５の次の遷移と
同時に、信号Ｓ２がＬレベルにセットされ、これにより
ラッチ出力ＦＩ２をＨレベルにセットする。このとき、
信号Ｓ１がＨレベルに変化し、信号Ｓ３およびＳ４はＨ
レベルを維持する。なお、ラッチ出力ＦＩ１は、信号Ｓ
１がＨレベルに変化しかつリセット信号ＲがＬレベルへ
変化した後に、Ｌレベルとなる。このため、ラッチ出力
ＦＩ１およびＦＩ２のＨレベルは、Ｒパルス幅、即ちＦ
ＩＤの２クロック周期だけ重なる。２つのクロック信号
ＦＩＤ１、ＦＩＤ２のこの重なりは、図１０に示される
異なるグループのシフトレジスタ間のデータ転送の動作
を安定化させる。ここでＳＲ１Ｑ〜ＳＲ１０Ｑ（図７）
は各段のシフトレジスタ出力を表わし、１グループのシ
フトレジスタが８段のシフトレジスタフリップフロップ
を含むとすると、最初のグループのシフトレジスタの最
後のフリップフロップ、即ち８番目のフリップフロップ
から、第２即ち２番目のグループの最初のフリップフロ
ップ即ち、９番目のフリップフロップへのデータ転送
が、非常に安定することが明らかである。
１（図１）が信号ＳＥＴＢによりセットされると、ハイ
（Ｈ）レベルがリップル・カウンタの各ＱＢ端子から出
力される。このため、ＳＥＴＢ信号がクロック信号ＦＩ
Ｙの各立上がりで出力された後、クロック信号ＦＩＹを
１／２に分周することにより信号ＦＩＤが得られ、信号
ＦＩＤを１／４に分周することにより信号ＱＢ３が得ら
れ、また信号ＦＩＤを１／１６に分周することにより信
号ＱＢ５が得られる。信号ＳＥＴＢが供給されると、信
号Ｓ１がロー（Ｌ）レベルにセットされ、これが更にラ
ッチ出力ＦＩ１（図３）をハイレベルにセットする。こ
のとき信号Ｓ２、Ｓ３、Ｓ４はＨレベルの状態である。
信号ＳＥＴＢが出力された後、信号ＱＢ５の次の遷移と
同時に、信号Ｓ２がＬレベルにセットされ、これにより
ラッチ出力ＦＩ２をＨレベルにセットする。このとき、
信号Ｓ１がＨレベルに変化し、信号Ｓ３およびＳ４はＨ
レベルを維持する。なお、ラッチ出力ＦＩ１は、信号Ｓ
１がＨレベルに変化しかつリセット信号ＲがＬレベルへ
変化した後に、Ｌレベルとなる。このため、ラッチ出力
ＦＩ１およびＦＩ２のＨレベルは、Ｒパルス幅、即ちＦ
ＩＤの２クロック周期だけ重なる。２つのクロック信号
ＦＩＤ１、ＦＩＤ２のこの重なりは、図１０に示される
異なるグループのシフトレジスタ間のデータ転送の動作
を安定化させる。ここでＳＲ１Ｑ〜ＳＲ１０Ｑ（図７）
は各段のシフトレジスタ出力を表わし、１グループのシ
フトレジスタが８段のシフトレジスタフリップフロップ
を含むとすると、最初のグループのシフトレジスタの最
後のフリップフロップ、即ち８番目のフリップフロップ
から、第２即ち２番目のグループの最初のフリップフロ
ップ即ち、９番目のフリップフロップへのデータ転送
が、非常に安定することが明らかである。
【００１３】信号Ｓ３、Ｓ４の生成は信号Ｓ１、Ｓ２と
同じであり、ラッチ出力ＦＩ３、ＦＩ４はラッチ出力Ｆ
Ｉ１、ＦＩ２と同様に生成される。図３において、クロ
ック付勢信号であるラッチ出力ＦＩ１、ＦＩ２、ＦＩ
３、ＦＩ４がそれぞれＨレベルになる時は、信号ＦＩＤ
１、ＦＩＤ２、ＦＩＤ３、ＦＩＤ４はクロック信号ＦＩ
Ｄと同じクロック信号を出力し、ラッチ出力ＦＩ１、Ｆ
Ｉ２、ＦＩ３、ＦＩ４がそれぞれＬレベルになる時は、
Ｌレベルを出力する。このため、全てのグループのシフ
トレジスタ回路の電力消費は、シフトレジスタの不必要
な遷移をなくしたことにより低減させられる。
同じであり、ラッチ出力ＦＩ３、ＦＩ４はラッチ出力Ｆ
Ｉ１、ＦＩ２と同様に生成される。図３において、クロ
ック付勢信号であるラッチ出力ＦＩ１、ＦＩ２、ＦＩ
３、ＦＩ４がそれぞれＨレベルになる時は、信号ＦＩＤ
１、ＦＩＤ２、ＦＩＤ３、ＦＩＤ４はクロック信号ＦＩ
Ｄと同じクロック信号を出力し、ラッチ出力ＦＩ１、Ｆ
Ｉ２、ＦＩ３、ＦＩ４がそれぞれＬレベルになる時は、
Ｌレベルを出力する。このため、全てのグループのシフ
トレジスタ回路の電力消費は、シフトレジスタの不必要
な遷移をなくしたことにより低減させられる。
【００１４】図４において、シフトレジスタは４つのグ
ループのシフトレジスタに分割されている。しかし、一
般には、この回路形態は適当なグループ数ｎからなるこ
ともでき、ｎは電力消費および回路の構成を考慮して選
択設定される。本発明については特定の実施例に関して
述べたが、この実施例に対して種々の変更および修正が
可能である。このような変更は本発明の趣旨および範囲
からの逸脱と見做されるべきものではなく、かかる全て
の修正は頭書の特許請求の範囲に含まれるべきものであ
る。
ループのシフトレジスタに分割されている。しかし、一
般には、この回路形態は適当なグループ数ｎからなるこ
ともでき、ｎは電力消費および回路の構成を考慮して選
択設定される。本発明については特定の実施例に関して
述べたが、この実施例に対して種々の変更および修正が
可能である。このような変更は本発明の趣旨および範囲
からの逸脱と見做されるべきものではなく、かかる全て
の修正は頭書の特許請求の範囲に含まれるべきものであ
る。
【００１５】
【発明の効果】本発明は以上の用に構成され、シフトレ
ジスタをグループ分けし、かつ隣接するグループのシフ
トレジスタを一部重複するクロック・パルスにより駆動
できるようにしているので、液晶マトリックス表示装置
等における列駆動を低消費電力で、しかも高い信頼性を
もって駆動することができるという効果を奏することが
できる。
ジスタをグループ分けし、かつ隣接するグループのシフ
トレジスタを一部重複するクロック・パルスにより駆動
できるようにしているので、液晶マトリックス表示装置
等における列駆動を低消費電力で、しかも高い信頼性を
もって駆動することができるという効果を奏することが
できる。
【図１】本発明に基くクロック制御回路におけるリップ
ル・カウンタを示すブロック回路図である。
ル・カウンタを示すブロック回路図である。
【図２】本発明に基づくクロック制御回路におけるシフ
トレジスタを示す回路図である。
トレジスタを示す回路図である。
【図３】シフトレジスタの異なるグループに対するクロ
ック信号を生成するラッチ回路を示す回路図である。
ック信号を生成するラッチ回路を示す回路図である。
【図４】本発明のクロック制御回路により駆動されるシ
フトレジスタのグループを示すブロック図である。
フトレジスタのグループを示すブロック図である。
【図５】本発明の動作を示す波形図である。
【図６】重複クロックにより制御される１つのグループ
のシフトレジスタを示す回路図である。
のシフトレジスタを示す回路図である。
【図７】本発明の重複クロックを用いるシフトレジスタ
の出力波形図である。
の出力波形図である。
【図８】アクティブ・マトリックス・ディスプレイ装置
のための従来技術の電極駆動回路を示す回路図である。
のための従来技術の電極駆動回路を示す回路図である。
【図９】図１の回路の動作を示す波形図である。
【図１０】電力消費を低減させるために提案されてい
る、アクティブ・マトリックス・ディスプレイ装置のた
めの従来技術の駆動回路を示す回路図である。
る、アクティブ・マトリックス・ディスプレイ装置のた
めの従来技術の駆動回路を示す回路図である。
【図１１】図１０における回路の動作を示す波形図であ
る。
る。
Claims (11)
- 【請求項１】 複数の順次的な制御信号を出力するシフ
トレジスタ・システムにおいて、 各々がグループ内のデータ信号をシフトするためのクロ
ック・パルス用の入力を有する複数のグループのシフト
レジスタ、及び各グループに順次加えられる前記クロッ
ク・パルスを前記グループに対して生成するクロック制
御回路であって、前記各グループ毎のクロック・パルス
の数が、対応するグループにおけるシフトレジスタの段
数より多く、隣接するグループに対して重複するクロッ
ク・パルスを生成するクロック制御回路を備えているこ
とを特徴とするシフトレジスタ・システム。 - 【請求項２】 前記制御信号がアクティブ・マトリック
ス・ディスプレイ・システムの列電極を駆動するための
ものであることを特徴とする請求項１記載のシフトレジ
スタ・システム。 - 【請求項３】 前記クロック制御回路が、 マスター・クロックを、前記シフトレジスタの１つのグ
ループを介して前記データ信号をシフトする期間と等し
いパルス幅を持つ第２のセットのクロック・パルスに分
周する分周器、 前記シフトレジスタの前記グループと異なるものを順次
クロッキングするタイミング信号を分配するシーケン
サ、及び前記第２のセットのクロック・パルス及び前記
シーケンサの出力から、前記重複するクロック・パルス
を生成するクロック・ジェネレータを含むことを特徴と
する請求項１記載のシフトレジスタ・システム。 - 【請求項４】 前記分周器がリップル・カウンタである
ことを特徴とする請求項３記載のシフトレジスタ・シス
テム。 - 【請求項５】 前記シーケンサが、複数のシフトレジス
タ段を含むことを特徴とする請求項３記載のシフトレジ
スタ・システム。 - 【請求項６】 前記シーケンサにおけるシフトレジスタ
段の段数が前記グループの数と等しいことを特徴とする
請求項４記載のシフトレジスタ・システム。 - 【請求項７】 前記クロック制御回路が、各グループに
おけるシフトレジスタ段の段数より２つ多いクロック・
パルスを生成することを特徴とする請求項１記載のシフ
トレジスタ・システム。 - 【請求項８】 前記クロック制御回路が、複数のセット
／リセット・ラッチを含むことを特徴とする請求項７記
載のシフトレジスタ・システム。 - 【請求項９】 前記グループにおけるシフトレジスタ段
が、マスタースレーブ・フリップフロップであり、前記
クロック制御回路の出力によりセットされ、しかも、 前記クロック制御回路からの出力がオンである時に、前
記順次的な制御信号として第１の出力を生成する第１出
力生成手段、 前記クロック制御回路からの出力がオフにされた後に、
前記順次的な制御信号として第２の出力を生じる第２出
力生成手段、及び以降のシフトレジスタ段に入力するデ
ータ出力信号を生成する手段を含んでいることを特徴と
する請求項１記載のシフトレジスタ・システム。 - 【請求項１０】 前記マスタースレーブ・フリップフロ
ップの各々が、前記クロック制御回路から生成されたク
ロック・パルスにより制御されるトランスミッション・
ゲートを介して入力される２つの交差接続されたインバ
ータを含むことを特徴とする請求項９記載のシフトレジ
スタ・システム。 - 【請求項１１】 前記第１出力生成手段が、前記データ
出力から得た入力と、マスタースレーブ・フリップフロ
ップのマスター部分の出力とを有する２つの入力論理ゲ
ートを含むことを特徴とする請求項９記載のシフトレジ
スタ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US052689 | 1993-04-27 | ||
| US08/052,689 US5335254A (en) | 1993-04-27 | 1993-04-27 | Shift register system for driving active matrix display |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0772827A true JPH0772827A (ja) | 1995-03-17 |
Family
ID=21979265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5199750A Pending JPH0772827A (ja) | 1993-04-27 | 1993-08-11 | アクティブ・マトリックス・ディスプレイ用シフトレジスタ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5335254A (ja) |
| JP (1) | JPH0772827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893913B2 (en) | 2000-11-07 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device including a drive circuit, including a level shifter and a constant current source |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100530332C (zh) * | 1995-02-01 | 2009-08-19 | 精工爱普生株式会社 | 液晶显示装置 |
| FR2765718B1 (fr) * | 1997-07-04 | 2000-04-14 | Sgs Thomson Microelectronics | Memoire a acces sequentiels a faible consommation |
| JPH11145789A (ja) * | 1997-07-29 | 1999-05-28 | Sharp Corp | 低消費電力化レジスタ回路 |
| GB2343310A (en) * | 1998-10-27 | 2000-05-03 | Sharp Kk | Clock pulse generator for LCD |
| GB2343309A (en) * | 1998-10-27 | 2000-05-03 | Sharp Kk | Clock pulse generator for LCD |
| TW200843346A (en) * | 2007-04-20 | 2008-11-01 | Raydium Semiconductor Corp | Shift register and shift register device |
| JP2008292325A (ja) * | 2007-05-24 | 2008-12-04 | Sanyo Electric Co Ltd | 信号検出回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0634154B2 (ja) * | 1983-01-21 | 1994-05-02 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
-
1993
- 1993-04-27 US US08/052,689 patent/US5335254A/en not_active Expired - Lifetime
- 1993-08-11 JP JP5199750A patent/JPH0772827A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7893913B2 (en) | 2000-11-07 | 2011-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Display device including a drive circuit, including a level shifter and a constant current source |
Also Published As
| Publication number | Publication date |
|---|---|
| US5335254A (en) | 1994-08-02 |
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