JP2012078645A

JP2012078645A - 表示パネル駆動装置

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Publication number: JP2012078645A
Application number: JP2010224816A
Authority: JP
Inventors: Takashi Tomita; 敬富田
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2010-10-04
Filing date: 2010-10-04
Publication date: 2012-04-19
Anticipated expiration: 2030-10-04
Also published as: CN102446484B; CN102446484A; US9099027B2; JP5796944B2; US20120081349A1

Abstract

【目的】消費電力の増加及びコスト増を招くことなく、表示パネルの駆動を担う複数のドライバチップ各々を経由させて、デューティ比の安定したクロック信号を各ドライバチップに供給することが可能な表示パネル駆動装置を提供することを目的とする。
【構成】本発明においては、表示パネルの信号線各々に入力映像信号に基づく画素駆動電圧をクロック信号に応じたタイミングで印加する信号線ドライバを、夫々クロックラインによってカスケード接続された複数のドライバチップに分割して構築するにあたり、各ドライバチップに、以下の如きクロック送出部を設ける。クロック送出部は、クロックラインを介して供給されたクロック信号の周期を１／２に分周した分周クロック信号と、この分周クロック信号を所定の遅延時間だけ遅延させた遅延分周クロック信号との論理レベルが互いに同一である期間中は第１レベル、互いに異なる場合には第２レベルを有する整形クロック信号を次段のドライバチップに送出する。
【選択図】図５

Description

本発明は、表示パネルを駆動する表示パネル駆動装置に関する。

表示パネルとして液晶表示パネルを搭載した液晶表示装置には、複数の走査線と、走査線の各々に交叉する複数の信号線と、走査線及び信号線の交差部に形成された画素部とを含む液晶表示パネルと共に、選択信号を複数の走査線の各々に供給する走査線ドライバと、画素データ信号を複数の信号線各々に供給する信号線ドライバとを含む表示パネル駆動装置が設けられている。

現在、かかる信号線ドライバを、夫々が半導体ＩＣ（integrated circuit）チップからなる複数のドライバＩＣに分割して構築するようにしたものが知られている（例えば、特許文献１の図２参照）。これらドライバＩＣは、各ドライバＩＣに沿って形成される電源ラインおよび電源ラインに共通に接続されると共に、各ドライバＩＣ間に形成される渡り配線１０によってカスケード接続されている。渡り配線１０は各ドライバＩＣを経由して画素データ信号、クロック信号、および様々な制御信号を伝送するために用いられる。各ドライバＩＣ（例えば、特許文献１の図３参照）は、渡り配線１０中におけるクロックラインＣＬＫ及びバッファ４を介して供給されたクロック信号に同期して画素データ信号を取り込み、制御ロジックＣＴに供給する。制御ロジックＣＴは、この画素データ信号に応じた駆動電圧を液晶パネルの信号線に供給する。

ここで、各ドライバＩＣ内において、バッファ４を介して供給されたクロック信号は、バッファ８及びクロックラインＣＬＫを介して次段のドライバＩＣに供給される。すなわち、この次段のドライバＩＣでは、前段のドライバＩＣからクロックラインＣＬＫを介して供給されたクロック信号をバッファ４を介して取り込み、これをバッファ８及びクロックラインＣＬＫを介して、更に次段のドライバＩＣに供給するのである。

上述したように、複数のドライバＩＣをカスケード接続することによりクロック信号を各ドライバＩＣを経由して伝送すると、徐々にクロック信号のデューティ比が変化して行く。よって、前段のドライバＩＣと、後段のドライバＩＣとでは、クロック信号のデューティ比が異なるものになってしまう虞が生じる。

そこで、各ドライバＩＣには、クロック信号のデューティ比を一定に維持させた状態で次段のドライバＩＣに伝送する為に、デューティサイクルレギュレタが設けられている（特許文献１の図３参照）。かかるデューティサイクルレギュレタとしては、ＰＬＬ（Phase-locked loop）回路（特許文献１の図４参照）、ＤＬＬ(Delay Locked Loop)回路を用いるものが提案されている（特許文献１の図７参照）。ＰＬＬ回路及びＤＬＬ回路を搭載したデューティサイクルレギュレタによれば、各ドライバＩＣ毎に、前段のドライバＩＣから供給されたクロック信号に対して波形整形処理を施したものを次段のドライバＩＣに送出することになる。よって、全ドライバＩＣにおいて、クロック信号のデューティ比を一定に維持させることが可能となる。

しかしながら、ＰＬＬ回路、又はＤＬＬ回路は回路規模が大である為、消費電力の増加及びコスト高を招くという問題が生じた。

特開昭６３−２２６１１０号

本発明は、かかる問題を解決すべく為されたものであり、消費電力の増加及びコスト増を招くことなく、表示パネルの駆動を担う複数のドライバチップ各々を経由させて、デューティ比の安定したクロック信号を各ドライバチップに供給することが可能な表示パネル駆動装置を提供することを目的とする。

本発明による表示パネル駆動装置は、複数の走査線と複数の信号線との各交叉部に画素部を有する表示パネルの前記信号線各々に入力映像信号に基づく画素駆動電圧を印加する信号線ドライバを備えた表示パネル駆動装置であって、前記信号線ドライバは、前記信号線の各々を複数の信号線群に群分けした信号線群の各々に対応しており且つ夫々がクロックラインによってカスケード接続されている複数の半導体チップからなり、前記半導体チップの各々は、前記クロックラインを介して供給されたクロック信号に応じたタイミングで前記画素駆動電圧を前記信号線群に属する信号線各々に印加する画素駆動電圧生成部と、前記クロックラインを介して供給されたクロック信号を前記クロックラインを介して次段の半導体チップに送出するクロック送出部と、を含み、前記クロック送出部は、供給された前記クロック信号の周期を１／２に分周した分周クロック信号を生成する１／２分周回路と、前記分周クロック信号を所定の遅延時間だけ遅延させた遅延分周クロック信号を生成する遅延回路と、前記遅延分周クロック信号と前記分周クロック信号との論理レベルが互いに同一である期間中は第１レベル、互いに異なる場合には第２レベルを有する整形クロック信号を生成し前記クロックラインを介して次段の前記半導体チップに送出する排他的ノアゲートと、を有する。

本発明においては、夫々がカスケード接続されている複数のドライバチップ各々において、供給されたクロック信号に対して以下の如き波形整形処理を施したものを次段のドライバチップに送出するようにしている。すなわち、供給されたクロック信号の周期を１／２に分周した分周クロック信号と、この分周クロック信号を所定の遅延時間だけ遅延させた遅延分周クロック信号との論理レベルが同一である期間中は第１レベル、異なる場合には第２レベルを有するクロック信号を生成し、これを次段のドライバチップに送出するのである。これにより、供給されたクロック信号に対して、互いに隣接するエッジ部同士の間隔が上記所定の遅延時間によって固定化されるという波形整形処理が施され、この波形整形処理によって得られた整形クロック信号が、次段のドライバチップに送出されることになる。

よって、本発明による表示パネル駆動装置によれば、各ドライバチップ内でクロック信号のデューティ比の変動が生じても、その変動分が、後段側のドライバチップに送出するクロック信号に反映されることはない。従って、前段側のドライバチップと後段側のドライバチップとで、供給されるクロック信号のエッジタイミングを一致させることが可能となる。

更に、本発明においては、かかる波形整形処理を、クロック信号の周期を１／２に分周する分周回路と、分周クロック信号を所定の遅延時間だけ遅延させる遅延回路と、両回路の出力信号の論理レベルが互いに同一となる期間中は論理レベル１、互いに異なる期間中は論理レベル０となるクロック信号を生成する排他的ノアゲートとによって実現している。よって、ＰＬＬ回路又はＤＬＬ回路を用いて、クロック信号のデューティ比を逐次調整するものに比して、回路規模を小規模化することができるので、消費電力の増加及びコスト増を抑制させることが可能となる。

表示パネルとして液晶表示パネルを搭載した液晶表示装置の概略構成を示すブロック図である。信号線ドライバ４の内部構成を示すブロック図である。クロック送出回路４０の内部構成を示すブロック図である。１／２分周回路Ｃ１７及びクロック生成回路Ｃ１８の動作を示すタイムチャートである。クロック生成回路Ｃ１８の内部構成を示すブロック図である。半導体ＩＣチップＩＣ１〜ＩＣ４が夫々のクロックラインＣＬ_１〜ＣＬ_４に送出するクロック信号ＣＬＫのタイミングを示すタイムチャートである。遅延回路の内部構成の一例を示すブロックズである。遅延回路に含まれるインバータの単体の遅延特性を示すタイムチャートである。遅延回路の遅延動作を示すタイムチャートである。環境温度（高温、低温）毎のインバータの単体の遅延特性を示すタイムチャートである。遅延回路Ｄ１の内部構成の他の一例を示すブロックズである。遅延回路Ｄ１の内部構成の他の一例を示すブロックズである。

本発明による表示パネル駆動装置においては、表示パネルの信号線各々に入力映像信号に基づく画素駆動電圧をクロック信号に応じたタイミングで印加する信号線ドライバを、夫々クロックラインによってカスケード接続された複数のドライバチップに分割して構築するにあたり、各ドライバチップに、以下の如きクロック送出部を設ける。クロック送出部は、クロックラインを介して供給されたクロック信号の周期を１／２に分周した分周クロック信号と、この分周クロック信号を所定の遅延時間だけ遅延させた遅延分周クロック信号との論理レベルが互いに同一である期間中は第１レベル、互いに異なる場合には第２レベルを有する整形クロック信号を次段のドライバチップに送出する。

図１は、表示パネルとして液晶表示パネルを搭載した液晶表示装置の概略構成を示すブロック図である。

図１において、液晶表示パネル１は、複数の走査線Ｓ_１〜Ｓ_ｎ（ｎは２以上の整数）と、走査線Ｓ_１〜Ｓ_ｎの各々に交叉する複数の信号線Ａ_１〜Ａ_ｍ（ｍは２以上の整数）と、走査線及び信号線の各交叉部に形成された画素部とを有する。コントローラ２は、入力映像信号に応じた走査線制御信号を走査線ドライバ３に供給する。更に、コントローラ２は、入力映像信号に基づく各画素毎の例えば８ビットの画素データ信号をデータラインＤＬを介して信号線ドライバ４に供給すると共に、この画素データ信号をラッチさせる為のクロック信号ＣＬＫをクロックラインＣＬを介して信号線ドライバ４に供給する。

走査線ドライバ３は、コントローラ２から供給された走査線制御信号に応じて、液晶表示パネル１に形成されている走査線Ｓ_１〜Ｓ_ｎ各々に順次、走査線選択信号を供給する。

信号線ドライバ４は、コントローラ２から供給されたクロック信号ＣＬＫに応じて、上記画素データ信号を取り込み、かかる画素データ信号に基づいて各画素毎の画素駆動電圧を生成して液晶表示パネル１の信号線Ａ_１〜Ａ_ｍの各々に印加する。

図２は、信号線ドライバ４の内部構成を示すブロック図である。

図２に示すように、信号線ドライバ４は、液晶表示パネル１の信号線Ａ_１〜Ａ_ｍを５分割した第１〜第５信号線群の各々に対する駆動を個別に担う５つの半導体ＩＣドライバチップＩＣ１〜ＩＣ５（以下、単にドライバチップＩＣ１〜ＩＣ５と称する）からなる。

ドライバチップＩＣ１〜ＩＣ５は同一の内部構成を有するものであり、夫々、クロック送出回路４０、ラッチ４１、４２、及び駆動電圧生成回路４３を含んでいる。

ラッチ４１は、データラインＤＬを介して供給された画素データ信号を、クロック送出回路４０から供給されたクロック信号に同期して取り込み、これをラッチ４２及び画素駆動電圧生成回路４３に供給する。ラッチ４２は、ラッチ４１から供給された画素データ信号を、クロック送出回路４０から供給されたクロック信号に同期して取り込み、これをデータラインＤＬを介して次段のドライバチップに供給する。

画素駆動電圧生成回路４３は、ラッチ４１から供給された画素データ信号に基づき、このドライバチップが担当する（ｍ／５）個の信号線各々に対応した画素駆動電圧を生成し、これら信号線の各々に印加する。

クロック送出回路４０は、クロックラインＣＬを介して供給されたクロック信号ＣＬＫをラッチ４１及び４２に供給すると共に、かかるクロック信号ＣＬＫのデューティ比が所定のデューティ比となるように波形整形処理（後述する）を施したものを、クロックラインＣＬを介して次段のドライバチップに送出する。すなわち、図２に示す一例では、ドライバチップＩＣ１のクロック送出回路４０は、コントローラ２から供給されたクロック信号ＣＬＫに対して波形整形処理を施したものを、クロックラインＣＬ_１を介して次段のドライバチップＩＣ２に送出する。ドライバチップＩＣ２のクロック送出回路４０は、かかるクロックラインＣＬ_１を介して供給されたクロック信号ＣＬＫに対して波形整形処理を施したものを、クロックラインＣＬ_２を介して次段のドライバチップＩＣ３に送出する。ドライバチップＩＣ３のクロック送出回路４０は、クロックラインＣＬ_２を介して供給されたクロック信号ＣＬＫに対して波形整形処理を施したものを、クロックラインＣＬ_３を介して次段のドライバチップＩＣ４に送出する。ドライバチップＩＣ４のクロック送出回路４０は、クロックラインＣＬ_３を介して供給されたクロック信号ＣＬＫに対して波形整形処理を施したものを、クロックラインＣＬ_４を介して次段のドライバチップＩＣ５に送出する。

図３は、クロック送出回路４０の内部構成を示すブロック図である。

図３に示すように、クロック送出回路４０は、入力バッファＣ１１、出力バッファＣ１２、インバータＣ１３、Ｃ１４、１／２分周回路Ｃ１７及びクロック生成回路Ｃ１８を備える。

入力バッファＣ１１は、クロックラインＣＬを介して供給されたクロック信号ＣＬＫをインバータＣ１３に供給すると共に、上記ラッチ４１及び４２各々に供給する。インバータＣ１３は、かかるクロック信号ＣＬＫの論理レベルを反転させた反転クロック信号をインバータＣ１４に供給する。インバータＣ１４は、この反転クロック信号の論理レベルを反転させた信号をクロック信号ＣＫとして１／２分周回路Ｃ１７に供給する。

１／２分周回路Ｃ１７は、かかるクロック信号ＣＫの周波数を１／２に分周した図４に示す如き１／２分周クロック信号ＣＫＤをクロック生成回路Ｃ１８に供給する。

図５は、クロック生成回路Ｃ１８の内部構成を示す図である。

図５に示すように、クロック生成回路Ｃ１８は、遅延回路Ｄ１及び排他的ノアゲートＥ１からなる。

遅延回路Ｄ１は、１／２分周回路Ｃ１７から供給された１／２分周クロック信号ＣＫＤを、図４に示すように所定の遅延時間ＤＬＹだけ遅延させたものを遅延分周クロック信号ＣＫＱとして排他的ノアゲートＥ１に供給する。尚、遅延時間ＤＬＹは、例えばクロック信号ＣＬＫにおけるクロック周期Ｔの３０〜７０％の時間である。排他的ノアゲートＥ１は、図４に示すように、上記した１／２分周クロック信号ＣＫＤと、遅延分周クロック信号ＣＫＱとの論理レベルが互いに同一である期間中は論理レベル１、両者の論理レベルが互いに異なる場合には論理レベル０となる信号を整形クロック信号ＣＫＨとして生成する。

かかる構成によりクロック生成回路Ｃ１８は、図４に示す如く、１／２分周クロック信号ＣＫＤの２倍の周波数、つまりクロック信号ＣＫ又はＣＬＫと同一周波数のクロック信号を整形クロック信号ＣＫＨとして生成する。

この際、クロック生成回路Ｃ１８では、図４に示すように、遅延回路Ｄ１の遅延時間ＤＬＹによって、整形クロック信号ＣＫＨにおける互いに隣接するエッジ部（論理レベル１から０、或いは０から１に遷移する部分）同士の間隔を決定している。要するに、整形クロック信号ＣＫＨのデューティ比は、遅延回路Ｄ１の遅延時間ＤＬＹによって強制的に固定化されるのである。

クロック生成回路Ｃ１８は、上記した整形クロック信号ＣＫＨを上記出力バッファＣ１２に供給する。

出力バッファＣ１２は、クロック生成回路Ｃ１８から供給された整形クロック信号ＣＫＨをクロック信号ＣＬＫとし、これをクロックラインＣＬを介して次段のドライバチップＩＣに送出する。

以下に、上記構成による作用について説明する。

ドライバチップＩＣ１〜ＩＣ５各々に搭載されているクロック送出回路４０は、クロックラインＣＬを介して前段のドライバチップＩＣ又はコントローラ２から供給されたクロック信号ＣＬＫを、内部のラッチ４１及び４２に供給する。この際、ドライバチップＩＣ内のクロック配線の容量及びラッチ４１及び４２の動作等に伴い、クロック信号ＣＬＫのデューティ比が変動する虞が生じる。よって、例えばクロック信号ＣＬＫにおいて論理レベル０である期間が増加するというデューティ比の変動がドライバチップＩＣ１〜ＩＣ５各々で生じると、後段のドライバチップほどその変動分の蓄積が大となる。これにより、前段側のドライバチップＩＣ１で用いられるクロック信号ＣＬＫの立ち上がりエッジタイミングと、後段側のドライバチップＩＣ５で用いられるクロック信号ＣＬＫの立ち上がりエッジタイミングとに、大幅なズレが生じてしまう。

そこで、クロック送出回路４０は、１／２分周回路Ｃ１７及びクロック生成回路Ｃ１８により、前段のドライバチップＩＣ又はコントローラ２から供給されたクロック信号ＣＬＫのデューティ比を遅延回路Ｄ１の遅延時間ＤＬＹに基づき固定化したものを、次段のドライバチップＩＣに送出するようにしている。

よって、クロック送出回路４０によれば、ドライバチップＩＣ１〜ＩＣ５各々から送出されるクロック信号ＣＬＫのデューティ比は、全て図６に示す如く遅延回路Ｄ１の遅延時間ＤＬＹに基づく所定のものとなる。従って、図２に示す如くクロック信号ＣＬＫをカスケード接続によってドライバチップＩＣ１〜ＩＣ５各々に供給するようにしても、各ドライバチップ内で生じたクロック信号ＣＬＫのデューティ比の変動分が後段側のドライバチップにおいて蓄積されることはない。すなわち、前段側のドライバチップ及び後段側のドライバチップに夫々供給されるクロック信号ＣＬＫのエッジタイミングを一致させることが可能となる。

更に、クロック送出回路４０においては、図３及び図５に示す如き簡易な構成で、クロック信号ＣＬＫを次段のドライバチップに送出するにあたり、そのデューティ比を各ドライバチップ毎に強制的に固定化している。よって、ＰＬＬ回路又はＤＬＬ回路を用いて逐次そのデューティ比を調整するものに比して、回路規模を小規模化することができるので、消費電力の増加及びコスト増を抑制させることが可能となる。

尚、遅延回路Ｄ１の遅延時間ＤＬＹは、製造上のバラツキ、電源電圧の変動、又は環境温度の変化に伴い変動することがある。

そこで、遅延回路Ｄ１として、図７に示す如き構成を有するものを採用する。

図７に示すように、かかる遅延回路Ｄ１は、夫々がヒステリシスを有するインバータＣ_１〜Ｃ_４が直列に接続されてなるものである。

インバータＣ_１〜Ｃ_４は同一の内部構成を有し、夫々、ヒステリシスインバータ回路Ｃ１００（以下、ＨＳインバータ回路Ｃ１００と称する）、電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２を備える。

ＨＳインバータ回路Ｃ１００は、インバータとしての高電位生成部を為すｐチャネルＭＯＳ（metal-oxide semiconductor）型のＦＥＴ（Field effect transistor）であるトランジスタＭＰ２１及びＭＰ２２と、低電位生成部を為すｎチャネルＭＯＳ型のＦＥＴであるトランジスタＭＮ２１及びＭＮ２２とからなる。トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々のゲート端子は入力ラインＬ１に接続されている。トランジスタＭＰ２１のソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＰ２２のソース端子に接続されている。トランジスタＭＮ２１のソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＮ２２のソース端子に接続されている。トランジスタＭＰ２２及びＭＮ２２各々のドレイン端子には出力ラインＬ２が接続されている。

かかる構成により、ＨＳインバータ回路Ｃ１００は、入力ラインＬ１を介して供給された信号が電源電位ＶＤＤに対応した高電位のレベルである場合には、トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々の内のＭＮ２１及びＭＮ２２がオン状態となり、接地電位ＧＮＤを出力ラインＬ２に印加する。又、入力ラインＬ１を介して供給された信号が接地電位ＧＮＤに対応した低電位のレベルである場合には、これらトランジスタＭＰ２１、ＭＰ２２、ＭＮ２１及びＭＮ２２各々の内のＭＰ２１及びＭＰ２２がオン状態となり、電源電位ＶＤＤを出力ラインＬ２に印加する。すなわち、ＨＳインバータ回路Ｃ１００は、入力ラインＬ１を介して高電位（ＶＤＤ）の信号、つまり論理レベル１に対応した信号が供給された場合には、これを論理レベル０に反転、つまり低電位（ＧＮＤ）に反転させた信号を出力ラインＬ２に送出する。一方、低電位（ＧＮＤ）の信号、つまり論理レベル０に対応した信号が供給された場合には、ＨＳインバータ回路Ｃ１００はこれを論理レベル１に反転、つまり高電位（ＶＤＤ）に反転させた信号を出力ラインＬ２に送出する。

電源電位印加回路Ｃ１０１は、ｎチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＮ１１からなる。トランジスタＭＮ１１のドレイン端子には電源電位ＶＤＤが印加されており、そのゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１のドレイン端子及びトランジスタＭＮ２２のソース端子同士を接続する接続点ＣＬ１に接続されている。

かかる構成により、電源電位印加回路Ｃ１０１では、上記したＨＳインバータ回路Ｃ１００が高電位（ＶＤＤ）の信号を出力ラインＬ２に送出した場合にだけ、トランジスタＭＮ１１がオン状態となる。これにより、電源電位印加回路Ｃ１０１は、電源電位ＶＤＤを、ＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１及びＭＮ２２同士を接続する接続点ＣＬ１に印加する。

接地電位印加回路Ｃ１０２は、ｐチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＰ１１からなる。トランジスタＭＰ１１のドレイン端子に接地電位ＧＮＤが印加されており、そのゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１のドレイン端子及びトランジスタＭＰ２２のソース端子同士を接続する接続点ＣＬ２に接続されている。

かかる構成により、接地電位印加回路Ｃ１０２では、上記したＨＳインバータ回路Ｃ１００が低電位（ＧＮＤ）の信号を出力ラインＬ２に送出した場合にだけ、トランジスタＭＰ１１がオン状態となる。これにより、接地電位印加回路Ｃ１０２は、接地電位ＧＮＤをＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１及びＭＰ２２同士を接続する接続点ＣＬ２に印加する。

以下に、上記した如きＨＳインバータ回路Ｃ１００、電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２からなるインバータＣの単体の動作について説明する。

インバータＣでは、図８に示す如く、入力信号のレベルの立ち上がり部では、そのレベルが第１閾値Ｔ１に到達した時点ｔ１で出力信号のレベル低下が開始される一方、入力信号のレベルの立ち下がり部では、そのレベルが第２閾値Ｔ２に到達した時点ｔ２で出力信号のレベル上昇が開始される。

すなわち、先ず、入力信号の立ち上がり部の直前においては、ＨＳインバータ回路Ｃ１００が高電位（ＶＤＤ）の信号を出力ラインＬ２に送出しているので、電源電位印加回路Ｃ１０１のトランジスタＭＮ１１がオン状態となっている。よって、この間、ＭＮ１１を介して電源電位ＶＤＤがＨＳインバータ回路Ｃ１００のトランジスタＭＮ２１及びＭＮ２２同士を接続する接続点ＣＬ１に印加される。従って、その後、入力信号の立ち上がり部において、トランジスタＭＮ２１のゲート端子に印加される電圧がこのＭＮ２１自体の閾値を超えるとＭＮ２１がオン状態となる。これにより、ＭＮ１１及びＭＮ２１各々のオン抵抗による分圧回路が形成され、この分圧回路によって電源電位ＶＤＤに基づき生成された高電位がトランジスタＭＮ２２のソース端子に印加される。すると、バックゲートバイアス効果により、トランジスタＭＮ２２の見かけ上の閾値が高くなり、インバータの閾値が高くなる。よって、ＨＳインバータ回路Ｃ１００においては、入力信号の立ち上がり部においてその信号レベルが上記第１閾値Ｔ１を超えた時に論理レベル１に対応した高電位が印加されたと判定し、出力信号のレベルを反転させるべく低下させるのである。

一方、入力信号の立ち下がり部の直前においては、ＨＳインバータ回路Ｃ１００が低電位（ＧＮＤ）の信号を出力ラインＬ２に送出しているので、接地電位印加回路Ｃ１０２のトランジスタＭＰ１１がオン状態となっている。よって、この間、ＭＰ１１を介して接地電位ＧＮＤがＨＳインバータ回路Ｃ１００のトランジスタＭＰ２１及びＭＰ２２同士を接続する接続点ＣＬ２に印加される。従って、その後、入力信号の立ち下がり部において、トランジスタＭＰ２１のゲート端子に印加される電圧がこのＭＰ２１自体の閾値を下回るとＭＰ２１がオン状態となる。これにより、ＭＰ１１及びＭＰ２１各々のオン抵抗による分圧回路が形成され、この分圧回路によって接地電位ＧＮＤに基づき生成された低電位がトランジスタＭＰ２２のソース端子に印加される。すると、バックゲートバイアス効果により、トランジスタＭＰ２２の見かけ上の閾値が低くなり、インバータの閾値が低くなる。よって、ＨＳインバータ回路Ｃ１００においては、入力信号の立ち下がり部においてその信号レベルが上記第２閾値Ｔ２を下回った時に論理レベル０に対応した低電位が印加されたと判定し、出力信号のレベルを反転させるべく上昇させるのである。

つまり、インバータＣは、図８に示すように、入力信号のレベルが接地電位ＧＮＤの状態（論理レベル０に対応した状態）から上昇する立ち上がり部では、そのレベルが第１閾値Ｔ１に到達した時点ｔ１から、電源電位ＶＤＤの状態（論理レベル１に対応した状態）に維持されていた出力信号のレベルを低下させ、接地電位ＧＮＤの状態にまで到らせる。一方、図８に示す如く、入力信号のレベルが電源電位ＶＤＤの状態から下降する立ち下がり部では、そのレベルが第２閾値Ｔ２（ただし、Ｔ１＞Ｔ２）に到達した時点ｔ２から、出力信号のレベルを上昇させ、電源電位ＶＤＤの状態にまで到らせるのである。

よって、インバータＣは、入力信号の立ち上がり部では、図８に示す如く遅延時間ｄｌｙ１だけ遅延させてから、そのレベルを反転させるべく出力信号のレベルを低下させる。一方、入力信号の立ち下がり部では、図８に示す如く遅延時間ｄｌｙ２だけ遅延させてから、そのレベルを反転させるべく出力信号のレベルを上昇させるのである。

この際、図８に示す如き第１閾値Ｔ１と、第２閾値Ｔ２との差がヒステリシスの幅Δｈとなり、このヒステリシス幅Δｈが広いほど遅延時間ｄｌｙ１、ｄｌｙ２が長くなる。尚、かかるヒステリシス幅Δｈは、電源電位印加回路Ｃ１０１のトランジスタＭＮ１１、接地電位印加回路Ｃ１０２のトランジスタＭＰ１１各々のドレイン電流が大なるほど広くなる。よって、トランジスタＭＮ１１及びＭＰ１１各々のドレイン電流値によって、インバータＣの遅延時間ｄｌｙ１、ｄｌｙ２を任意の遅延時間に設定することができる。

図７に示す遅延回路は、上述した如き夫々が遅延時間ｄｌｙ１、ｄｌｙ２を有する４つのインバータＣ_１〜Ｃ_４を直列に接続することにより、図９に示すように、入力信号ＩＮを遅延時間（２・ｄｌｙ１＋２・ｄｌｙ２）だけ遅延させて出力（ＯＵＴ）するようにしたものである。要するに、かかる遅延時間（２・ｄｌｙ１＋２・ｄｌｙ２）が、図４に示す遅延時間ＤＬＹと等しくなるように、トランジスタＭＮ１１及びＭＰ１１各々のドレイン電流値を設定するようにすれば良いのである。

尚、インバータＣを直列に接続する段数は４段に限らず、２段位以上、或いは１段だけでも良い。要するに、インバータＣの段数に比例して遅延時間が変化するので、図４に示す遅延時間ＤＬＹが得られる段数分だけインバータＣを直列に接続すれば良いのである。

ここで、ＭＯＳ構造の半導体集積装置においては、環境温度によって動作速度が変化することが知られている。

例えば、環境温度が低い場合には図１０の（Ａ）、環境温度が高い場合には図１０の（Ｃ）の如き波形を有する入力信号がインバータＣに供給される。つまり、図１０の（Ａ）及び（Ｃ）に示すように、環境温度が高い場合には低い場合に比して、入力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになる。

ここで、環境温度が低い場合には、トランジスタＭＮ１１のオン抵抗が低くなる為、トランジスタＭＮ２２のソース端子の電位が高くなる。一方、環境温度が高い場合には、トランジスタＭＮ１１のオン抵抗が高くなる為、トランジスタＭＮ２２のソース端子の電位が低くなる。よって、入力信号の立ち上がり部に対するインバータＣの第１閾値Ｔ１は、図１０の（Ａ）に示す如き環境温度が低い場合に比べて、図１０の（Ｃ）に示す如き環境温度が高い場合の方が低くなる。

同様に、環境温度が低い場合には、トランジスタＭＰ１１のオン抵抗が低くなる為、トランジスタＭＰ２２のソース端子の電位が低くなる。一方、環境温度が高い場合には、トランジスタＭＰ１１のオン抵抗が高くなる為、トランジスタＭＰ２２のソース端子の電位が高くなる。よって、入力信号の立ち下がり部に対するインバータＣの第２閾値Ｔ２は、図１０の（Ａ）に示す如き環境温度が低い場合に比べて、図１０の（Ｃ）に示す如き環境温度が高い場合の方が高くなる。すなわち、図１０に示すように、環境温度が高い場合のヒステリシス幅Δｈ_２は、環境温度が低い場合のヒステリシス幅Δｈ_１よりも小さくなる。

環境温度が高い場合には、低い場合に比べて入力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになって遅延時間が増大することになるが、環境温度が高くなるほどヒステリシス幅Δｈが小さくなるので、遅延時間の増大分が抑制される。これにより、低温時において図１０の（Ａ）に示す入力信号に基づいて得られた図１０の（Ｂ）に示す如き出力信号の遅延時間ｄｌｙ２と、高温時において図１０の（Ｃ）に示す入力信号に基づいて得られた図１０の（Ｄ）に示す如き出力信号の遅延時間ｄｌｙ２との差を抑制することが可能となる。

このように、インバータＣでは、トランジスタＭＮ１１及びＭＰ１１のオン抵抗が環境温度によって変化することを利用して、環境温度の変化に拘わらず遅延時間の変動を抑制するように自己調整しているのである。

更に、図７に示す如きインバータＣの構成によれば、製造上のバラツキ、或いは電源電位ＶＤＤの変動に伴ってトランジスタのドレイン電流にバラツキが生じても、その遅延時間の変動分を抑制することができる。つまり、トランジスタのドレイン電流が所定よりも小さい場合には、図１０に示す如き環境温度が高い場合と同様に、出力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになり、遅延時間が増加する。しかしながら、前述した如く、トランジスタのドレイン電流が大なるほどヒステリシス幅△ｈは狭くなるので、その遅延時間の増大を抑制させる方向に作用する。従って、インバータＣにおいては、トランジスタのドレイン電流の変動に拘わらず、その遅延時間を制御することが可能となる。

以上の如く、遅延回路Ｄ１として、図７に示す如きインバータＣを直列に接続した構成を採用することにより、製造上のバラツキ、電源電圧の変動、又は環境温度の変化に拘わらず、遅延時間ＤＬＹの変動を抑制させることが可能となる。

よって、クロック送出回路４０の遅延回路Ｄ１として図７に示す如き構成を採用することにより、製造上のバラツキ、電源電圧の変動、及び環境温度の変化に拘わらず、ヂューティー比の安定したクロック信号を次段のドライバチップに送出することが可能となる。

尚、図７に示すインバータＣにおいて、ＨＳインバータ回路Ｃ１００に代わり図１１に示す如きＨＳインバータ回路Ｃ２００を採用しても良い。

図１１に示すＨＳインバータ回路Ｃ２００では、抵抗ＲＰ１を介してトランジスタＭＰ２１のソース端子に電源電位ＶＤＤを印加すると共に、抵抗ＲＮ１を介してトランジスタＭＮ２１のソース端子に接地電位ＧＮＤを印加するようにした点を除く他の構成は、ＨＳインバータ回路Ｃ１００と同一である。尚、インバータＣ内に設けられている電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２については、図７に示すものと同一である。

ＨＳインバータ回路Ｃ２００においては、抵抗ＲＰ１及びＲＮ１の抵抗値によって、任意の遅延時間ｄｌｙ１、ｄｌｙ２を設定することが可能である。つまり、抵抗ＲＰ１及びＲＮ１の抵抗値を高くするほど、出力信号における時間経過に伴うレベル推移が緩やかになるので、遅延時間ｄｌｙ１、ｄｌｙ２が長くなる。一方、抵抗ＲＰ１及びＲＮ１の抵抗値を低くするほど、出力信号における時間経過に伴うレベル推移が急峻になるので、遅延時間ｄｌｙ１、ｄｌｙ２が短くなるのである。このように、抵抗ＲＰ１及びＲＮ１によって遅延時間ｄｌｙ１、ｄｌｙ２の設定を行う場合は、トランジスタのドレイン電流によって遅延時間ｄｌｙ１、ｄｌｙ２の設定を行う場合に比して、製造バラツキの影響が少ないので、高精度に所望の遅延時間ｄｌｙ１、ｄｌｙ２に設定することが可能となる。

図１１に示すインバータＣの電源電位印加回路Ｃ１０１及び接地電位印加回路Ｃ１０２に代わり、図１２に示す如き電源電位印加回路Ｃ２０１及び接地電位印加回路Ｃ２０２を採用しても良い。

図１２に示す電源電位印加回路Ｃ２０１は、夫々がｐチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＰ４１及びＭＰ４２と、ｎチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＮ１１及びＭＮ１２と、からなる。トランジスタＭＰ４２のソース端子には電源電位ＶＤＤが印加されており、そのゲート端子及びドレイン端子は共にトランジスタＭＮ１２のゲート端子に接続されている。トランジスタＭＮ１２のソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＰ４１のゲート端子に接続されている。トランジスタＭＰ４１のソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＮ１１のドレイン端子に接続されている。すなわち、上記構成により、トランジスタＭＰ４１、ＭＰ４２及びＭＮ１２は常時オン状態となる。これにより、トランジスタＭＰ４１を介して、常時、電源電位ＶＤＤがトランジスタＭＮ１１のドレイン端子に印加されることになる。トランジスタＭＮ１１のゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ２００のトランジスタＭＮ２１のドレイン端子及びトランジスタＭＮ２２のソース端子同士を接続する接続点ＣＬ１に接続されている。

このように、電源電位印加回路Ｃ２０１では、トランジスタＭＰ４１を介して電源電位ＶＤＤをトランジスタＭＮ１１のドレイン端子に印加するようにしている。この際、トランジスタＭＰ４１を常時オン状態に設定すべく、そのゲート端子に、トランジスタＭＮ１２及びＭＰ４２を介して接地電位ＧＮＤを印加するようにしている。

よって、電源電位印加回路Ｃ２０１においては、電源電位印加回路Ｃ１０１と同様に、出力ラインＬ２が高電位（ＶＤＤ）の状態になった場合にだけ、トランジスタＭＮ１１がオン状態となり、電源電位ＶＤＤがトランジスタＭＰ４１及びＭＮ１１を介して、ＨＳインバータ回路Ｃ２００の接続点ＣＬ１に印加される。

接地電位印加回路Ｃ２０２は、夫々がｐチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＰ１１及びＭＰ１２と、ｎチャネルＭＯＳ型のＦＥＴとしてのトランジスタＭＮ４１及びＭＮ４２と、からなる。トランジスタＭＮ４２のソース端子には接地電位ＧＮＤが印加されており、そのゲート端子及びドレイン端子は共にトランジスタＭＰ１２のゲート端子に接続されている。トランジスタＭＰ１２のソース端子には電源電位ＶＤＤが印加されており、そのドレイン端子はトランジスタＭＮ４１のゲート端子に接続されている。トランジスタＭＮ４１のソース端子には接地電位ＧＮＤが印加されており、そのドレイン端子はトランジスタＭＰ１１のドレイン端子に接続されている。すなわち、上記構成により、トランジスタＭＮ４１、ＭＮ４２及びＭＰ１２は常時オン状態となる。これにより、トランジスタＭＮ４１を介して、常時、接地電位ＧＮＤがトランジスタＭＰ１１のドレイン端子に印加されることになる。トランジスタＭＰ１１のゲート端子は出力ラインＬ２に接続されており、そのソース端子は、ＨＳインバータ回路Ｃ２００のトランジスタＭＰ２１のドレイン端子及びトランジスタＭＰ２２のソース端子同士を接続する接続点ＣＬ２に接続されている。

このように、接地電位印加回路Ｃ２０２では、トランジスタＭＮ４１を介して接地電位ＧＮＤをトランジスタＭＰ１１のドレイン端子に印加するようにしている。この際、トランジスタＭＮ４１を常時オン状態に設定すべく、そのゲート端子に、トランジスタＭＰ１２及びＭＮ４２を介して電源電位ＶＤＤを印加するようにしている。

よって、接地電位印加回路Ｃ２０２においては、接地電位印加回路Ｃ１０２と同様に、出力ラインＬ２が低電位（ＧＮＤ）の状態になった場合にだけ、トランジスタＭＰ１１がオン状態となり、接地電位ＧＮＤが、トランジスタＭＮ４１及びＭＰ１１を介してＨＳインバータ回路Ｃ２００の接続点ＣＬ２に印加される。

要するに、図１２に示されるインバータＣを採用した場合においても、図７及び図１１に示されるもインバータＣを採用した場合と同様に、図８及び図９に示す如き遅延特性を有する遅延回路を構築することができる。

この際、図１２に示されるインバータにおいては、トランジスタＭＰ４１、ＭＮ１１、ＭＮ４１及びＭＰ１１のオン抵抗が環境温度によって変化することを利用して、図１０に示す如く環境温度の変化に拘わらず遅延時間が一定となるように自己調整している。よって、図１２に示されるインバータによれば、図７及び図１１に示されるインバータＣを採用した場合と同様に、製造上のバラツキ、或いは電源電位ＶＤＤ変動に伴ってトランジスタのドレイン電流にバラツキが生じても、その遅延時間の変動分を抑制することができる。つまり、トランジスタのドレイン電流が所定よりも小さい場合には図１０に示す如き環境温度が高い場合と同様に、出力信号の立ち上がり部及び立ち下がり部のレベル推移が緩やかになり、遅延時間が増加する。ところが、トランジスタのドレイン電流が小さいほどヒステリシス幅△ｈは狭くなるので、その遅延時間の増大を抑制させる方向に作用する。従って、インバータＣにおいては、トランジスタのドレイン電流の変動に拘わらず、その遅延時間を制御することが可能となる。

更に、図１２に示されるインバータＣでは、電源電位印加回路Ｃ２０１において電源電位ＶＤＤの供給元となるトランジスタＭＰ４１をオン状態に固定すべく、そのゲート端子に接地電位ＧＮＤを直に印加するのではなく、トランジスタＭＰ４２及びＭＮ１２を介して接地電位ＧＮＤをＭＰ４１のゲート端子に印加している。又、接地電位印加回路Ｃ２０２において接地電位ＧＮＤの供給元となるトランジスタＭＮ４１をオン状態に固定すべく、そのゲート端子に電源電位ＶＤＤを直に印加するのではなく、トランジスタＭＮ４２及びＭＰ１２を介して電源電位ＶＤＤをＭＮ４１のゲート端子に印加している。

よって、静電気放電が発生した場合にも、トランジスタＭＰ４１及びＭＮ４１各々のゲート端子からの静電破壊を回避することが可能となる。

又、上記電源電位印加回路Ｃ２０１及び接地電位印加回路Ｃ２０２においては、常時、直流電流が流れて電流を大きく消費する素子が存在しないので、低消費電力化を図ることが可能となる。

４信号線ドライバ
４０クロック送出回路
Ｃ１７１／２分周回路
Ｃ１８クロック生成回路
Ｄ１遅延回路
Ｅ１排他的ノアゲート

Claims

複数の走査線と複数の信号線との各交叉部に画素部を有する表示パネルの前記信号線各々に入力映像信号に基づく画素駆動電圧を印加する信号線ドライバを備えた表示パネル駆動装置であって、
前記信号線ドライバは、前記信号線の各々を複数の信号線群に群分けした信号線群の各々に対応しており且つ夫々がクロックラインによってカスケード接続されている複数のドライバチップからなり、
前記ドライバチップの各々は、前記クロックラインを介して供給されたクロック信号に応じたタイミングで前記画素駆動電圧を前記信号線群に属する信号線各々に印加する画素駆動電圧生成部と、前記クロックラインを介して供給されたクロック信号を前記クロックラインを介して次段のドライバチップに送出するクロック送出部と、を含み、
前記クロック送出部は、
供給された前記クロック信号の周期を１／２に分周した分周クロック信号を生成する１／２分周回路と、
前記分周クロック信号を所定の遅延時間だけ遅延させた遅延分周クロック信号を生成する遅延回路と、
前記遅延分周クロック信号と前記分周クロック信号との論理レベルが互いに同一である期間中は第１レベル、互いに異なる場合には第２レベルを有する整形クロック信号を生成し前記クロックラインを介して次段の前記ドライバチップに送出する排他的ノアゲートと、を有することを特徴とする表示パネル駆動装置。
前記遅延回路は、夫々が縦列に接続された複数のインバータからなることを特徴とする請求項１記載の表示パネル駆動装置。
前記インバータの各々は、
一方のドレインと他方のソースとが第１接続点において互いに接続されており且つ夫々のゲート同士が入力点において接続されており前記一方のソースには第１電位が印加されており前記他方のドレインには出力点が接続されている互いに第１導電型のチャネルを有する一対の第１ＦＥＴと、
一方のドレインと他方のソースとが第２接続点において互いに接続されており且つ夫々のゲート同士が前記入力点において互いに接続されており前記一方のソースには第２電位が印加されており前記他方のドレインには前記出力点が接続されている互いに第２導電型のチャネルを有する一対の第２ＦＥＴと、
前記出力点が前記第２電位の状態となる場合に前記第２電位を前記第１接続点に印加する第１付加ＦＥＴと、
前記出力点が前記第１電位の状態となる場合に前記第１電位を前記第２接続点に印加する第２付加ＦＥＴと、を有することを特徴とする請求項１又は２記載の表示パネル駆動装置。
前記第１ＦＥＴにおける前記一方のソースには第１の抵抗を介して前記第１電位が印加されており、
前記第２ＦＥＴにおける前記一方のソースには第２の抵抗を介して前記第２電位が印加されていることを特徴とする請求項３記載の表示パネル駆動装置。
前記第１付加ＦＥＴに前記第２電位を供給する第３付加ＦＥＴと、
ソースに前記第１電位が印加されておりドレインが前記第３付加ＦＥＴのゲートに接続されている第４付加ＦＥＴと、
ソースに前記第２電位が印加されておりゲート及びドレインが共に前記第４付加ＦＥＴのゲートに接続されている第５付加ＦＥＴと、
前記第２付加ＦＥＴに前記第１電位を供給する第６付加ＦＥＴと、
ソースに前記第２電位が印加されておりドレインが前記第６付加ＦＥＴのゲートに接続されている第７付加ＦＥＴと、
ソースに前記第１電位が印加されておりゲート及びドレインが共に前記第７付加ＦＥＴのゲートに接続されている第８付加ＦＥＴと、を更に有することを特徴とする請求項４記載の表示パネル駆動装置。
前記所定の遅延時間は、前記クロック信号におけるクロック周期の３０〜７０％の時間であることを特徴とする請求項１〜５のいずれか１に記載の表示パネル駆動装置。