KR20040024794A - 반도체 메모리 시스템에서 승압전압 발생장치 - Google Patents

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Abstract

반도체 메모리 장치에서 본 발명에 따른 승압전압 발생장치는 제1논리레벨의 프리챠지 활성화신호에 응답하여 활성화되어 노드 A, 노드 C 및 노드 E를 제1전압레벨(Vcc)로 프리챠지하고, 제2논리레벨의 프리챠지 활성화신호에 응답하여 비활성화되는 제1프리챠징부, 제2논리레벨의 프리챠지 활성화신호에 응답하여 제1전압레벨로 챠징되는 제1커패시터, 노드 A와 연결되는 드레인 및 노드 B와 연결되는 소오스를 구비하는 제1엔모스 트랜지스터, 프리챠지 활성화신호가 제2논리레벨이 되면 제1엔모스 트랜지스터가 온되도록 제어하는 스위칭 제어부, 제1논리레벨의 프리챠지 활성화신호에 응답하여 온되고 제2논리레벨의 프리챠지 활성화신호에 응답하여 오프되는 제2엔모스 트랜지스터, 제2엔모스 트랜지스터가 오프되면 노드 B의 전압레벨로 챠징되는 제2커패시터, 노드 C와 연결되는 드레인 및 노드 E와 연결되는 게이트를 구비하고, 노드 E의 전압에 응답하여 온되면 노드 C의 전압을 소오스 단자로 출력하는 제3엔모스 트랜지스터 및 프리챠지 활성화신호가 제2논리레벨로 되어 노드 C가 승압전압으로 승압되면 제3엔모스 트랜지스터를 온시키도록 게이트전압을 생성하는 제1레벨 쉬프터를 구비하고, 엔모스 트랜지스터를 이용하여 승압전압(Vpp) 레벨을 3Vcc까지 올림으로써, 피모스 트랜지스터를 이용함으로써 발생되었던 순방향 바이어스 유도, 래치업 또는 속도 저하와 같은 문제가 발생되지 않는다.

Description

반도체 메모리 시스템에서 승압전압 발생장치{Apparatus for boosting voltage in semiconductor memory system}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 반도체 메모리 셀에 데이터를 기록 또는 독출하는 데 필요한 승압전압을 생성하는 승압전압 발생장치에 관한 것이다.
반도체 메모리 장치중 하나인 DRAM은 각종 동작에 필요한 전원의 공급을 위해 내부 전원 공급원을 사용한다. 그 중, 메모리 셀의 데이터를 읽고 쓰는 것을 제어하는 트랜지스터의 게이트 전압으로 사용되거나 또는 특수 목적 예컨대, 레벨 쉬프터에 사용되는 전압을 승압전압(Vpp)이라 한다. 승압전압의 레벨은 보통 셀 어레이 내부의 공급전원(Internal Vcc:IVC 또는 Vcc)보다 훨씬 높은 전압이다. 따라서, 승압전압을 생성하기 위해서 커패시터를 이용한 챠지 펌핑(charge pumping) 방식을 사용한다. 종래의 캐스케이드 펌핑방식은 Vpp 레벨을 3*IVC까지 높이기 위해 직렬로 연결된 커패시터사이에 큰 사이즈를 갖는 PMOS를 사용하였다.
도 1은 종래의 캐스케이드 타입의 승압전압 발생기를 나타내는 도면이다.
도 1을 참조하여, 프리챠지 액티브신호(PACTIVE)는 도 1에 도시된 승압전압 발생기의 액티브 동작 또는 프리챠지 동작을 제어하는 신호이다. 여기서, 액티브 동작은 메모리 셀로/로부터 데이터를 기록/독출할 수 있도록 엔모스 트랜지스터 M3로 승압전압(Vpp)을 출력하는 것이며, 프리챠지 동작은 프리챠징부에 의해 노드 A, 노드 C 및 노드 D를 Vcc로 프리챠지하는 것이다. 도 1에 도시된 승압전압 발생기는 프리챠지 활성화신호(PACTIVE)가 고논리레벨이면 액티브 동작을 하고, 프리챠지 활성화신호(PACTIVE)사 저논리레벨이면 프리챠지 동작을 한다.
프리챠지 동작 구간 에서, 프리챠징부(10)는 인버터(30)에 의해 반전된 프리챠지 활성화신호(P1)에 의해 노드 A, 노드 C 및 노드 D를 Vcc로 프리챠지되고, 노드 B는 접지 전압(Vss)으로 프리챠지된다.
그리고, 액티브 동작 구간에서 노드 A는 커패시터 Ca에 의해 Vcc에서 2*Vcc로 펌핑되고, 스위칭 역할을 하는 피모스 트랜지스터 M1은 제어신호 P2에 의해 턴온되며, 제어신호 P3에 의해 레벨 쉬프터(20)가 활성화되어 승압전압(Vpp)을 생성한다. 그리고, 고논리레벨의 프리챠지 활성화신호에 의해 반전된 프리챠지 활성화신호 P1은 저논리레벨로 되며, 저논리레벨의 신호 P1에 의해 엔모스 트랜지스터 M2가 턴오프된다. 한편, 제어신호 P2에 의해 M1이 턴온되면 노드 B는 Vss에서 2*Vcc로 노드 C는 커패시터 Cb에 의해 3*Vcc로 승압된다. 그리고, 제어신호 P3에 의해 활성화된 레벨 쉬프터에 의해 노드 D는 Vpp+Vcc로 승압되어 엔모스 트랜지스터 M3를 턴온시켜 결과적으로, 엔모스 트랜지스터 M3의 소오스로 필요로하는 승압전압 Vpp가 발생된다.
이상에서와 같은, 종래의 승압전압 발생회로는 스위치 역할을 하는 피모스 트랜지스터 M1의 소오스쪽 단자가 펌핑 노드 A와 연결되어 있기 때문에 순간적으로 노드 A의 레벨이 높아지면 M1의 바디가 그 레벨을 따라가지 못하는 경우가 발생한다. 그 이유는 M1의 소오스와 바디가 쇼트되어 있기는 하지만 실제로 저항과 기생 커패시터가 존재하기 때문에 바디의 전압이 소오스쪽보다 낮은 전압이 될 수 잇다. 이것은 PN 다이오드 연결에서 순방향 패스가 생성된 것과 같고 바디쪽에 계속적으로 정공이 쌓이면 래치업이 발생할 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 동작속도가 느리고 래치업이 발생할 수 있는 PMOS 대신 NMOS를 이용한 캐스케이드 타입의 승압전압 발생 장치를 제공하는 데 있다.
도 1은 종래의 캐스케이드 타입의 승압전압 발생기를 나타내는 도면이다.
도 2는 본 발명에 따른 승압전압 발생장치의 일실시예를 개략적으로 나타내는 회로도이다.
도 3(a) 내지 (d)는 도 2에 도시된 제어신호들의 동작 파형도를 각각 나타낸다.
상기 과제를 이루기 위해, 반도체 메모리 장치에서 데이터 독출 및 기입 동작에 필요한 승압전압을 발생하는 본 발명에 따른 승압전압 발생장치는 제1논리레벨의 프리챠지 활성화신호에 응답하여 활성화되어 노드 A, 노드 C 및 노드 E를 제1전압레벨(Vcc)로 프리챠지하고, 제1논리레벨과 상보적인 제2논리레벨의 프리챠지 활성화신호에 응답하여 비활성화되는 제1프리챠징부, 일측이 프리챠지 활성화신호와 연결되고, 타측이 노드 A와 연결되며, 제2논리레벨의 프리챠지 활성화신호에 응답하여 제1전압레벨로 챠징되는 제1커패시터, 노드 A와 연결되는 드레인 및 노드 B와 연결되는 소오스를 구비하는 제1엔모스 트랜지스터, 프리챠지 활성화신호가 제2논리레벨이 되면 제1엔모스 트랜지스터가 온되도록 제1엔모스 트랜지스터의 게이트 전압을 제어하는 스위칭 제어부, 노드 B와 연결된 드레인, 반전된 프리챠지 활성화신호와 연결된 게이트 및 접지전원과 연결된 소오스를 구비하여, 제1논리레벨의 프리챠지 활성화신호에 응답하여 온되고 제2논리레벨의 프리챠지 활성화신호에 응답하여 오프되는 제2엔모스 트랜지스터, 일측이 노드 B와 연결되고 타측이 노드 C와 연결되어 제2엔모스 트랜지스터가 오프되면 노드 B의 전압레벨로 챠징되는 제2커패시터, 노드 C와 연결되는 드레인 및 노드 E와 연결되는 게이트를 구비하고, 노드 E의 전압에 응답하여 온되면 노드 C의 전압을 소오스 단자로 출력하는 제3엔모스 트랜지스터 및 프리챠지 활성화신호가 제2논리레벨로 되어 노드 C가 승압전압으로 승압되면 제3엔모스 트랜지스터를 온시키도록 게이트전압을 생성하는 제1레벨 쉬프터를 구비하는 것이 바람직하다.
이하, 본 발명에 따른 승압전압 발생장치를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 따른 승압전압 발생장치의 일실시예를 개략적으로 나타내는 회로도이다. 본 발명에 따른 승압전압 발생장치는 타이밍 컨트롤러(100), 스위칭 제어부(110), 제1 내지 제3엔모스 트랜지스터들(M1~M3), 제1 및 제2커패시터(Ca,Cb), 제1프리챠징부(120) 및 제1레벨 쉬프터(130)을 포함하여 구성된다.
도 3(a) 내지 (d)는 도 2에 도시된 제어신호들의 동작 파형도를 각각 나타낸다.
도 2 및 도 3을 참조하여, 타이밍 컨트롤러(100)는 외부로부터 입력되는 프리챠지 활성화신호(PACTIVE)를 이용하여 승압전압을 생성하기 위한 제어신호들(P1,P2,P3,P4)을 생성한다. 여기서, 프리챠지 액티브신호(PACTIVE)는 도 2에 도시된 승압전압 발생장치의 액티브 동작 또는 프리챠지 동작을 제어하는 신호로서, 액티브 동작은 메모리 셀로/로부터 데이터를 기록/독출할 수 있도록 제3엔모스 트랜지스터(M3)의 소오스로 승압전압(Vpp)을 발생하는 것이며, 프리챠지 동작은 프리챠징부에 의해 노드 A, 노드 C 및 노드 D를 내부 공급전원 Vcc로 프리챠지하는 것이다. 설명의 편의를 위해 도 2에 도시된 승압전압 발생장치는 프리챠지 활성화신호(PACTIVE)가 고논리레벨이면 액티브 동작을 하고, 프리챠지 활성화신호(PACTIVE)사 저논리레벨이면 프리챠지 동작을 하는 것으로 한다.
계속해서, 제1제어신호(P1)는 프리챠지 활성화신호(PACATIVE)가 제1인버터(170)에 의해 반전된 신호로서 노드 A, 노드 C 및 노드 E를 Vcc 전압으로의 프리챠지를 제어하기 위한 제어신호이다. 제2제어신호(P2)는 제1엔모스 트랜지스터(M1)의 게이트 전압을 접지전압(Vss)으로의 디스챠징을 제어하기 위한 제어신호이다. 제2제어신호(P2)는 도 3(b)에 도시된 바와 같이, 프리챠지활성화신호(PACTIVE)가 고논리 레벨로 천이하는 것과 동기되어 저논리레벨로 천이하고, 프리챠지 활성화신호(PACTIVE)가 저논리레벨로 천이하면 소정의 지연 시간을 갖고 고논리레벨로 천이한다. 제3제어신호(P3)는 제1엔모스 트랜지스터(M1)의 온/오프를 제어하기 위해 게이트 전압을 노드 A의 전압보다 높은 전압 Vpp+Vcc으로 부스팅되도록 제어하는 제어신호이다. 제3제어신호(P3)는 도 3(c)에 도시된 바와 같이, 프리챠지 활성화신호(PACTIVE)가 고논리 레벨로 천이하면 소정의 지연 신간을 갖고 고논리레벨로 천이하고, 프리챠지 활성화신호(PACTIVE)가 저논리레벨로 천이하는 것과 동기되어 저논리레벨로 천이한다. 제4제어신호(P4)는 프리챠지 활성화신호(PACTIVE) 신호가 고논리레벨인 액티브 상태에서 노드 C가 3Vcc로 승압되면 제3엔모스 트랜지스터(M3)의 게이트 전압을 노드 C보다 높은 전압 Vpp+Vcc로 부스팅되도록 제1레벨 쉬프터(130)를 제어하는 제어신호이다.
제1프리챠징부(120)는 제1제어신호(P1)가 고논리레벨이면 노드 A, 노드 C 및 노드 E를 Vcc로 프리챠지하도록 활성화된다. 제1제어신호(P1)가 저논리레벨이면 비활성화된다.
제2인버터(180)는 제1제어신호(P1)를 논리반전하고, 제1커패시터(Ca)는 제1제어신호(P1)가 저논리레벨로 떨어지면 인버터(180)에 의해 Vcc의 고논리레벨로 챠징된다. 이처럼, Vcc로 챠징된 제1커패시터(Ca)에 의해 제1제어신호(P1)이 저논리레벨일 때 노드 A의 전압은 2Vcc로 승압된다.
스위칭 제어부(110)는 제2 및 제3제어신호(P2,P3)에 응답하여, 노드 A가 제1모스 트랜지스터(M1)의 온/오프 스위칭을 제어한다. 구체적으로,제1제어신호(P1)가 고논리레벨인 동안 즉, 노드 A가 Vcc로 챠징되는 동안에는 제1모스 트랜지스터(M1)가 오프되도록 제어한다. 그리고, 제1제어신호(P1)가 저논리레벨로 되어 노드 A가 2Vcc로 승압되면 노드 B의 전위가 노드 A의 전압인 2Vcc로 승압될 수 있도록 제1엔모스 트랜지스터(M1)가 온되도록 제어한다. 이 때, 저논리레벨의 제1제어신호(P1)에 의해 제2엔모스 트랜지스터(M2)는 오프되며, 따라서, 노드 B는 2Vcc로 승압될 수 있다. 스위칭 제어부(110)에 대한 구체적인 설명은 후술될 것이다.
계속해서, 제2커패시터(Cb)는 저논리레벨의 제1제어신호(P1)에 응답하여 2Vcc로 승압된 노드 B에 의해 2Vcc로 챠징된다. 따라서, 제1제어신호(P1)가 고논리레벨인 동안 Vcc로 프리챠지되었던 노드 C는 2Vcc로 챠지된 제2커패시터(Cb)에 의해 3Vcc로 승압된다.
이처럼, 노드 C가 3Vcc로 승압되면 제4제어신호(P4)는 제3엔모스 트랜지스터(M3)가 온되도록 제1레벨 쉬프터(130)를 제어한다. 이 때, 제3엔모스 트랜지스터(M3)가 온되기 위해서는 드레인 전압 3Vcc보다 높은 게이트 전압이 인가되어야 한다. 따라서, 제1레벨 쉬프터(130)는 제4제어신호(P4)에 응답하여 노드 E를 Vpp+Vcc로 승압시킨다. 이처럼 노드 E가 Vpp+Vcc로 승압되면 제3엔모스 트랜지스터(M3)는 온되고, 따라서, 제3엔모스 트랜지스터(M3)의 소오스로 원하는 승압전압 Vpp(=3Vcc)이 발생된다.
결국, 도 2에 도시된 승압장치는 프리챠지 활성화신호(PACTIVE)가 고논리레벨인 활성화 구간에서는 노드 B가 2Vcc까지 올라가야 하기 때문에 제1엔모스 트랜지스터(M1)가 온되도록 노드 D는 2Vcc+Vcc 이상의 전압레벨이 되어야 한다. 또한, 프리챠지 활성화신호(PACTIVE)가 저논리레벨인 구간에서는 노드 A 및 노드 B사이의 패스를 오픈시켜야 하므로 노드 D의 레벨을 접지 전원(Vss)으로 내려야 한다. 이러한 노드 D의 프리챠지를 제어하는 동작을 구체적으로 설명한다.
도 2에 도시된 스위칭 제어부(110)는 구체적으로, 제4엔모스 트랜지스터(M4), 제2레벨 쉬프터(140), 제2프리챠징부(150) 및 노아게이트(160)를 포함하여 구성된다.
도 2 및 도 3을 참조하여, 노아게이트(160)는 제2제어신호(P2)와 제3제어신호(P3)를 반전 논리합하여 노드 D의 프리챠징을 제어하는 도 3(d)에 도시된 바와 같은 제5제어신호(P5)를 생성한다.
제2프리챠징부(150)는 고논리레벨의 제5제어신호(P5)에 응답하여 노드 D를 Vcc로 프리챠지한다.
제2레벨 쉬프터(140)는 제3제어신호(P3)에 응답하여 노드 D를 Vpp+Vcc 레벨로 승압시킨다. 도 3(c)에 도시된 바와 같이, 프리챠지 활성화신호(PACTIVE)가 고논리레벨로 활성화된 구간에서 제3제어신호(P3)는 고논리레벨로 되어 제2레벨 쉬프터를 동작시켜 노드 D를 승압시킨다. 그리고, 프리챠지 활성화신호(PACTIVE)가 저논리레벨로 되는 프리챠지 구간에서 제2레벨 쉬프터(140)는 비활성화된다.
제4엔모스 트랜지스터(M4)는 제2제어신호(P2)에 응답하여 온/오프 스위칭을 하여 노드 D를 Vss레벨로 떨어뜨리는 것을 제어한다.
구체적으로, 스위칭 제어부(110)의 동작은 도 3을 참조하여 제2 및 제3제어신호(P2, P3)가 모두 저논리레벨인 경우, 제2제어신호(P2)가 저논리레벨이고, 제3제어신호(P3)가 고논리레벨인 경우, 그리고, 제2제어신호(P2)가 고논리레벨이고, 제3제어신호(P3)가 저논리레벨인 경우 등, 세 가지 경우로 나뉘어 설명될 수 있다.
첫 번째, 제2 및 제3제어신호(P2, P3)가 모두 저논리레벨인 경우, 프리챠지 활성화신호(PACTIVE)가 고논리레벨로 활성화된 구간에서는 노드 D를 Vpp+Vcc로 부스팅하기 위해 노드 D를 Vcc로 프리챠지하고, 프리챠지 활성화신호(PACTIVE)가 저논리레벨인 프리챠지 구간에서는 노드 D를 Vss로 떨어뜨리기 위해 노드 D를 Vcc로 프리챠지한다.
두 번째, 제2제어신호(P2)가 저논리레벨이고, 제3제어신호(P3)가 고논리레벨인 경우, 노드 D를 Vpp+Vcc로 부스팅한다.
세 번째, 제2제어신호(P2)가 고논리레벨이고, 제3제어신호(P3)가 저논리레벨인 경우, 노드 D를 Vss로 떨어뜨리는 동작을 한다.
이상에서와 같이, 본 발명에서는 노드 C의 3Vcc 승압을 스위칭하는 M1 트랜지스터가 엔모스 트랜지스터로 구성된다. 따라서, 종래에 피모스 트랜지스터를 이용함으로써 순방향 바이어스가 유도되거나 또는 래치업과 같은 문제가 발생되지 않는다.
이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 승압전압 발생장에 따르면 엔모스 트랜지스터를 이용하여 승압전압(Vpp) 레벨을 3Vcc까지 올림으로써, 피모스 트랜지스터를 이용함으로써 발생되었던 순방향 바이어스 유도, 래치업 또는 속도 저하와 같은 문제가 발생되지 않는다.

Claims (5)

  1. 반도체 메모리 장치에서 데이터 독출 및 기입 동작에 필요한 승압전압을 발생하는 승압전압 발생장치에 있어서,
    제1논리레벨의 프리챠지 활성화신호에 응답하여 활성화되어 노드 A, 노드 C 및 노드 E를 제1전압레벨(Vcc)로 프리챠지하고, 상기 제1논리레벨과 상보적인 제2논리레벨의 프리챠지 활성화신호에 응답하여 비활성화되는 제1프리챠징부;
    일측이 상기 프리챠지 활성화신호와 연결되고, 타측이 상기 노드 A와 연결되며, 상기 제2논리레벨의 프리챠지 활성화신호에 응답하여 상기 제1전압레벨로 챠징되는 제1커패시터;
    상기 노드 A와 연결되는 드레인 및 노드 B와 연결되는 소오스를 구비하는 제1엔모스 트랜지스터;
    상기 프리챠지 활성화신호가 상기 제2논리레벨이 되면 상기 제1엔모스 트랜지스터가 온되도록 상기 제1엔모스 트랜지스터의 게이트 전압을 제어하는 스위칭 제어부;
    상기 노드 B와 연결된 드레인, 반전된 프리챠지 활성화신호와 연결된 게이트 및 접지전원과 연결된 소오스를 구비하여, 상기 제1논리레벨의 프리챠지 활성화신호에 응답하여 온되고 상기 제2논리레벨의 프리챠지 활성화신호에 응답하여 오프되는 제2엔모스 트랜지스터;
    일측이 상기 노드 B와 연결되고 타측이 상기 노드 C와 연결되어 상기 제2엔모스 트랜지스터가 오프되면 상기 노드 B의 전압레벨로 챠징되는 제2커패시터;
    상기 노드 C와 연결되는 드레인 및 상기 노드 E와 연결되는 게이트를 구비하고, 상기 노드 E의 전압에 응답하여 온되면 상기 노드 C의 전압을 소오스 단자로 출력하는 제3엔모스 트랜지스터; 및
    상기 프리챠지 활성화신호가 제2논리레벨로 되어 상기 노드 C가 상기 승압전압으로 승압되면 상기 제3엔모스 트랜지스터를 온시키도록 게이트전압을 생성하는 제1레벨 쉬프터를 구비하는 것을 특징으로 하는 승압전압 발생장치.
  2. 제1항에 있어서, 상기 스위칭 제어부는
    제3제어신호에 응답하여 상기 프리챠지 활성화신호가 상기 제2논리레벨이 되는 초기에 상기 제1엔모스 트랜지스터의 게이트와 연결되는 노드 D를 상기 제1전압레벨로 프리챠지시키는 제2프리챠징부;
    상기 노드 D와 연결되는 드레인, 접지전원과 연결되는 소오스 및 상기 제2논리레벨의 프리챠지 활성화신호에 응답하여 오프되고, 상기 제1논리레벨의 프리챠지 활성화신호에 응답하여 온되도록 제어하는 제4제어신호와 연결된 게이트를 구비하는 제4엔모스 트랜지스터; 및
    상기 제2논리레벨의 프리챠지 활성화신호에 응답하여 제1엔모스 트랜지스터가 온되도록 게이트 전압을 생성하는 제2레벨 쉬프터를 구비하는 것을 특징으로 하는 승압전압 발생장치.
  3. 제2항에 있어서,
    상기 제4제어신호는 상기 프리챠지 활성화신호가 제2논리 레벨로 천이하는 것과 동기되어 제1논리레벨로 천이하고, 상기 프리챠지 활성화신호가 제1논리레벨로 천이하면 소정의 지연 시간을 갖고 제2논리레벨로 천이하는 것을 특징으로 하는 승압전압 발생장치.
  4. 제2 또는 제3항에 있어서, 상기 제2레벨 쉬프터는
    상기 프리챠지 활성화신호가 제2논리 레벨로 천이하면 소정의 지연 시간을 갖고 제2논리레벨로 천이하고, 상기 프리챠지 활성화신호가 제1논리레벨로 천이하는 것과 동기되어 제1논리레벨로 천이하는 제5제어신호에 응답하여 상기 제1엔모스 트랜지스터가 온되도록 게이트 전압을 생성하는 것을 특징으로 하는 승압전압 발생장치.
  5. 제4항에 있어서,
    상기 제4제어신호와 상기 제5제어신호를 반전 논리합하여 상기 제3제어신호를 생성하는 노아 게이트를 더 구비하는 것을 특징으로 하는 승압전압 발생장치.
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* Cited by examiner, † Cited by third party
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KR100791072B1 (ko) * 2006-07-18 2008-01-02 삼성전자주식회사 반도체 장치의 승압 전압 발생기 및 이를 이용한 반도체메모리 장치

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