KR20060056508A - 반도체 장치의 초기화 신호 발생회로 - Google Patents

반도체 장치의 초기화 신호 발생회로 Download PDF

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Abstract

본 발명은 외부전압을 전압 분배하여 제 1 노드로 출력하는 전압 분배부와; 상기 제 1 노드의 전압신호에 응답하여 제 2 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 1 풀-다운부와 접지단 간에 연결되고, 서로 다른 적어도 하나 이상의 내부전압에 응답하여 풀-다운 동작하는 적어도 하나 이상의 풀-다운 소자를 포함하는 제 2 풀-다운부와; 상기 제 2 노드와 외부전압단 간에 설치되는 저항소자부와; 상기 제 2 노드로부터의 전압신호를 버퍼링하여 초기화신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로에 관한 것이다.
초기화 신호, 초기화 신호 발생회로

Description

반도체 장치의 초기화 신호 발생회로{Initializing Signals Generating Circuit of Semiconductor Device}
도 1은 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.
도 2는 종래 반도체 장치의 초기화 신호 발생회로에서 외부전압과 내부전압에 따른 초기화신호의 변화 파형을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로에서 외부전압과 내부전압에 따른 초기화신호의 변화 파형을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 전압 분배부 200 : 제 1 풀-다운부
300 : 제 2 풀-다운부 400 : 저항 소자부
500 : 버퍼부
본 발명은 반도체 장치의 초기화 신호 발생회로에 관한 것으로, 더욱 구체적으로는 반도체 장치의 외부전압과 내부전압에 따라 초기화 신호를 인에이블시킴으로써 래치업 현상이나 반도체 장치의 오동작 발생을 방지할 수 있도록 하는 초기화 신호 발생회로에 관한 것이다.
일반적으로, 반도체 장치에서의 초기화 신호 발생회로는 반도체 칩의 초기화를 담당하는 회로를 의미한다. 한편, 반도체 칩을 동작시키기 위해서는 외부에서 외부전압(VDD)을 공급받는데, 외부전압(VDD)의 전압레벨은 0[V]로부터 시작하여 일정한 기울기를 가지고 목적 전압 레벨까지 상승하게 된다.
이 때, 반도체 칩의 모든 회로는 이러한 외부전압(VDD)을 직접 인가받으면, 상승하는 외부전압에 영향을 받아 오동작을 일으키게 된다. 따라서, 이러한 칩의 오동작을 막기 위하여, 반도체 장치는 초기화 신호 발생회로를 구비하여 초기화 신호를 인에이블시킴으로써, 외부전압(VDD)이 안정적인 전압레벨이 된 이후에 각 회로에 공급되도록 하고 있다. 그러나, 종래의 초기화 신호 발생회로는 단지 외부전압(VDD)만을 감지하여 그 결과에 따라 초기화 신호를 인에이블시킬 뿐, 반도체 장치의 내부 고전압인 Vpp, 반도체 장치의 주변회로 영역에 사용되는 Vperi전압, 또는 코어영역인 셀 어레이 영역에 사용되는 Vcore 등의 내부전압이 적정레벨이 되기도 전에 초기화 신호를 인에이블시킴으로 인해 래치-업(Latch-up) 현상이나 반도체 장치의 오동작을 유발하는 문제점이 있었다.
즉, 종래의 초기화 신호 발생회로는 단지 외부전압(VDD)만을 감지하여 그 전위가 어느 적정 레벨까지 도달하게 되면 초기화 신호를 인에이블시켜 반도체 장치에 외부전압(VDD)이 공급될 수 있도록 하였다. 따라서, 종래에는 반도체 장치의 내부 고전압인 Vpp, 반도체 장치의 주변회로 영역에 사용되는 Vperi전압, 또는 코어영역인 셀 어레이 영역에 사용되는 Vcore 등의 내부전압이 적정레벨로 안정화되기도 전에 반도체 장치가 초기화되어 동작되도록 함으로써, 전압 레벨의 반전에 의한 래치-업(Latch-up) 현상이나 반도체 장치의 오동작을 유발하게 되는 문제점이 있었다.
도 2는 종래 반도체 장치의 초기화 신호 발생회로에서 외부전압과 내부전압에 따른 초기화신호의 변화 파형을 도시한 것으로서, 도시된 바와 같이 종래에는 외부전압(VDD)이 반도체 장치의 초기화 기준전압(예를 들어, 1.5[V])에 이르게 되면, Vperi나 Vcore는 상기 기준전압에 이르지 않았음에도 불구하고 초기화 신호를 로우레벨로 인에이블시켜 반도체 장치가 초기화될 수 있도록 하였다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 반도체 장치의 초기화 시 외부전압뿐만 아니라 적어도 하나 이상의 내부전압도 감지하여 그 결과에 따라 반도체 장치의 초기화신호를 인에이블시켜 래치업 현상 및 반도체 장치의 오동작을 방지하는 반도체 장치의 초기화 신호 발생회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부전압을 전압 분배하여 제 1 노드로 출력하는 전압 분배부와; 상기 제 1 노드의 전압신호에 응답하여 제 2 노드를 풀-다운 구동하는 제 1 풀-다운부와; 상기 제 1 풀-다운부와 접지단 간에 연결되고, 서로 다른 적어도 하나 이상의 내부전압에 응답하여 풀-다운 동작하는 적어도 하나 이상의 풀-다운 소자를 포함하는 제 2 풀-다운부와; 상기 제 2 노드와 외부전압단 간에 설치되는 저항소자부와; 상기 제 2 노드로부터의 전압신호를 버퍼링하여 초기화신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로를 제공한다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 주변회로 영역에 사용되는 Vperi전압에 응답하여 동작하는 제 1 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 셀어레이 영역에 사용되는 Vcore전압에 응답하여 동작하는 제 2 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 주변회로 영역에 사용되는 Vperi전압에 응답하여 동작하는 제 1 풀-다운 소자와, 반도체 장치의 셀어레이 영역에 사용되는 Vcore전압에 응답하여 동작하는 제 2 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 내부 고전압인 VPP전압 에 응답하여 동작하는 제 3 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 메모리 코어 영역의 웰 바이어스(well bias)에 사용되는 VBB전압에 응답하여 동작하는 제 4 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 풀-다운부는 반도체 장치의 메모리 셀의 플레이트(plate)에 인가되는 VCP 전압에 응답하여 동작하는 제 5 풀-다운 소자 또는 반도체 장치의 비트라인과 상보 비트라인의 프리차이(precharge) 레벨로 사용되는 VBLP 전압에 응답하여 동작하는 제 6 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드의 전압에 응답하여 동작하는 제 7 풀-다운 소자와, 상기 제 7 풀-다운 소자와 접지단 간에 설치되는 제 2 저항을 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 적어도 하나 이상의 NMOS소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 버퍼부는 적어도 하나 이상의 인버터 소자를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다.
도 1은 본 발명에 의한 일 실시예에 따른 반도체 장치의 초기화 신호 발생회로의 구성을 도시한 것이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 초기화 신호 발생회로는 외부전압(VDD)을 전압 분배하여 노드(A)로 출력하는 전압 분배부(100)와; 상기 노드(A)의 전압신호에 응답하여 노드(B)를 풀-다운 구동하는 제 1 풀-다운부(200)와; 상기 제 1 풀-다운부(200)와 접지단(VSS) 간에 연결되고, 서로 다른 적어도 하나 이상의 내부전압(Vperi, Vcore)에 응답하여 풀-다운 동작하는 적어도 하나 이상의 풀-다운 소자(M15, M16)를 포함하는 제 2 풀-다운부(300)와; 노드(B)와 외부전압단(VDD) 간에 설치되는 저항소자부(400)와; 노드(B)로부터의 전압신호를 버퍼링하여 초기화신호(pwrup)를 출력하는 버퍼부(500)를 포함하여 구성된다.
여기서, 상기 제 2 풀-다운부(300)는 반도체 장치의 주변회로 영역에 사용되는 Vperi전압에 응답하여 동작하는 NMOS(M15)와, 반도체 장치의 셀어레이 영역에 사용되는 Vcore전압에 응답하여 동작하는 NMOS(M16)를 포함한다. 그리고, 상기 전압분배부(100)는 외부전압을 공급하는 외부전원단(VDD)과 노드(A) 간에 설치되는 저항(R1) 및 저항(R2)과, 노드(A)의 전압에 응답하여 동작하는 NMOS(M11)와, 상기 NMOS(M11)와 접지단(VSS) 간에 설치되는 저항(R3)을 포함한다.
상기에서, 제 1 풀-다운부(200)는 노드(A)의 전압신호에 응답하여 동작하는 NMOS(M13)와 NMOS(M14)를 포함하며; 버퍼부(500)는 적어도 하나 이상의 인버터 소 자를 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 1, 및 외부전압과 내부전압에 따른 초기화신호의 변화 파형을 도시한 도 3을 참조하여 구체적으로 설명한다.
도 3에 도시된 바와 같이, 반도체 장치에 인가되는 외부전압(VDD)이 상승하면 노드(A)와 노드(B)의 전압 레벨도 따라서 상승한다. 우선, 외부전압(VDD)이 0[V]로부터 상승하여 NMOS(M11), NMOS(M13) 및 NMOS(M14)의 동작 임계전압(Vt)에 도달하기 전까지는, NMOS(M11), NMOS(M13) 및 NMOS(M14)는 모두 턴-오프 상태에 있으므로, 노드(A)와 노드(B)의 전압레벨은 외부전압(VDD)과 동일한 속도로 상승한다. 그리고, 노드(B)의 전위는 NMOS(M18)의 동작 임계전압(Vt)에 도달하지 않은 상태이므로 NMOS(M18)은 비동작 상태에 있으며, 초기화 신호(pwrup)의 전압레벨은 외부전압(VDD)을 따라 서서히 상승한다.
이어서, 외부전압(VDD)이 계속 상승하여 노드(A)와 노드(B)의 전위가 NMOS(M11), NMOS(M13), NMOS(M14), NMOS(M18)의 동작 임계전압(Vt) 이상이 되면, 상기 NMOS소자들은 턴-온된다. 이에 따라, 노드(A)의 전압 레벨은 NMOS(M11)의 턴-온되는 정도에 따라 저항(R1), 저항(R2), NMOS(M11) 및 저항(R3)의 전압 분배에 의한 값을 가지며, 이후 외부전압(VDD)보다는 더 완만한 속도로 서서히 증가한다.
그리고, 상기 NMOS(M18)가 턴-온됨에 따라 노드(C)의 전위는 접지(VSS) 레벨을 향하여 하강하게 되고, PMOS(M19)는 노드(C)로부터의 신호에 응답하여 턴-온상태에 있게 되므로, 초기화신호(pwrup)는 외부전압(VDD)을 계속 쫓아 상승한다. 여 기서, NMOS(M12)는 노드(A)의 전압 레벨에 응답하여 동작한다.
다음으로, 도 3에 도시된 바와 같이, Vperi와 Vcore도 상승하여 NMOS(M15)와 NMOS(M16)의 임계전압(Vt) 이상이 되면, 상기 NMOS(M15)와 NMOS(M16)도 턴-온된다. 이에 따라, 노드(B)의 전압 레벨은 저항(R4), 저항(R5), NMOS(M13), NMOS(M14), NMOS(M15) 및 NMOS(M16)의 전압 분배에 의한 값을 가지게 된다.
더 나아가, 외부전압(VDD)과 Vcore 및 Vperi가 임계전압(Vt)을 넘어서 더 증가하게 되면, 노드(B)의 전압레벨은 처음에는 완만한 속도로 서서히 증가한다. 그러다가 상기 전압들이 더욱 더 증가하게 되면 NMOS(M13), NMOS(M14), NMOS(M15) 및 NMOS(M16)의 온저항이 감소하므로, 노드(B)의 전압레벨은 일정 시점에 이르러 다시 감소하게 된다.
마지막으로, 외부전압(VDD), Vperi 및 Vcore가 계속 상승하여, 외부전압(VDD)뿐만 아니라 Vperi와 Vcore도 모두 반도체 장치의 초기화에 대한 기준전압(예를 들어, 1.5[V])에 이르게 되면, 상기에서 감소하던 노드(B)의 전압레벨은 PMOS(M17)의 동작 임계전압(Vt')에 도달하여 PMOS(M17)를 턴-온시키게 된다. 그러면, 노드(C)는 접지레벨(VSS)에서 VDD레벨로 천이되고, 이에 응답하여 NMOS(M20)가 턴-온되고 PMOS(M19)는 턴-오프되므로, 초기화신호(pwrup)는 로우레벨로 천이되어 인에이블된다.
상기 본 발명에 따른 초기화 신호 발생회로에서는, Vperi 및 Vcore가 모두 반도체 장치의 초기화에 대한 기준전압(예를 들어, 1.5[V])에 이르기 전까지는 노드(B)의 전압레벨은 PMOS(M17)의 동작 임계전압(Vt')에 도달하지 않도록 설계된다. 즉, 본 발명에 따른 초기화 신호 발생회로에서는, 비록 외부전압(VDD)이 초기화에 대한 기준전압에 이르렀다 하더라도, Vperi 또는 Vcore 중 어느 하나라도 상기 초기화에 대한 기준전압에 이르지 않은 경우에는 노드(B)의 전압 레벨은 PMOS(M17)의 동작 임계전압(Vt')에 도달하지 않으므로, 초기화신호(pwrup)는 로우레벨로 천이되지 않아 인에이블되지 않는다. 따라서, 본 발명에 의한 초기화 신호 발생회로를 구비한 반도체 장치는 상기 외부전압(VDD), Vperi 및 Vcore가 모두 상기 소정 기준전압(예를 들어, 1.5[V])에 도달한 이후에야 초기화 동작을 수행하게 된다.
한편, 상기에서는 Vperi전압과 Vcore전압 모두를 감지하여 초기화 신호를 발생시키도록 구성하였으나, 경우에 따라서는 Vperi전압만 또는 Vcore전압만을 감지하여 그 전압레벨에 따라 초기화 신호를 인에이블시키도록 구성할 수도 있다. 아울러, 제 2 풀-다운부(300)는 상기 NMOS(M15)와 NMOS(M16) 외에도, 반도체 장치의 내부 고전압인 VPP전압에 응답하여 동작하는 NMOS소자, 반도체 장치의 메모리 코어 영역의 웰 바이어스(well bias)에 사용되는 VBB전압에 응답하여 동작하는 NMOS소자, 반도체 장치의 메모리 셀의 플레이트(plate)에 인가되는 VCP 전압에 응답하여 동작하는 NMOS소자, 및/또는 비트라인과 상보 비트라인의 프리차이(precharge) 레벨로 사용되는 VBLP 전압에 응답하여 동작하는 NMOS 소자를 상기 실시예의 NMOS(M15), NMOS(M16)와 함께 또는 이를 대체하여 포함할 수 있으며, 그 회로 구성도 직렬 연결 또는 병렬 연결 등으로 다양하게 적용될 수 있다.
이와 같이, 본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 시 외부전압을 감지할 뿐만 아니라 적어도 하나 이상의 내부전압(Vperi, Vcore,...)도 감지하여 상기 내부전압(Vperi, Vcore,...) 등이 적정레벨로 안정화된 이후에 초기화 신호가 인에이블되도록 함으로써, 전압 반전 등에 의한 래치업 현상을 방지하고 반도체 장치의 오동작을 방지할 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 장치의 초기화 신호 발생회로는 반도체 장치의 초기화 시 외부전압을 감지할 뿐만 아니라 적어도 하나 이상의 내부전압도 감지하여 상기 내부전압 등이 일정레벨이 된 이후에 초기화 신호가 인에이블되도록 함으로써, 래치업 현상 및 반도체 장치의 오동작을 방지할 수 있도록 하는 효과를 가진다.

Claims (10)

  1. 외부전압을 전압 분배하여 제 1 노드로 출력하는 전압 분배부와;
    상기 제 1 노드의 전압신호에 응답하여 제 2 노드를 풀-다운 구동하는 제 1 풀-다운부와;
    상기 제 1 풀-다운부와 접지단 간에 연결되고, 서로 다른 적어도 하나 이상의 내부전압에 응답하여 풀-다운 동작하는 적어도 하나 이상의 풀-다운 소자를 포함하는 제 2 풀-다운부와;
    상기 제 2 노드와 외부전압단 간에 설치되는 저항소자부와;
    상기 제 2 노드로부터의 전압신호를 버퍼링하여 초기화신호를 출력하는 버퍼부를 포함하여 구성되는 반도체 장치의 초기화 신호 발생회로.
  2. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 주변회로 영역에 사용되는 Vperi전압에 응답하여 동작하는 제 1 풀-다운 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  3. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 셀어레이 영역에 사용되는 Vcore전압에 응답하여 동작하는 제 2 풀-다운 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  4. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 주변회로 영역에 사용되는 Vperi전압에 응답하여 동작하는 제 1 풀-다운 소자와, 반도체 장치의 셀어레이 영역에 사용되는 Vcore전압에 응답하여 동작하는 제 2 풀-다운 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  5. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 내부 고전압인 VPP전압에 응답하여 동작하는 제 3 풀-다운 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  6. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 메모리 코어 영역의 웰 바이어스(well bias)에 사용되는 VBB전압에 응답하여 동작하는 제 4 풀-다운 소자를 포함하는 반 도체 장치의 초기화 신호 발생회로.
  7. 제 1 항에 있어서,
    상기 제 2 풀-다운부는 반도체 장치의 메모리 셀의 플레이트(plate)에 인가되는 VCP 전압에 응답하여 동작하는 제 5 풀-다운 소자 또는 반도체 장치의 비트라인과 상보 비트라인의 프리차이(precharge) 레벨로 사용되는 VBLP 전압에 응답하여 동작하는 제 6 풀-다운 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  8. 제 1항에 있어서,
    상기 전압분배부는 상기 외부전압을 공급하는 외부전원단과 상기 제 1 노드 간에 설치되는 제 1 저항과, 상기 제 1 노드의 전압에 응답하여 동작하는 제 7 풀-다운 소자와, 상기 제 7 풀-다운 소자와 접지단 간에 설치되는 제 2 저항을 포함하는 반도체 장치의 초기화 신호 발생회로.
  9. 제 1 항에 있어서,
    상기 제 1 풀-다운부는 상기 제 1 노드의 전압신호에 응답하여 동작하는 적어도 하나 이상의 NMOS소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
  10. 제 1 항에 있어서,
    상기 버퍼부는 적어도 하나 이상의 인버터 소자를 포함하는 반도체 장치의 초기화 신호 발생회로.
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