TW201403611A - 內部電壓調整電路、內部電壓調整方法以及半導體裝置 - Google Patents

內部電壓調整電路、內部電壓調整方法以及半導體裝置 Download PDF

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Abstract

一種內部電壓調整電路，包括：一控制裝置，利用一時脈的計數值的變化調整一內部電壓，其中一半導體裝置的一內部電壓產生器產生該內部電壓，一時脈產生器根據流過該時脈產生器之一電源電流源之一電晶體的電流產生該時脈；其中當一預定參考電壓施加至該電晶體之控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第一計數值，當該內部電壓施加至該電晶體之該控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第二計數值，且該控制裝置控制該內部電壓產生器所產生之該內部電壓以使該第二計數值實質上與該第一計數值一致。

Description

內部電壓調整電路、內部電壓調整方法以及半導體裝置
本發明係有關於用於半導體記憶裝置(例如NAND型快閃記憶體)等之半導體電路的內部電壓調整電路及其方法，並有關於包括上述內部電壓調整電路之半導體電路裝置。
在快閃記憶體中，內部電路產生用於讀出、寫入以及抹除的電壓。為了得到精確的電壓，通常會利用具有電阻梯電路以及比較器之電壓調整電路以控制並調整這些內部電壓。儘管如此，在利用電壓調整電路的情況下，由於電壓調整電路之比較器和電阻的製程差異，嚴格來說，這些內部電壓會低於或高於目標值。在此種情況下，進行調整碼(trimming code)的調整是必要的。
如專利文獻1所示，第9圖為根據第一習知例之快閃記憶體所使用之電荷泵電路100的組成的電路圖。包括作為電壓產生電路之電荷泵電路100的快閃記憶體的組成與操作將在下列說明。
如第9圖所示之快閃記憶體包括電荷泵(charge pump)電路100以及記憶單元101，電荷泵電路100產生由外部電源電壓VPP升壓而成之升壓電壓VP，記憶單元101由電荷泵電 路100輸出之升壓電壓VP驅動。在此，電荷泵電路100包括泵電路110、位準偵測電路(potential detecting circuit)111以及振盪器電路112。位準偵測電路111偵測升壓電壓VP之位準是否達到預定的位準以控制泵電路110的升壓操作而產生預定的升壓電壓VP。
泵電路110又稱為狄克遜電荷泵(Dickson Charge Pump)，其包括電荷傳送裝置。電荷傳送裝置包括N型金氧半導體(n-channel MOSFET，以下簡稱為NMOS)電晶體142、NMOS電晶體143以及NMOS電晶體144。外部電源電壓VPP施加至NMOS電晶體142的汲極，NMOS電晶體143的汲極連接至NMOS電晶體142的源極，NMOS電晶體144的汲極連接至NMOS電晶體143的源極，且NMOS電晶體144的源極作為泵電路110的輸出節點O1。NMOS電晶體142~144的汲極分別連接至各自的閘極，NMOS電晶體142與NMOS電晶體143之間的連接節點P1連接至電容C101一端的電極，NMOS電晶體143與NMOS電晶體144之間的連接節點P2連接至電容C102一端的電極。
振盪器電路112輸出的時脈訊號CLK以及位準偵測電路111輸出的偵測訊號DET1輸入至泵電路110。時脈訊號CLK和偵測訊號DET1用來控制作為泵驅動器的及電路140和141。此外，時脈訊號CLK輸入至及電路141並透過反相器G21輸入至及電路140。偵測訊號DET1輸入至及電路140和及電路141。及電路140的輸出節點N1連接至電容C101另一端的電極，及電路141的輸出節點N2連接至電容C102另一端的電極。
位準偵測電路111包括電阻R1和R0以及比較器 CP1。電阻R1和R0串聯連接於泵電路110的輸出節點O1與共同電位(例如接地電位)之間，電阻R1和R0之間的連接節點連接至比較器CP1的反相輸入端，參考電壓VREF1輸入至比較器CP1的非反相輸入端。比較器CP1的輸出為偵測訊號DET1並連接至振盪器電路112以及泵電路110。
振盪器電路112包括反相器G10、時脈反相器(clocked inverter)G11、反相器G12以及反相器G13。偵測訊號DET1輸入至反相器G10。偵測訊號DET1時脈輸入至時脈反相器G11，反相器G10的輸出反向時脈輸入至時脈反相器G11。時脈反相器G11的輸出輸入至反相器G12的輸入端，反相器G12的輸出輸入至反相器G13的輸入端，且反相器G13的輸出為時脈訊號CLK並連接至泵電路110。除此之外，時脈訊號CLK還連接至時脈反相器G11的輸入端。另外，NMOS電晶體T1連接於時脈反相器G11和反相器G12之間的連接節點以及共同電位之間，NMOS電晶體T1的閘極連接至反相器G10的輸出端。
如上所述，根據第一習知例之快閃記憶體所使用的電荷泵電路100包括位準偵測電路111，且位準偵測電路111包括由串聯連接之電阻R1和R0所構成的電阻分壓電路DV1以及比較器CP1。
如專利文獻2所示，第10圖為根據第二習知例之內部電源電位供應電路(internal voltage supplying circuit)200的組成的電路圖。如第10圖所示，外部電源電位VCE透過P型金氧半導體(p-channel MOSFET，以下簡稱為PMOS)電晶體Q201成為內部電源電位VCI並連接至負載211。比較器201的反相輸 入端接收參考電位Vref，比較器201的非反相輸入端接收作為回饋訊號之分壓內部電源電位DVCI。PMOS電晶體Q201的汲極透過電阻R211以及電阻R212接地。內部電源電位VCI經電阻R211以及電阻R212分壓之後的電壓為分壓內部電源電位DVCI並連接至比較器201的非反相輸入端。
在如上所述之根據第二習知例之內部電源電位供應電路200中，由於在不管內部電源電位VCI和外部電源電位VCE的設定條件的情況下，可以自由選擇比較器201的操作點，比較器201的特性可以保持良好。因此，此種組成具有可以根據特定的參考電位Vref穩定提供內部電源電位VCI的特殊效果。
如專利文獻3所示，第11圖為根據第三習知例之內部電壓產生電路(internalvoltagegeneratingcircuit)300的組成的電路圖。以下所示為內部電壓產生電路300包括直流轉換器(DC-to-DCconverter)313的例子。
在第11圖中，直流轉換器313將內部電源電壓V0輸出至邏輯電路306以及電壓控制振盪單元302。電壓控制振盪單元302將具有頻率fv的振盪訊號輸出至頻率比較單元311，其中頻率fv對應於被輸入之內部電源電壓V0。舉例而言，頻率比較單元311包括計數電壓控制振盪單元302之輸出訊號fv之頻率的計數器、計數參考時脈fref之頻率的計數器以及比較兩計數值的比較器。另外，頻率比較單元311也可以包括比較頻率以及相位的頻率/相位比較器。除此之外，頻率比較單元311也可以包括相位比較器。控制時脈產生單元312根據頻率的比較結 果控制時脈G1和G2的工作比(duty ratio)。
如上所述之內部電壓產生電路300根據參考時脈的頻率fref控制內部電源電壓V0。
第12圖為根據第四習知例之NAND型快閃記憶體2E的組成的示意圖。
在第12圖中，根據第四習知例之NAND型快閃記憶體2E包括：NAND型快閃記憶體區塊10，具有資料暫存器10R；控制器20，用以控制NAND型快閃記憶體2E的整體操作；參考電壓產生器30，用以產生預定之參考電壓Vref；泵電路(pump circuit)31-1~31-N，用以將電源電壓升壓至預定電壓，其中上述預定電壓為參考電壓Vref的一預定倍數；內部電壓產生器32-1~32-N，用以根據參考電壓Vref以及從泵電路31-1~31-N來之電壓產生預定的內部電壓V1~VN；以及內建自我測試(Built-In Self Test，以下簡稱為BIST)電路3E，透過多用途探測墊MP連接至測試裝置1，其中測試裝置1為進行記憶體晶片之測試的外部裝置。在此，BIST電路3E包括：切換電路33，用以根據從調整控制器35A來的控制訊號，從參考電壓Vref以及內部電壓V1~VN中選擇一者當作內部電壓Vin並輸出該內部電壓Vin；電阻分壓電路36，用以輸出藉由電阻對內部電壓Vin進行電阻分壓所得的電壓；比較器37，用以比較電阻分壓電路36的輸出電壓以及從測試裝置1來的外部參考電壓EVref，並輸出比較結果的訊號；以及調整控制器(trimming controller)35A，其根據控制器20的控制訊號進行操作，包括判斷從比較器37來的訊號的判斷電路，並藉此產生傳送至切換電 路33的控制訊號，調整控制器35A更對參考電壓產生器30以及內部電壓產生32-1~32-N進行電壓控制。
第13圖為第12圖所示之調整控制器35A所進行的內部電壓調整操作的流程圖。
如第13圖所示，在步驟S1中，將內部電壓設定為對應於第一調整碼(初始值)的電壓。也就是說，將調整碼TC設定為1。在此，隨著調整碼TC改變，電壓可在6.0V~7.5V的範圍內每次改變例如0.5V或是0.1V。接著，在步驟S2中，切換至記憶體的寫入(programming)模式。在步驟S3中，為了電路寫入操作的安定性，待命例如20μs。然後，在步驟S4中，將內部電壓Vin施加至電阻分壓電路36。在步驟S5中，考慮到電路時間常數，因此待命10ms。另外，在步驟S6中，利用比較器37和調整控制器35A測量10次內部電壓Vin並計算其10次測量所得之值的平均值。接著，在步驟S7中，判斷內部電壓Vin的平均值是否大於目標值。若步驟S7的結果為否，則前進到步驟S8。在步驟S8中，藉由將調整碼TC增加1，內部電壓Vin可增加一預定量，然後回到步驟S2以重複上述步驟。若步驟S7的結果為內部電壓Vin的平均值大於目標值，代表內部電壓Vin很接近並稍微超出預定的目標值，則此操作結束。
專利文獻：
[專利文獻1]特開2009-232486號公報。
[專利文獻2]特開平10-027026號公報。
[專利文獻3]特開平09-285109號公報。
[專利文獻4]特開2001-229697號公報。
為了藉由如上所述之調整控制器35A調整內部電壓V1~VN以及Vref，BIST電路3E配置為比較通過切換電路的內部電壓Vin以及外部參考電壓EVref。一般而言，如上所述，BIST電路3E包括電阻分壓電路36以及比較器37，因此會有無法精確調整內部電壓V1~VN以及Vref的問題。
由於上述之電阻分壓電路36係由複數個電阻組成，流過的消耗電流對電荷泵而言是多餘的電流，因此，會有電壓精確度(尤其是高電壓的精確度)下降的問題。若這些電阻串聯連接的總電阻很大，則對應的CR時間常數的延遲會是很大的問題。
[式1]20V/10μA=2MΩ。
[式2]20V/1μA=20MΩ。
除此之外，若電阻的電阻值很大，則其佔據的面積也會變大，因此要使用何種導體材料也會是需要考量的問題。當多餘的電流為10μA時，對於例如24V的泵電路而言是非常大的電流值。
另外，在BIST電路3E中，電阻分壓電路36內的電阻差異以及比較器37的偏移(offset)同樣也是問題所在。若電阻分壓比為1/10，則0.01V的電壓偏差相當於內部電壓有0.1V的偏差。儘管如此，較小的電阻分壓比可能會造成比較器37中的電源電壓的問題，換句話說，由於分壓後的電壓必須小於電源電壓，較小的電阻分壓比可能無法達成，因此會產生問題。
本發明的目的在於解決上述問題。因此，本發明提供一種內部電壓調整電路，其具有較簡單的組成，並可在沒有電阻分壓電路以及比較器的情況下操作於比習知例小的消耗電流。另外，本發明還提供此種內部電壓調整電路的控制方法以及具有此種內部電壓調整電路的半導體電路裝置。
本發明一實施例提供一種內部電壓調整電路，包括：一控制裝置，利用一時脈的計數值的變化調整一內部電壓，其中一半導體裝置的一內部電壓產生器產生該內部電壓，一時脈產生器根據流過該時脈產生器之一電源電流源之一電晶體的電流產生該時脈；其中當一預定參考電壓施加至該電晶體之控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第一計數值，當該內部電壓施加至該電晶體之該控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第二計數值，且該控制裝置控制該內部電壓產生器所產生之該內部電壓以使該第二計數值實質上與該第一計數值一致。
上述內部電壓調整電路更包括：一電流源，產生一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流；其中該控制裝置控制該偏移電流，以使當該預定參考電壓施加至該電晶體之該控制端時，該時脈產生器所產生之該時脈的該第一計數值為一預定值。
此外，上述內部電壓調整電路更包括：一電壓分壓電路，藉由電容分壓或電阻分壓將該內部電壓分壓至一預定的分壓電壓，並將該分壓電壓施加至該電晶體之該控制端。
另外，上述內部電壓調整電路更包括：複數個電晶體，包含於該時脈產生器之該電源電流源；以及一選擇裝置，選擇性地操作該等電晶體其中之一；其中該控制裝置將複數個內部電壓施加至該等電晶體的控制端，並藉由透過該選擇裝置依序且選擇性地操作該等電晶體，以調整該等內部電壓。
上述內部電壓調整電路更可包括：複數個電晶體，包含於該時脈產生器之該電源電流源；一選擇裝置，選擇性地操作該等電晶體其中之一；以及一電流源，產生一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流；其中該參考電壓與至少一內部電壓分別施加於該等電晶體中之一對應電晶體的控制端；其中在藉由施加一預定的相同電壓至該等電晶體之控制端以補償該等電晶體之間的差異之後，透過該選擇裝置依序且選擇性地操作該等電晶體，並且控制該偏移電流以使該時脈產生器所產生之該時脈的複數個計數值皆相等。
在上述內部電壓調整電路中，該等電晶體可包括一第一電晶體，該參考電壓施加於該第一電晶體之控制端，且該內部電壓施加於該第一電晶體之該控制端。
另外，在上述內部電壓調整電路中，該等電晶體可包括一第一電晶體以及一第二電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一開關元件施加於該第二電晶體之控制端，且該內部電壓施加於該第二電晶體之該控制端。
除此之外，在上述內部電壓調整電路中，該等電 晶體可包括一第一電晶體、一第二電晶體以及一第三電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一第一開關元件施加於該第二電晶體之控制端，該參考電壓透過一第二開關元件施加於該第三電晶體之控制端，該內部變壓施加於該第二電晶體之該控制端，且較該內部電壓高之一高電壓施加於該第三電晶體之該控制端。
本發明另一實施例提供一種半導體裝置，包括上述之內部電壓調整電路。
本發明另一實施例提供一種內部電壓調整方法，利用一時脈產生器根據流過該時脈產生器之一電源電流源之一電晶體的電流所產生之時脈的計數值，以調整一半導體電路裝置之一內部電壓產生器所產生之一內部電壓，包括：當一預定參考電壓施加於該電晶體之控制端時計數該時脈產生器所產生之該時脈的第一計數值；以及當該內部電壓施加於該電晶體之該控制端時計數該時脈產生器所產生之該時脈的第二計數值，並且控制該內部電壓產生器所產生之該內部電壓，以使該第二計數值實質上與該第一計數值一致。
上述內部電壓調整方法更包括：控制一電流源所產生之一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流，以使當該預定參考電壓施加至該電晶體之該控制端時，該時脈產生器所產生之該時脈的該第一計數值為一預定值。
如上所述，本發明之內部電壓調整電路具有較簡 單的組成，並可在不使用電阻分壓電路以及比較器的情況下操作於比習知例小的消耗電流。另外，本發明還提供此種內部電壓調整電路的控制方法以及具有此種內部電壓調整電路的半導體電路裝置。
1‧‧‧測試裝置
2、2A、2B、2C、2D、2E‧‧‧NAND型快閃記憶體
3、3A、3B、3C、3D、3E‧‧‧BIST電路
10‧‧‧NAND型快閃記憶體區塊
10R‧‧‧資料暫存器
20‧‧‧控制器
21‧‧‧RB#控制器
30‧‧‧參考電壓產生器
31-1、…、31-N‧‧‧泵電路
32-1、…、32-N‧‧‧內部電壓產生器
33‧‧‧切換電路
34‧‧‧時脈產生器
35、35A‧‧‧調整控制器
37‧‧‧比較器
100‧‧‧電荷泵電路
110‧‧‧泵電路
111‧‧‧位準偵測電路
112‧‧‧振盪器電路
140、141‧‧‧及電路
142、143、144‧‧‧NMOS電晶體
211‧‧‧負載
300‧‧‧內部電壓產生電路
302‧‧‧電壓控制振盪單元
306‧‧‧邏輯電路
311‧‧‧頻率比較單元
312‧‧‧控制時脈產生單元
313‧‧‧直流轉換器
A、B、C‧‧‧節點
C1、C2、C3、C4、C101‧‧‧電容
CLK‧‧‧時脈
CP1‧‧‧比較器
DET1‧‧‧偵測訊號
DV1‧‧‧電阻分壓電路
DVCI‧‧‧分壓內部電源電位
EN‧‧‧致能訊號
EVref‧‧‧外部參考電壓
fv、fref‧‧‧頻率
G1、G2‧‧‧控制時脈
G10、G12、G13、G21‧‧‧反相器
G11‧‧‧時脈反相器
Iclock‧‧‧時脈電流
Ioffset‧‧‧偏移電流
Itotal‧‧‧總電流
MP‧‧‧多用途探測墊
N1、N2‧‧‧輸出節點
O1‧‧‧輸出節點
P1、P2‧‧‧連接節點
Q1、Q2、…、Q82、Qa、Qb、Qc‧‧‧MOS電晶體
Q201‧‧‧PMOS電晶體
R1、R0、R211、R212‧‧‧電阻
S1、S2、…、S21‧‧‧步驟
SEL1、SEL2、…、SEL13‧‧‧選擇訊號
SW1、SW2、SW11；Tsw‧‧‧控制訊號
T1‧‧‧NMOS電晶體
V0‧‧‧內部電源電壓
V1、V2、VN‧‧‧內部電壓
VA、VB、VC‧‧‧節點電壓
VCE‧‧‧外部電源電位
VCI‧‧‧內部電源電位
Vin‧‧‧內部電壓
VP‧‧‧升壓電壓
VPP‧‧‧高電壓
Vref、VREF1‧‧‧參考電壓
第1圖為根據第一實施例之NAND型快閃記憶體2的示意圖；第2圖為第1圖之時脈產生器34的詳細組成的電路圖；第3圖為第1圖之調整控制器35所進行的內部電壓調整操作的流程圖；第4圖為第1圖之節點A的電壓與10000CLK期間之間的關係的示意圖；第5圖所示為根據第二實施例之NAND型快閃記憶體2A的示意圖；第6圖所示為根據第三實施例之NAND型快閃記憶體2B的示意圖；第7圖所示為根據第四實施例之NAND型快閃記憶體2C的示意圖；第8圖所示為根據第五實施例之NAND型快閃記憶體2D的示意圖；第9圖為根據第一習知例之快閃記憶體所使用之電荷泵電路100的組成的電路圖；第10圖為根據第二習知例之內部電源電位供應電路200的組成的電路圖； 第11圖為根據第三習知例之內部電壓產生電路300的組成的電路圖；第12圖為根據第四習知例之NAND型快閃記憶體2E的組成的示意圖；第13圖為第12圖之調整控制器35A所進行的內部電壓調整操作的流程圖。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。此外，在以下各實施例中，同樣的組成元件以相同符號標示。
第一實施例
第1圖為根據第一實施例之NAND型快閃記憶體2的示意圖。
在第1圖中，根據第一實施例之NAND型快閃記憶體2包括：NAND型快閃記憶體區塊10，具有資料暫存器10R；控制器20，用以產生所有的控制訊號以及選擇訊號並控制NAND型快閃記憶體2的整體操作；RB#控制器21，用以產生RB#訊號，RB#訊號指示操作狀態為就緒或忙碌；參考電壓產生器30，用以產生預定參考電壓Vref；N個泵電路31-1~31-N，用以將電源電壓升壓至預定電壓，其中上述預定電壓為參考電壓Vref的一預定倍數；N個內部電壓產生器32-1~32-N，用以根據參考電壓Vref以及從泵電路31-1~31-N來之電壓產生預定的內部電壓V1~VN，其中每個內部電壓V1~VN皆不相同，例如 Vref<V1<V2<…<VN；以及內建自我測試(Built-In Self Test，以下簡稱為BIST)電路3，透過多用途探測墊MP連接至測試裝置1，其中測試裝置1為進行記憶體晶片之測試的外部裝置。
在本實施例中會利用時脈產生器所產生之時脈的計數值變化，其中該時脈產生器根據流過本實施例之時脈振盪器之電源電流源(power supply current source)的電晶體的電流產生該時脈。內部電壓調整電路包括調整控制器35，其用以調整半導體電路裝置之內部電壓產生器所產生的內部電壓。在預定參考電壓施加至電晶體的控制端時，調整控制器35計數時脈產生器所產生的時脈的第一計數值。在內部電壓施加至電晶體的控制端時，調整控制器35計數時脈產生器所產生的時脈的第二計數值。調整控制器35控制內部電壓產生器所產生之內部電壓，以使第二計數值與第一計數值實質上為一致。
在第1圖中，BIST電路3包括：切換電路33，用以根據從調整控制器35來的控制訊號，從參考電壓Vref以及內部電壓V1~VN中選擇一者當作內部電壓Vin，並輸出此內部電壓Vin；時脈產生器34，用以產生具有預定時脈頻率之時脈CLK；調整控制器35，其根據控制器20以及RB#控制器21的控制訊號進行操作，調整控制器35產生控制訊號並傳送至切換電路33，調整控制器35包括計數時脈產生器34之時脈的計數器，其對參考電壓產生器30以及內部電壓產生32-1~32-N進行電壓控制並產生BIST電路30中之開關元件的控制訊號；MOS電晶體Q1，其開啟或關閉以決定是否輸入從測試裝置1來的外部參考電壓EVref；MOS電晶體Q2，用以產生總電流Itotal，其中總電 流Itotal控制時脈產生器之電源電流源(power supply current source)的時脈電流Iclock；以及MOS電晶體Q3和Q4，用以產生對MOS電晶體Q2調整時脈電流Iclock的偏移電流Ioffset並供應對應的電流。另外，在BIST電路3中，當泵電路31-N以及切換電路33並未開啟時，其輸出端變成高阻抗的狀態，且不會輸出輸出電壓。
從測試裝置1來的外部參考電壓EVref透過多用途探測墊MP以及MOS電晶體Q1施加至節點A，節點A連接至MOS電晶體Q2的閘極(控制端)，其中MOS電晶體Q1根據控制訊號Tsw開啟或關閉(MOS電晶體Q1為一開關元件，其開啟或關閉以決定是否輸入從測試裝置1來的外部參考電壓EVref)。此外，從切換電路33來的內部電壓Vin施加至節點A。MOS電晶體Q3和Q4組成一電流鏡電路。當偏移電流Ioffset流過MOS電晶體Q4時，對應的電流(其值等於偏移電流Ioffset)流過MOS電晶體Q3。舉例而言，當MOS電晶體Q3和Q4具有相同的尺寸時，流過二電晶體的電流相等。而當MOS電晶體Q3和Q4具有不同的尺寸時，流過二電晶體的電流的電流比根據二電晶體的尺寸比而改變。上述對應的電流以及時脈電流Iclock結合而成為總電流Itotal，總電流Itotal流過MOS電晶體Q2。其關係如下列式3所示。
[式3]Itotal=Iclock+Ioffset。
如上列所述的BIST電路3中，從測試裝置1來的外部參考電壓Evref透過多用途探測墊MP以及MOS電晶體Q1施加至節點A，節點A連接至MOS電晶體Q2的閘極，而MOS電晶 體Q2構成時脈產生器34的電源電流源。時脈產生器34所產生的時脈的時脈頻率根據節點A之電壓VA的一公式而改變。在調整控制器35控制偏移電流Ioffset以使時脈計數器所計數的計數值符合預定目標值Ncref之後，MOS電晶體Q1關閉，然後內部電壓Vin施加至節點A以檢查時脈的計數值。在此，調整控制器35進行控制以藉由改變調整碼TC來使時脈的計數值與目標值Ncref之相符，並因此改變內部電壓Vin(Vin=內部電壓VN或Vref)。此時，內部電壓Vin將與外部參考電壓EVref一致。
第2圖為第1圖之時脈產生器34的詳細組成的電路圖。在第2圖中，時脈產生器34包括環狀振盪器(ring oscillator)，此環狀振盪器包括由MOS電晶體Q11和Q12所組成的反相器41、由MOS電晶體Q13和Q14所組成的反相器42以及由MOS電晶體Q15和Q16所組成的反相器43，其中這些反相器環狀連接在一起。MOS電晶體Q17和Q43用以根據致能訊號EN控制輸出。時脈CLK從反相器43的輸出端輸出。除此之外，MOS電晶體Q50、Q51、Q21、Q31和Q41位於用於正極側之電源電流的電路，MOS電晶體Q50、Q51、Q21、Q31和Q41構成電流鏡電路。在此電流鏡電路中，對應於流過MOS電晶體Q50之時脈電流Iclock的電流流至環狀振盪器。MOS電晶體Q52、Q53、Q22、Q23、Q32、Q33和Q44位於用於負極側之電源電流的電路。電容C3和C4具有用以調整環狀振盪器的時脈頻率的電容值。
在上述時脈產生器34中，當時脈電流Iclock改變時，施加至環狀振盪器的電源電流也對應改變，因此會改變時 脈頻率。更具體地說，當時脈電流Iclock變大時，時脈頻率也會變大。
第3圖為第1圖之調整控制器35所進行的內部電壓調整操作的流程圖。在第3圖中，與第13圖相同的步驟以相同的標號表示。
如第3圖所示，在步驟S11中，外部參考電壓EVref施加至節點A。在步驟S12中，將偏移電流Ioffset設定為0。接著，在步驟S13中，計數每1ms的時脈。在步驟S14中，判斷計數值Ncc是否小於Ncref。若步驟S14的結果為是，則前進至步驟S1。若步驟S14的結果為否，則前進至步驟S15。在步驟S15中，將偏移電流增加一預定量以降低時脈頻率，然後回到步驟S13。在步驟S1中，將內部電壓Vin設定為對應於第一調整碼(初始值)的電壓。也就是說，將調整碼TC設定為1。在步驟S2中，切換至記憶體的寫入模式。在步驟S3中，為了電路寫入操作的安定性，待命例如20μs。在步驟S4A中，將內部電壓Vin施加至節點A。在步驟S5A中，待命例如0.1ms。接著，在步驟S21中，計數每1ms的時脈。在步驟S22中，判斷計數值Ncc是否大於Ncref。若步驟S22的結果為否，則前進至步驟S8。在步驟S8中，藉由將調整碼TC增加1以將內部電壓Vin增加一預定量，然後回到步驟S2。若步驟S22的結果為是，則此操作結束。
上述實施例具有下列特殊效果：
(1)比較第3圖與第13圖，雖然第3圖多了步驟S11~S15，但第3圖的操作時間大幅縮減。在第3圖中，步驟S5A的待命時間為大約0.1ms，且在步驟S21中，內部電壓和外部參 考電壓的比較只進行一次以計數每1ms的時脈。反觀第13圖，步驟S5的待命時間需要10ms且必須量測內部電壓10次以計算其平均值。因此，相較於第13圖，第3圖的操作時間可大幅縮減。
(2)由於外部參考電壓EVref(例如為24V)可通過MOS電晶體Q1，因此，不需要電阻分壓電路。
(3)內部電壓Vin可直接施加至節點A，因此不會增加消耗電流。除此之外，也可以消除由不準確之電阻分壓比所造成的偏差。
(4)當提供從泵電路31-1~31-N來的電壓時，由於消耗電流不會流過電阻，上述調整可在與實際記憶體操作時相同的負載下進行。
(5)由於沒有使用電阻分壓電路36和比較器37，上述調整不會受電阻差異或比較器偏移的影響。
(6)由於時脈產生器具有相當簡單的組成，計數值的比較也相當簡單，因此BIST電路3可具有比習知例更為簡單的組成。
(7)如上所述，內部電壓Vin的調整可精確進行。
對於例如NAND型快閃記憶體而言，上述實施例具有非常精細的解析度(resolution)。以下將敘述本實施例的解析度。第4圖為第1圖之節點A的電壓VA與10000 CLK期間之間的關係的示意圖。如第4圖所示，舉例而言，在調整偏移電流Ioffset之後，當節點電壓VA的目標值為30V且10000 CLK期間(Tvref)為1ms時，50mV的電壓差在10000 CLK期間上會有2.6% 的偏移，也就是260個週期。因此，其電壓解析度為0.2mV，其根據下列式子計算：[式4]50mV/260週期=0.2mV。
在實際NAND型快閃記憶體的量測中，10mV為正確量測的極限值。因此，根據本實施例之裝置以及方法的解析度非常好。
第二實施例
第5圖所示為根據第二實施例之NAND型快閃記憶體2A的示意圖。根據第二實施例之NAND型快閃記憶體2A包括BIST電路3A。BIST電路3A與第1圖之BIST電路3的差異在於：
(1)電容C1插入於節點A以及切換電路33的輸出端之間。
(2)電容C2插入於節點A以及接地之間。
在第5圖中，電容C1的電容值被設定為與電容C2的電容值相等。舉例而言，當外部參考電壓EVref為15V時，內部電壓Vin可被設定為30V(EVref的兩倍)。也就是說，在電容C1和C2被重新設定以放電至0V之後，藉由將內部電壓Vin施加於電容C1和C2，在節點A上會產生內部電壓Vin之一半的電壓。電容C1和C2構成一電容分壓電路38。除此之外，外部參考電壓EVref施加至多用途探測墊MP，MOS電晶體Q1藉由控制訊號Tsw開啟以將外部參考電壓EVref施加至節點A，偏移電流Ioffset被調整，且時脈頻率被調整至Ncref。接著，在電容C1和C2被重新設定之後，MOS電晶體Q1關閉，因此節點A為浮動。此時若提供內部電壓Vin，則如上所述，節點A上的電壓為 內部電壓Vin的一半。因此，在調整調整碼TC之後，內部電壓Vin為外部參考電壓EVref的兩倍。在此，操作時間只會延遲重新設定所需要的時間，但在內部電壓Vin比外部參考電壓EVref高時還是有效。舉例而言，當內部電壓Vin為30V時，相對於一般外部參考電壓EVref為1.3V的情況下，誤差可改善至1/10以下。
在上述實施例中，內部電壓Vin藉由電容C1和C2進行電容分壓，但本發明並不侷限於此。舉例而言，內部電壓Vin也可以藉由對應於電容C1和C2的2個電阻進行電阻分壓。
第三實施例
第6圖所示為根據第三實施例之NAND型快閃記憶體2B的示意圖。根據第三實施例之NAND型快閃記憶體2B包括BIST電路3B。BIST電路3B與第1圖之BIST電路3的差異在於：
(1)BIST電路3B包括MOS電晶體Q61、Q62和Q63，其具有不同尺寸，且這些電晶體取代電源電流源的MOS電晶體Q2。
(2)MOS電晶體Q61、Q62和Q63分別透過選擇MOS電晶體Q64、Q65和Q66連接至MOS電晶體Q3和時脈產生器34。
在第6圖中，MOS電晶體Q61、Q62和Q63的閘極連接至節點A，MOS電晶體Q61、Q62和Q63的汲極連接至接地，而MOS電晶體Q61、Q62和Q63的源極分別透過選擇MOS電晶體Q64、Q65和Q66連接至MOS電晶體Q3和時脈產生器34。除此之外，從調整控制器35來的選擇訊號SEL1、SEL2和SEL3分別連接至選擇MOS電晶體Q64、Q65和Q66，並用來選擇其中一個 MOS電晶體。在如上所述之BIST電路3B中，由於MOS電晶體Q61、Q62和Q63的尺寸皆不同，藉由根據與時脈電流Iclock有關之內部電壓Vin的值選擇其中一個電晶體，可以設定至最適合之MOS電晶體的偏壓條件。因此，相較於第一實施例，本實施例可以提昇時脈頻率的量測準確度，也就是提昇內部電壓的量測準確度。
第四實施例
第7圖所示為根據第四實施例之NAND型快閃記憶體2C的示意圖。根據第四實施例之NAND型快閃記憶體2C包括BIST電路3C。BIST電路3C與第1圖之BIST電路3的差異在於：
(1)刪除用於決定是否輸入外部參考電壓EVref的MOS電晶體Q1。
(2)包括MOS電晶體Qa、Qb和Qc，其取代電源電流源的MOS電晶體Q2，並具有不同尺寸。
(3)包括選擇MOS電晶體Q71、Q72和Q73，其分別與MOS電晶體Qa、Qb和Qc串聯連接。
(4)包括MOS電晶體Q81和Q82，作為選擇性輸入外部參考電壓EVref的開關元件。
在第7圖中，MOS電晶體Qa的閘極連接至節點A的節點電壓VA，MOS電晶體Qb的閘極連接至節點B的節點電壓VB並透過MOS電晶體Q82連接至多用途探測墊MP，MOS電晶體Qc的閘極連接至節點C的節點電壓VC並透過MOS電晶體Q81連接至多用途探測墊MP。MOS電晶體Qa、Qb和Qc的汲極連接至MOS電晶體Q3以及時脈產生器34，而MOS電晶體Qa、Qb和 Qc的源極分別透過選擇MOS電晶體Q71、Q72和Q73接地。除此之外，從調整控制器35來的選擇訊號SEL11、SEL12和SEL13分別連接至選擇MOS電晶體Q71、Q72和Q73，並用來選擇其中一個MOS電晶體。從測試裝置1來的外部參考電壓EVref透過多用途探測墊MP施加至節點A，並透過MOS電晶體82施加至節點B，透過MOS電晶體81施加至節點C。除此之外，選擇MOS電晶體Q71、Q72和Q73實質上具有相同尺寸。
在如上所述之BIST電路3C中，作為輸入開關元件的MOS電晶體已被刪除，從測試裝置1透過多用途探測墊MP輸入之外部參考電壓EVref、從切換電路33來的內部電壓Vin以及從泵電路31-N來的高電壓VPP(VPP>VN)分別由MOS電晶體Qa、Qb和Qc接收。然後，配置MOS電晶體Q81和Q82，MOS電晶體Q81和Q82為用來補償預先量測之MOS電晶體Qa、Qb和Qc的電晶體差異的效果的開關元件。
(步驟SS1)首先，關閉切換電路33，將EVref施加至多用途探測墊MP，將偏移電流Ioffset設定為預定的初始值。MOS電晶體Q81和Q82由控制訊號SW1和SW2關閉，MOS電晶體Q71由選擇訊號SEL11開啟。因此，只有MOS電晶體Qa正在操作。計數當時的時脈，並且藉由調整Ioffset以調整此計數值至與Ncref相符。
(步驟SS2)接著，MOS電晶體Q82由控制訊號SW2開啟，MOS電晶體Q71由選擇訊號SEL11關閉，且MOS電晶體Q72由選擇訊號SEL12開啟。因此，只有MOS電晶體Qb正在操作。在藉由計數當時之時脈以量測計數值Nb之後，偏移電流 Ioffset被增加或減少以使計數值Nb與Ncref相等，且偏移電流Ioffset增加或減少的量被設定至記憶體中。藉此，可補償MOS電晶體Qa和Qb之間的電晶體差異。
(步驟SS3)接著，MOS電晶體Q82由控制訊號SW2關閉，MOS電晶體Q81由控制訊號SW1開啟，MOS電晶體Q72由選擇訊號SEL12關閉，且MOS電晶體Q73由選擇訊號SEL13開啟。因此，只有MOS電晶體Qc正在操作。在藉由計數當時之時脈以量測計數值Nc之後，偏移電流Ioffset被增加或減少以使計數值Nc與Ncref相等，且偏移電流Ioffset增加或減少的量被設定至記憶體中。藉此，可補償MOS電晶體Qa和Qc之間的電晶體差異。
(步驟SS4)接著，MOS電晶體Q81和Q82分別由控制訊號SW1和SW2關閉。
(步驟SS5)接著，只有MOS電晶體Qa藉由選擇訊號SEL11進行操作，並計數有關外部參考電壓EVref之時脈計數值Vcref。只有MOS電晶體Qc藉由選擇訊號SEL13進行操作，用來補償MOS電晶體Qa和Qc之間的電晶體差異的偏移電流Ioffse被設定，計數有關內部電壓Vin之時脈計數值Vcc，並執行第3圖所示的內部電壓調整操作。
(步驟SS6)接著，只有MOS電晶體Qa藉由選擇訊號SEL11進行操作，並計數有關外部參考電壓EVref之時脈計數值Vcref。只有MOS電晶體Qb藉由選擇訊號SEL12進行操作，用來補償MOS電晶體Qa和Qb之間的電晶體差異的偏移電流Ioffse被設定，計數有關高電壓VPP之時脈計數值Vcc，並執行第3圖 所示的內部電壓調整操作。
在上述第四實施例當中，用作輸入開關元件的MOS電晶體Q1被刪除。從測試裝置1透過多用途探測墊MP輸入的外部參考電壓EVref、從切換電路33來的內部電壓Vin以及從泵電路31-N來的高電壓VPP(VPP>Vin)分別由MOS電晶體Qa、Qb和Qc接收。接著，MOS電晶體Qa、Qb和Qc之間的電晶體差異被補償。藉此，將較於習知例，由於內部電壓Vin和高電壓VPP(例如30V)分別由各自的電路量測，可更精確地高電壓VPP。
在上述第四實施例當中，於步驟SS2和SS3，偏移電流Ioffset被增加或減少以使時脈計數值與Ncref相等，且增加或減少的量被設定至記憶體中。因此，可補償MOS電晶體Qa和Qb之間或MOS電晶體Qa和Qc之間的電晶體差異。儘管如此，本發明並不侷限於此。舉例而言，首先如步驟SS2和SS3所示，儲存偏移電流Ioffset增加的量或減少的量，然後偏移電流Ioffset被設定為用於上述三個調整操作範例的相同的值。並且，藉由改變與偏移電流Ioffset增加的量或減少的量相等的時脈頻率或時脈計數值，以補償MOS電晶體Qa和Qb之間或MOS電晶體Qa和Qc之間的電晶體差異。
在上述第四實施例中，高電壓VPP和BIST電路中連接至高電壓VPP的電路可被移除。
第五實施例
第8圖所示為根據第五實施例之NAND型快閃記憶體2D的示意圖。根據第五實施例之NAND型快閃記憶體2D包括 BIST電路3D，其與第四實施例之BIST電路3C具有相同的效果。BIST電路3D與第7圖之BIST電路3C的差異在於：
(1)BIST電路3D包括與第一實施例有關之MOS電晶體Q1以及由控制訊號SEL11的MOS電晶體Q1A，並取代MOS電晶體Q81和Q82。
在本實施例中，為了使用與第一實施例有關之MOS電晶體Q1(開關元件)，MOS電晶體Q1A(開關元件)取代MOS電晶體Q81和Q82而被包含於BIST電路3D中。因此，可以實現與第四實施例相同的效果。在第8圖中，外部參考電壓EVref透過多用途探測墊MP和MOS電晶體Q1A施加至節點B。
在上述之BIST電路3D中，從測試裝置1透過多用途探測墊MP輸入的外部參考電壓EVref、從切換電路33來的內部電壓Vin以及從泵電路31-N來的高電壓VPP(VPP>Vin)分別由MOS電晶體Qa、Qb和Qc接收。並設置MOS電晶體Q1和Q1A，也就是用來補償事先量測之MOS電晶體Qb和Qc之間的電晶體差異的開關元件。本實施例為第一實施例和第四實施例的結合：
(1)如第一實施例所示，外部參考電壓EVref與內部電壓Vin之間的比較係藉由MOS電晶體Qa進行。
(2)如第四實施例所示，外部參考電壓EVref與高電壓VPP之間的比較係藉由MOS電晶體Qb和Qc進行。
(步驟SS11)首先，關閉切換電路33，將對應於內部電壓Vin的外部參考電壓EVref施加至多用途探測墊MP。偏移電流Ioffset被設定為預定的初始值。MOS電晶體Q1由控制訊號 Tsw開啟，MOS電晶體Q1A由控制訊號SW11關閉，MOS電晶體Q71由選擇訊號SEL11開啟。因此，只有MOS電晶體Qa正在操作。計數當時的時脈，並且藉由調整Ioffset以調整此計數值至與Ncref相符。上述流程與第3圖之步驟S11~S15相似。
(步驟SS12)接著，進行內部電壓Vin的調整流程。MOS電晶體Q1由控制訊號Tsw關閉。切換電路33被開啟以輸出內部電壓Vin，且內部電壓Vin施加至節點A。MOS電晶體Q71由選擇訊號SEL11開啟。因此，只有MOS電晶體Qa正在操作。在藉由計數當時之時脈以量測計數值Na之後，藉由改變對應內部電壓之調整碼調整內部電壓Vin，以使計數值Na成為Ncref。當Na=Ncref時，調整結束。上述流程與第3圖之步驟S1~S8~結束之流程的一部分相似。上述步驟SS11和SS12的流程相當於第一實施例。
(步驟SS13)接著，進入到泵電路31-N所輸出的高電壓VPP的調整。由於在高電壓VPP的調整中會使用MOS電晶體，需要先補償MOS電晶體之間的電晶體差異。在本實施例中，因為高電壓VPP是所有內部電壓中最高的電壓，將會在高電壓VPP不可在沒有降壓的情況下通過MOS電晶體(例如第8圖之Q1和Q1A)的例子中說明高電壓VPP。當閘電壓為高電壓VPP且汲極電壓為高電壓VPP時，可從源極輸出的電壓為VPPI(VPPI<VPP，舉例而言，VPPI至少比VPP小預定的閾值電壓)。
當泵電路31-N關閉且對應至高電壓VPPI的外部參考電壓EVref施加至多用途探測墊MP時，偏移電流Ioffset被設 定為預定的初始值。MOS電晶體Q1由控制訊號Tsw關閉，MOS電晶體Q1A由控制訊號SW11關閉，MOS電晶體Q71和Q72由選擇訊號SEL11和SEL12關閉，且MOS電晶體Q73由選擇訊號SEL13開啟。因此，只有MOS電晶體Qc正在操作。在藉由計數當時之時脈以量測計數值Nc之後，偏移電流Ioffset被增加或減少以使計數值Nc與Ncref相等，且偏移電流Ioffset增加或減少的量被設定至記憶體中。上述與MOS電晶體Qc有關的流程與第3圖之步驟S11~S15相似。在此，參考值Ncref可與步驟SS11和SS12中的參考值不同。
(步驟SS14)接著，MOS電晶體Q1A由控制訊號SW11開啟，MOS電晶體Q71和Q73由選擇訊號SEL11和SEL13關閉，且MOS電晶體Q72由選擇訊號SEL12開啟。因此，只有MOS電晶體Qb正在操作。在藉由計數當時之時脈以量測計數值Nb之後，偏移電流Ioffset被增加或減少以使計數值Nb與Ncref相等，且偏移電流Ioffset增加或減少的量被設定至記憶體中。上述與MOS電晶體Qb有關的流程與第3圖之步驟S11~S15相似。藉此，可補償MOS電晶體Qb和Qc之間的電晶體差異。
(步驟SS15)接著，進行高電壓VPP的調整操作。MOS電晶體Q1A由控制訊號SW11關閉，對應於原始高電壓VPP的外部參考電壓EVref施加至多用途探測墊MP，對應於Qc於步驟SS13所得的偏移電流Ioffset被設定，MOS電晶體Q71和Q72由選擇訊號SEL11和SEL12關閉，且MOS電晶體Q73由選擇訊號SEL13開啟。因此，只有MOS電晶體Qc正在操作，且計數值NcP的量測係藉由計數當時時脈而進行。
(步驟SS16)電晶體Q1A由控制訊號SW11關閉，泵電路31-N開啟，且高電壓VPP施加至節點B。對應於Qb於步驟SS14所得的偏移電流Ioffset被設定，MOS電晶體Q72由選擇訊號SEL12開啟且MOS電晶體Q71和Q73由選擇訊號SEL11和SEL13關閉。因此，只有MOS電晶體Qb正在操作。在藉由計數當時之時脈以量測計數值Nb之後，藉由改變對應高電壓VPP的調整碼調整高電壓VPP，以使計數值Nb與步驟SS15中所得的計數值NcP相等。當Nb=NcP時，調整結束。因此，高電壓VPP被設定為與目標電壓相等之外部參考電壓EVref。
雖然在步驟SS15和SS16中，補償係在比高電壓VPP低之電壓VPPI的一點進行，還是可以藉由量測電壓VPPI的多個點並利用線性外推法精確地補償偏移電流，或者計數值NcP的補償也可以類似的方式進行。除此之外，步驟SS14和SS15的順序可對換。
在上述第五實施例中，在進行與第一實施例相同的步驟之後，從測試裝置1透過多用途探測墊MP輸入的外部參考電壓EVrefPI和EVrefP、從切換電路33來的內部電壓Vin以及從泵電路31-N來的高電壓VPP分別由MOS電晶體Qa、Qb和Qc接收。然後，可以補償MOS電晶體Qb和Qc之間的電晶體差異。有鑑於此，相較於習知技術，由於內部電壓Vin和高電壓VPP(例如30V)可分別由其各自的電路量測，因此可以更精確地量測高電壓VPP。
除此之外，在第五實施例的操作中，在與第一實施例相同之SS11~SS12後面的後半部(SS13~SS16)可應用至 第四實施例。
在上述第五實施例中，於步驟SS13和SS14，偏移電流被增加或減少以使計數值與預定的參考值Ncref相等，並量測且儲存偏移電流增加或減少的量。因此，可補償MOS電晶體Qb和Qc之間的電晶體差異。儘管如此，本發明並不侷限於此。舉例而言，首先如步驟SS13和SS14所示，儲存偏移電流Ioffset增加的量或減少的量，然後偏移電流Ioffset被設定為如上述二個調整操作範例中所使用的值。因此，藉由改變與偏移電流Ioffset增加的量或減少的量相等的時脈頻率或時脈計數值，可補償MOS電晶體Qb和Qc之間的電晶體差異。
在上述實施例中，NAND型快閃記憶體被用於說明本發明之實施例，然而本發明並不侷限於此。本發明之實施例也可應用至具有NOR型快閃記憶體的半導體電路裝置、動態隨機存取記憶體或其他任何半導體記憶體裝置。
在上述實施例中，雖然從測試裝置1來的外部參考電壓EVref被用作參考電壓，但本發明並不侷限於此。舉例而言，也可使用產生於半導體電路裝置(例如記憶體晶片)內部的預定參考電壓。
在上述實施例中，雖然產生複數個內部電壓V1~VN，但本發明並不侷限於此。舉例而言，也可產生至少一內部電壓。
與第三習知例的差異
在根據第11圖之第三習知例的內部電壓產生電路300中，根據參考時脈的頻率fref控制內部電源電壓V0，並使用 電壓控制振盪單元302，就像與本發明實施例有關之電路一樣。儘管如此，在與本發明實施例有關之電路中，與第三習知例的差異在於內部電源電壓V0並不是直接被控制。在此種情況下，參考時脈的頻率fref比內部電源電壓V0更重要。藉由使用第2圖的環狀振盪器，頻率fv被設定為與參考時脈的頻率fref一致，藉此控制內部電源電壓V0。因此，將內部電源電壓V0當作電源的邏輯電路的操作頻率為頻率fref。
如上所示，本發明提供一種內部電壓調整電路，其具有較簡單的組成，並提供其內部電壓調整方法。根據本發明之內部電壓調整電路和方法並不使用電阻分壓電路以及比較器，因此上述內部電壓調整電路和方法可操作於比習知例小的消耗電流。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。
1‧‧‧測試裝置
2‧‧‧NAND型快閃記憶體
3‧‧‧BIST電路
10‧‧‧NAND型快閃記憶體區塊
10R‧‧‧資料暫存器
20‧‧‧控制器
21‧‧‧RB#控制器
30‧‧‧參考電壓產生器
31-1、...、31-N‧‧‧泵電路
32-1、...、32-N‧‧‧內部電壓產生器
33‧‧‧切換電路
34‧‧‧時脈產生器
35‧‧‧調整控制器
MP‧‧‧多用途探測墊

Claims (17)

  1. 一種內部電壓調整電路，包括：一控制裝置，利用一時脈的計數值的變化調整一內部電壓，其中一半導體裝置的一內部電壓產生器產生該內部電壓，一時脈產生器根據流過該時脈產生器之一電源電流源之一電晶體的電流產生該時脈；其中當一預定參考電壓施加至該電晶體之控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第一計數值，當該內部電壓施加至該電晶體之該控制端時，該控制裝置計數該時脈產生器所產生之該時脈的第二計數值，且該控制裝置控制該內部電壓產生器所產生之該內部電壓以使該第二計數值實質上與該第一計數值一致。
  2. 如申請專利範圍第1項所述之內部電壓調整電路，更包括：一電流源，產生一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流；其中該控制裝置控制該偏移電流，以使當該預定參考電壓施加至該電晶體之該控制端時，該時脈產生器所產生之該時脈的該第一計數值為一預定值。
  3. 如申請專利範圍第1項所述之內部電壓調整電路，更包括：一電壓分壓電路，藉由電容分壓或電阻分壓將該內部電壓分壓至一預定的分壓電壓，並將該分壓電壓施加至該電晶體之該控制端。
  4. 如申請專利範圍第2項所述之內部電壓調整電路，更包括：一電壓分壓電路，藉由電容分壓或電阻分壓將該內部電壓 分壓至一預定的分壓電壓，並將該分壓電壓施加至該電晶體之該控制端。
  5. 如申請專利範圍第1項所述之內部電壓調整電路，更包括：複數個電晶體，包含於該時脈產生器之該電源電流源；以及一選擇裝置，選擇性地操作該等電晶體其中之一；其中該控制裝置將複數個內部電壓施加至該等電晶體的控制端，並藉由透過該選擇裝置依序且選擇性地操作該等電晶體，以調整該等內部電壓。
  6. 如申請專利範圍第2項所述之內部電壓調整電路，更包括：複數個電晶體，包含於該時脈產生器之該電源電流源；以及一選擇裝置，選擇性地操作該等電晶體其中之一；其中該控制裝置將複數個內部電壓施加至該等電晶體的控制端，並藉由透過該選擇裝置依序且選擇性地操作該等電晶體，以調整該等內部電壓。
  7. 如申請專利範圍第3項所述之內部電壓調整電路，更包括：複數個電晶體，包含於該時脈產生器之該電源電流源；以及一選擇裝置，選擇性地操作該等電晶體其中之一；其中該控制裝置將複數個內部電壓施加至該等電晶體的控制端，並藉由透過該選擇裝置依序且選擇性地操作該等電晶體，以調整該等內部電壓。
  8. 如申請專利範圍第4項所述之內部電壓調整電路，更包括： 複數個電晶體，包含於該時脈產生器之該電源電流源；以及一選擇裝置，選擇性地操作該等電晶體其中之一；其中該控制裝置將複數個內部電壓施加至該等電晶體的控制端，並藉由透過該選擇裝置依序且選擇性地操作該等電晶體，以調整該等內部電壓。
  9. 如申請專利範圍第5項所述之內部電壓調整電路，其中該等電晶體包括一第一電晶體以及一第二電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一開關元件施加於該第二電晶體之控制端，且該內部電壓施加於該第二電晶體之該控制端。
  10. 如申請專利範圍第5項所述之內部電壓調整電路，其中該等電晶體包括一第一電晶體、一第二電晶體以及一第三電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一第一開關元件施加於該第二電晶體之控制端，該參考電壓透過一第二開關元件施加於該第三電晶體之控制端，該內部變壓施加於該第二電晶體之該控制端，且較該內部電壓高之一高電壓施加於該第三電晶體之該控制端。
  11. 如申請專利範圍第1項所述之內部電壓調整電路，更包括：複數個電晶體，包含於該時脈產生器之該電源電流源；一選擇裝置，選擇性地操作該等電晶體其中之一；以及一電流源，產生一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流；其中該參考電壓與至少一內部電壓分別施加於該等電晶體 中之一對應電晶體的控制端；其中在藉由施加一預定的相同電壓至該等電晶體之控制端以補償該等電晶體之間的差異之後，透過該選擇裝置依序且選擇性地操作該等電晶體，並且控制該偏移電流以使該時脈產生器所產生之該時脈的複數個計數值皆相等。
  12. 如申請專利範圍第11項所述之內部電壓調整電路，其中該等電晶體包括一第一電晶體，該參考電壓施加於該第一電晶體之控制端，且該內部電壓施加於該第一電晶體之該控制端。
  13. 如申請專利範圍第11項所述之內部電壓調整電路，其中該等電晶體包括一第一電晶體以及一第二電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一開關元件施加於該第二電晶體之控制端，且該內部電壓施加於該第二電晶體之該控制端。
  14. 如申請專利範圍第11項所述之內部電壓調整電路，其中該等電晶體包括一第一電晶體、一第二電晶體以及一第三電晶體，該參考電壓施加於該第一電晶體之控制端，該參考電壓透過一第一開關元件施加於該第二電晶體之控制端，該參考電壓透過一第二開關元件施加於該第三電晶體之控制端，該內部變壓施加於該第二電晶體之該控制端，且較該內部電壓高之一高電壓施加於該第三電晶體之該控制端。
  15. 一種半導體裝置，包括如申請專利範圍第1項所述之內部電壓調整電路。
  16. 一種內部電壓調整方法，利用一時脈產生器根據流過該時脈產生器之一電源電流源之一電晶體的電流所產生之時脈的計數值，以調整一半導體電路裝置之一內部電壓產生器所產生之一內部電壓，包括：當一預定參考電壓施加於該電晶體之控制端時計數該時脈產生器所產生之該時脈的第一計數值；以及當該內部電壓施加於該電晶體之該控制端時計數該時脈產生器所產生之該時脈的第二計數值，並且控制該內部電壓產生器所產生之該內部電壓，以使該第二計數值實質上與該第一計數值一致。
  17. 如申請專利範圍第16項所述之內部電壓調整方法，更包括：控制一電流源所產生之一偏移電流，其中該偏移電流被加總至流過該電源電流源之該電晶體的該電流，以使當該預定參考電壓施加至該電晶體之該控制端時，該時脈產生器所產生之該時脈的該第一計數值為一預定值。
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