CN111656447B - 用于时钟信号抖动产生的技术 - Google Patents

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Abstract

一种装置(10)可包含集成电路及定位于所述集成电路上的抖动产生器(48)。所述抖动产生器(48)可包含响应于时钟输入信号(CLOCK IN)产生随机数的随机数产生器(54)。所述抖动产生器(48)还可包含接收所述时钟输入信号(CLOCK IN)的引起延迟电路系统(52,100)，其中所述引起延迟电路系统(52,100)可产生延迟时钟输入信号。所述抖动产生器(48)还可包含接收所述随机数、所述延迟时钟输入信号及所述时钟输入信号(CLOCK IN)的相位混合器(50)，其中所述相位混合器(50)额外地输出具有所述时钟输入信号且具有抖动的时钟输出信号(CLOCK OUT)。

Description

用于时钟信号抖动产生的技术
背景技术
本发明大体上涉及存储器装置，且更特定来说，涉及在存储器装置的经传输计时信号(clocking signal)上发现的抖动。
本章节希望向读者介绍可与在下文描述及/或主张的本技术的各种方面有关的各种技术方面。据信，此论述有助于对读者提供背景信息以促进更好地理解本发明的各种方面。因此，应了解，这些陈述应在此意义上阅读而非作为现有技术的认可。
一般来说，计算系统可包含在操作中经由电信号传递信息的电子装置。例如，计算系统可包含通信地耦合到存储器装置(例如实施于双列直插存储器模块(DIMM)上的动态随机存取存储器(DRAM))的处理器。以此方式，处理器可与存储器装置通信以例如检索可执行指令、检索待通过处理器处理的数据及/或存储从处理器输出的数据。
随时间的流逝，这些电信号的质量可能归因于例如电子装置的组件的老化而降级。电信号的降级可增加困扰系统的时钟抖动的可能性，其中时钟抖动涉及计时信号偏离所要计时模型使得计时信号的上升边缘早于或晚于所要上升边缘时间以不可预测模型出现，使得补偿抖动具有挑战性。为促进提高操作可靠性，可在完成制造之前例如通过外部验证装置验证存储器装置响应于极端时钟抖动电平的性能。在一些例子中，外部验证装置可在存储器装置已完成制造之后(例如，在顾客将存储器装置返还给制造商的事件中或在制造商装运存储器装置以供销售之前)对存储器装置的操作执行诊断。在一些例子中，可基于分析指示输入到存储器装置及/或从所述存储器装置输出的数据的信号，而非基于存储器装置如何在存储器装置的子组件之间在内部对时钟抖动作出响应而验证所述存储器装置的操作。换句话说，可通过使用外部验证装置对存储器装置及/或计算装置执行验证活动而实现操作监测的准确性。此外，可通过将外部验证装置限制于制造过程中可通过外部验证装置执行验证活动的阶段而实现操作监测的准确性。
附图说明
在阅读以下具体实施方式且参考图式之后可更好地理解本发明的各种方面，其中：
图1是根据实施例的存储器装置的框图；
图2是根据实施例的图1的存储器装置的抖动产生器的框图；
图3是根据实施例的图2的抖动产生器的随机数产生器的框图；
图4A是根据实施例的图2的抖动产生器的模拟操作的图表；
图4B是根据实施例的图2的抖动产生器的模拟操作的图表；
图5A是根据实施例的图2的抖动产生器的模拟操作的图表；
图5B是根据实施例的图2的抖动产生器的模拟操作的图表；
图6是根据实施例的图2的抖动产生器的框图；
图7A是根据实施例的图6的抖动产生器的模拟操作的图表；
图7B是根据实施例的图6的抖动产生器的模拟操作的图表；
图8A是根据实施例的图6的抖动产生器的模拟操作的图表；
图8B是根据实施例的图6的抖动产生器的模拟操作的图表；
图9是根据额外实施例的图2的抖动产生器的另一实施例的框图；及
图10是根据实施例的图9的抖动产生器的可变延迟块的框图。
具体实施方式
下文将描述一或多个特定实施例。为了提供这些实施例的简明描述，本说明书中未描述实际实施方案的全部特征。应了解，在任何此实际实施方案的研发中(如在任何工程或设计项目中)，进行许多实施方案特定决策以实现研发者的可随实施方案变化的特定目标，例如符合系统相关及业务相关限制。此外，应了解，此研发努力可能是复杂的且耗时的，但对于获益于本发明的所属领域的一般技术人员来说仍将为常规设计、制作及制造任务。
当引入本发明的各项实施例的元件时，冠词“一个”及“所述”希望意味着存在所述元件中的一或多者。术语“包括”、“包含”及“具有”希望为包含性且意味着可存在除所列出元件之外的额外元件。另外，应了解，对本发明的“一个实施例”或“实施例”的引用并不希望解释为排除还并有所叙述特征的额外实施例的存在。
一般来说，计算系统可包含在操作中经由电信号传递信息的电子装置。例如，计算系统中的电子装置可包含通信地耦合到存储器的处理器。以此方式，处理器可与存储器通信以检索可执行指令、检索待通过处理器处理的数据及/或存储从处理器输出的数据。
随时间的流逝，这些电信号可能归因于时序差异及组件老化而降级。在老化发生时，抖动可被引入到计算系统的一或多个计时信号。电子装置可对时钟抖动敏感且因此时钟抖动可能以不可预测的方式影响电子装置的性能，除非验证电子装置的性能以特定方式对时钟抖动作出响应。
可使用外部验证装置来验证电子装置对时钟抖动的性能。外部验证装置可产生具有抖动的时钟信号且可在计算系统的一或多个电子装置包含于计算系统中之前将具有抖动的时钟信号施加到所述一或多个电子装置，及/或可将抖动施加到整个计算系统。例如，在计算系统的电子装置被安装于计算系统中时使用外部验证装置验证所述电子装置可引起复杂性，这是因为所述电子装置可能无法耦合到外部验证装置。
为促进提高电子装置的操作可靠性，本发明提供用于在电子装置(例如存储器装置)中实施裸片上抖动产生器以在选定计时信号上产生抖动而能够验证电子装置对一定量的时钟抖动的行为的技术。通过使用裸片上抖动产生器，存储器装置可在验证活动期间保持在计算装置内部，且因此可在将存储器装置部署于计算装置中之前、期间及之后(例如，与半导体集成电路研发相关联的各种硅验证(silicon validation)阶段)及/或在顾客使用计算装置之前、期间及之后(例如，在顾客购买及/或顾客使用之后将计算装置交给制造商进行调试)评估存储器装置的性能。包含于存储器装置上的抖动产生器可：接收选定计时信号；使用选定计时信号产生随机数；使用选定计时信号产生延迟计时信号；及使用随机数、延迟计时信号及选定计时信号作为到相位混合器的输入，以将选定计时信号与延迟计时信号随机地混合在一起而产生具有抖动的输出计时信号。应注意，通过本文中描述的技术，可使用与电子装置相关联的任何合适计时信号(例如，时钟信号)来产生具有抖动的计时信号。
在一些实施例中，可包含额外电容器以填入与输出计时信号相关联的抖动分布。此外，在一些实施例中，操作模式选择信号可指示用于施加到选定计时信号的可变延迟量及可变电容量，以针对特定验证活动设计施加到选定计时信号的抖动。例如，验证存储器装置的第一组件可使用第一抖动分布，而验证存储器装置的第二组件可使用第二抖动分布。操作模式选择信号可在产生第一抖动分布与产生第二抖动分布之间切换(toggle)抖动产生器的性能。
现参考图，图1是说明存储器装置10的特定特征的简化框图。明确来说，图1的框图是说明存储器装置10的特定功能性的功能框图。根据一个实施例，存储器装置10可为双倍数据速率类型五同步动态随机存取存储器(DDR5 SDRAM)装置。与前几代DDR SDRAM相比，DDR5 SDRAM的各种特征可允许降低的功率消耗、更多带宽及更多存储容量。
存储器装置10可包含若干存储器库12。例如，存储器库12可为DDR5 SDRAM存储器库。存储器库12可提供于布置于双列直插存储器模块(DIMM)上的一或多个芯片(例如，SDRAM芯片)上。如将了解，每一DIMM可包含若干SDRAM存储器芯片(例如，x8或x16个存储器芯片)。每一SDRAM存储器芯片可包含一或多个存储器库12。存储器装置10表示具有若干存储器库12的单一存储器芯片(例如，SDRAM芯片)的一部分。对于DDR5，存储器库12可进一步经布置以形成库群组。例如，对于8千兆位(Gb)DDR5 SDRAM，存储器芯片可包含布置成8个库群组的16个存储器库12，每一库群组包含2个存储器库。例如，对于16Gb DDR5 SDRAM，存储器芯片可包含布置成8个库群组的32个存储器库12，每一库群组包含4个存储器库。取决于整体系统的应用及设计，可利用存储器装置10上的存储器库12的各种其它配置、组织及大小。
存储器装置10可包含命令接口14及经配置以与外部装置交换(例如，接收及传输)信号的输入/输出(I/O)接口16。命令接口14经配置以提供来自外部装置(未展示)(例如处理器或控制器)的若干信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输及接收。
如将了解，命令接口14可包含若干电路(举例来说，例如时钟输入电路18及命令地址输入电路20)以允许适当处置信号15。命令接口14可从外部装置接收一或多个时钟信号。一般来说，双倍数据速率(DDR)存储器利用差分对的系统时钟信号，在本文中被称为真实时钟信号(Clk_t)及互补时钟信号(Clk_c)。DDR的正时钟边缘指代上升真实时钟信号Clk_t与下降互补时钟信号Clk_c交叉处的点，而负时钟边缘指示下降真实时钟信号Clk_t的转变及互补时钟信号Clk_c的上升。通常在时钟信号的正边缘上键入命令(例如，读取命令、写入命令等)且在正时钟边缘及负时钟边缘两者上传输或接收数据。
时钟输入电路18接收真实时钟信号(Clk_t)及互补时钟信号(Clk_c)且产生内部时钟信号CLK。内部时钟信号CLK供应到内部时钟产生器30，例如延迟锁定环路(DLL)电路。内部时钟产生器30基于经接收内部时钟信号CLK产生相控内部锁定时钟信号LCLK。相控内部锁定时钟信号LCLK供应到例如I/O接口16且用作用于确定读取数据的输出时序的时序信号。
内部时钟信号CLK还可提供到存储器装置10内的各种其它组件且可用于产生各种额外内部时钟信号。例如，内部时钟信号CLK可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可解码命令信号以提供各种内部命令。例如，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相控内部锁定时钟信号LCLK的产生。相控内部锁定时钟信号LCLK可用于例如通过I/O接口16对数据计时。
此外，命令解码器32可解码命令(例如读取命令、写入命令、模式寄存器设置命令、激活命令等)且经由总线路径40提供对对应于命令的特定存储器库12的存取。如将了解，存储器装置10可包含各种其它解码器(例如行解码器及列解码器)以促进对存储器库12的存取。在一个实施例中，每一存储器库12包含提供必要解码(例如，行解码器及列解码器)以及其它特征(例如时序控制及数据控制)的库控制块22以促进执行往返于存储器库12的命令。存储器库12及库控制块22可统称为存储器阵列。
存储器装置10基于从外部装置(例如处理器)接收的命令/地址信号执行操作，例如读取命令及写入命令。在一个实施例中，命令/地址总线可为容纳命令/地址信号(CA<13:0>)的一个14位总线。使用时钟信号(Clk_t及Clk_c)对到命令接口14的命令/地址信号计时。命令接口可包含经配置以接收及传输命令而例如通过命令解码器32提供对存储器库12的存取的命令地址输入电路20。另外，命令接口14可接收芯片选择信号(CS_n)。CS_n信号使存储器装置10能够处理传入CA<13:0>总线上的命令。对存储器装置10内的特定存储器库12的存取以命令编码于CA<13:0>总线上。
另外，命令接口14可经配置以接收若干其它命令信号。例如，可提供命令/地址裸片上终止(command/address on die termination；CA_ODT)信号以促进存储器装置10内的适当阻抗匹配。复位命令(RESET_n)可用于例如在通电期间复位命令接口14、状态寄存器、状态机及类似者。命令接口14还可接收可经提供以例如取决于用于特定存储器装置10的命令/地址路由而使命令/地址总线上的命令/地址信号CA<13:0>的状态反相的命令/地址反相(CAI)信号。还可提供镜像(MIR)信号以促进镜像功能。MIR信号可用于多路复用信号使得所述信号可基于特定应用中的多个存储器装置的配置交换而实现信号到存储器装置10的特定路由。还可提供促进测试存储器装置10的各种信号，例如测试启用(TEN)信号。例如，TEN信号可用于将存储器装置10置于测试模式中以进行连接性测试。
命令接口14还可用于针对可检测到的某些错误将警示信号(ALERT_n)提供到系统处理器或控制器。例如，如果检测到循环冗余校验(CRC)错误，那么可从存储器装置10传输警示信号(ALERT_n)。还可产生其它警示信号。此外，用于从存储器装置10传输警示信号(ALERT_n)的总线及引脚可在某些操作(例如使用TEN信号执行的连接性测试模式，如上文描述)期间用作输入引脚。
可利用上文论述的命令及计时信号通过经由I/O接口16传输及接收数据信号44而将数据发送到存储器装置10及从存储器装置10发送数据。更明确来说，数据可经由数据总线46(其包含多个双向数据总线)发送到存储器库12或从存储器库12检索。通常在一或多个双向数据总线中传输及接收一般被称为DQ信号的数据I/O信号。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，可将I/O信号划分为高及低字节。例如，对于x16存储器装置，可将I/O信号划分为例如对应于数据信号的高及低字节的高及低I/O信号(例如，DQ<15:8>及DQ<7:0>)。
为允许存储器装置10内的较高数据速率，某些存储器装置(例如DDR存储器装置)可利用数据选通信号，一般被称为DQS信号。DQS信号是通过发送数据的外部处理器或控制器驱动(例如，针对写入命令)或通过存储器装置10驱动(例如，针对读取命令)。对于读取命令，DQS信号实际上为具有预定模式的额外数据输出(DQ)信号。对于写入命令，DQS信号用作时钟信号以捕获对应输入数据。如同时钟信号(Clk_t及Clk_c)，数据选通(DQS)信号可提供为差分对的数据选通信号(DQS_t及DQS_c)以在读取及写入期间提供差分对信令。对于某些存储器装置(例如DDR5 SDRAM存储器装置)，差分对的DQS信号可划分为例如对应于发送到存储器装置10及从存储器装置10发送的数据的高及低字节的高及低数据选通信号(例如，UDQS_t及UDQS_c；LDQS_t及LDQS_c)。
阻抗(ZQ)校准信号还可通过I/O接口16提供到存储器装置10。ZQ校准信号可提供到参考引脚，且用于通过跨工艺、电压及温度(PVT)值的变化调整存储器装置10的上拉及下拉电阻器而调谐输出驱动器及ODT值。因为PVT特性可影响ZQ电阻值，所以ZQ校准信号可提供到ZQ参考引脚以用于调整电阻而将输入阻抗校准为已知值。如将了解，精密电阻器一般耦合于存储器装置10上的ZQ引脚与存储器装置10外部的GND/VSS之间。此电阻器用作用于调整IO引脚的内部ODT及驱动强度的参考。
另外，环回信号(LOOPBACK)可通过I/O接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置为其中通过存储器装置10通过相同引脚环回信号的模式。例如，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出。环回可包含数据及选通两者或可能仅数据引脚。此通常希望用于监测由存储器装置10在I/O接口16处捕获的数据。
如将了解，各种其它组件(例如电力供应电路(用于接收外部VDD及VSS信号)、模式寄存器(用以定义可编程操作及配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等)还可并入到存储器装置10中。因此，应了解，图1的框图仅经提供以突显存储器装置10的某些功能特征以协助后续详细描述。
在一些实施例中，存储器装置10可安置于(物理集成到或以其它方式连接到)主机装置中或以其它方式耦合到主机装置。主机装置可包含桌面计算机、膝上型计算机、传呼器、蜂窝式电话、个人记事簿、便携式音频播放器、控制电路、相机等中的任一者。主机装置还可为网络节点，例如路由器、服务器或客户端(例如，先前描述类型的计算机中的一者)。主机装置可为某一其它种类的电子装置，例如复印机、扫描仪、打印机、游戏控制台、电视机、机顶盒视频分配或记录系统、电缆箱、个人数字媒体播放器、工厂自动化系统、汽车计算机系统或医疗装置。(用于描述系统的此各种实例的术语(如同本文中所使用的许多其它术语)可共享一些参照物，且因而不应根据所列出的其它项目狭隘地解释)。
因此，主机装置可为基于处理器的装置，其可包含控制主机装置中的系统功能及请求的处理的处理器，例如微处理器。此外，任何主机处理器可包括共享系统控制的多个处理器。主机处理器可直接或间接耦合到主机装置的额外系统元件，使得主机处理器通过执行可存储于主机装置内或主机装置外部的指令而控制主机装置的操作。
如上文论述，可例如通过主机装置将数据写入到存储器装置10及从存储器装置10读取数据，借此存储器装置10操作为易失性存储器，例如双倍数据速率DRAM(例如，DDR5SDRAM)。在一些实施例中，主机装置还可包含分离非易失性存储器，例如只读存储器(ROM)、PC-RAM、硅-氧化物-氮化物-氧化物-硅(SONOS)存储器、金属-氧化物-氮化物-氧化物-硅(MONOS)存储器、基于多晶硅浮动栅极的存储器，及/或具各种架构的其它类型的闪存(例如，NAND存储器、NOR存储器等)以及其它类型的存储器装置(例如，存储器)，例如固态驱动器(SSD)、多媒体媒体卡(MMC)、安全数字(SD)卡、紧密快闪(CF)卡或任何其它合适装置。此外，应了解，主机装置可包含一或多个外部接口，例如通用串行总线(USB)、外围组件互连(PCI)、快速PCI(PCI-E)、小型计算机系统接口(SCSI)、IEEE 1394(火线)或任何其它合适接口以及例如允许用户将数据输入到主机装置中的一或多个输入装置，例如，按钮、切换元件、键盘、光笔、尖笔、鼠标及/或语音识别系统。主机装置任选地还可包含输出装置(例如耦合到处理器的显示器)及用于与网络(例如因特网)介接的网络接口装置，例如网络接口卡(NIC)。如将了解，取决于主机装置的应用，主机装置可包含许多其它组件。
主机装置可操作以将数据传送到存储器装置10用于存储且可从存储器装置10读取数据以执行主机装置处的各种操作。因此，为促进这些数据传输，在一些实施例中，I/O接口16可包含操作以接收及传输往返于I/O接口16的DQ信号的数据收发器。
在制造存储器装置10期间，外部验证装置可操作以执行验证活动以例如在将存储器装置10安装于主机装置中之前测试存储器装置10。验证活动可例如通过测试存储器装置的内部组件在暴露于信号抖动时的行为而确认存储器装置10满足各种制造规格。在一些实施例中，在存储器装置10内部包含抖动产生器48以取代及/或补充外部验证装置的使用可为有用的。通过在存储器装置10中包含抖动产生器48，主机装置可在存储器装置10无法以其它方式通过外部验证装置存取时(例如在制造过程中的稍后阶段)执行验证活动。
将抖动产生器48实施到存储器装置10中可改进验证技术，这是因为抖动产生器48能够在制造过程期间及之后的增加数目的阶段(例如，在其中存储器装置10可经由外部验证装置存取的阶段且在其中存储器装置10无法经由外部验证装置存取的阶段)检验存储器装置10。通过使用抖动产生器48，存储器装置10可保持在主机装置内部以用于验证活动，且因此可在将存储器装置10部署于主机装置中之前、期间及之后及/或在顾客使用主机装置之前、期间及之后评估存储器装置10的性能。
作为验证存储器装置10性能的方法，抖动产生器48可操作以在存储器装置10的现有时钟信号(例如，内部时钟信号CLK及/或相控内部锁定时钟信号LCLK)上产生时钟抖动。如所描绘，抖动产生器48接收内部时钟信号CLK及相控内部锁定时钟信号LCLK。又如所描绘，抖动产生器48将具有经添加抖动的时钟信号输出到命令解码器32、DLL 30及/或I/O接口16。应了解，抖动产生器48可在多种操作模式中操作以基于不同起始时钟将不同抖动信号传输到不同组件。例如，抖动产生器48可在第一操作模式中操作以将具有抖动的内部时钟信号CLK传输到命令解码器32，且可在第二操作模式中操作以将具有抖动的相控内部锁定时钟信号LCLK传输到DLL30。在一些实施例中，抖动产生器48可在通过模式中操作以在未通过抖动产生器48将抖动添加到时钟信号的情况下使内部时钟信号CLK及/或相控内部锁定时钟信号LCLK通过。以此方式，例如，在通过模式中操作的抖动产生器48可接收内部时钟信号CLK且在未将抖动添加到内部时钟信号CLK的情况下将内部时钟信号CLK传输到命令解码器32。命令接口14及/或主机装置的控制器或处理电路系统可指示抖动产生器48在至少这些所描述操作模式中操作。
为帮助说明，图2描绘抖动产生器48的实例，抖动产生器48包含接收时钟进信号(例如，时钟输入信号、电子装置的任何合适时钟信号、内部时钟信号CLK、相控内部锁定时钟信号LCLK)及N个位的混合权重控制信号且传输时钟出信号(例如，时钟输出信号)的相位混合器50、延迟块52及随机数产生器54。应了解，所描绘的抖动产生器48仅希望为阐释性的且非限制性的。例如，在一些实施例中，抖动产生器48可接收两个时钟信号，像内部时钟信号CLK及相控内部锁定时钟信号LCLK。应注意，时钟出信号可传输到电子装置的电路，例如，命令解码器32、I/O接口16及/或DLL 30。额外地或替代地，应注意，如本文中所使用的延迟块52可被称为延迟块或在一些实施例中被称为可变延迟块，且还可被称为引起延迟电路系统。因此，应了解，延迟块52及对引起延迟的组件的未来引用可被视为引起延迟的电路系统、引起延迟的循序及/或组合逻辑电路系统或引起延迟电路系统。
抖动产生器48通过接收对其添加抖动的信号而操作。如所描绘，经接收信号是时钟进(Clock in)信号。时钟进信号可为存储器装置10的任何合适计时信号，例如，内部时钟信号CLK及/或相控内部锁定时钟信号LCLK。在接收时钟进信号之后，将时钟进信号传输到相位混合器50、延迟块52及随机数产生器54。
延迟块52延迟时钟进信号，使得延迟时钟进信号的上升边缘在晚于时钟进信号的对应上升边缘的时间点出现。延迟块52可为任何合适引起延迟电路系统，例如，用于基于在组合逻辑的状态之间延迟的切换来延迟输入信号的组合逻辑。在延迟时钟进信号之后，延迟块52将延迟时钟进信号传输到相位混合器50。
相位混合器50通过使用对应于通过随机数产生器54至少部分基于时钟进信号产生的随机数的N个位的混合权重控制信号而随机混合时钟进信号的两个相位。在一些实施例中，随机数的每一位对应于N个位的混合权重控制信号的子信号(例如，N个位并行传输到相位混合器50)。相位混合器50可响应于N个位的混合权重控制信号而实施逻辑电路系统，以用电子方式平均化时钟进信号及延迟时钟进信号而产生包含时钟进信号与额外抖动的时钟出信号。
虽然应了解随机数产生器54可为操作以输出N个位的随机数的任何合适随机数产生器，但合适随机数产生器54的实例可为包含触发器60及XOR门62的线性反馈移位寄存器，如图3中展示。参考图3，为使线性反馈移位寄存器输出N个位的随机数，在线性反馈移位寄存器设计上使用N数目个触发器60。
在所描绘的线性反馈移位寄存器中，因使用3个触发器60而从随机数产生器54输出一个3位数。触发器60可初始化为非零状态。例如，触发器60A及60C可初始化为逻辑高“1”，且触发器60B可初始化为逻辑低“0”，对应于101的伪随机计数器的非零起始数。
在时钟进信号对触发器60计时时，线性反馈移位寄存器改变状态且引起线性反馈移位寄存器按伪随机顺序或非循序顺序计数，其中循序指代传统计数顺序(例如，1-2-3-4…、9-8-7-6及类似者)。此外，线性反馈移位寄存器可按例如非数值顺序或伪随机二进制计数顺序计数，其中一个二进制数5可能不按循序计数顺序跟随一个二进制数4。来自触发器60的输出在表1中表示为遵循示范性伪随机二进制计数顺序。对于所描绘的实施例，可通过随机数产生器54产生总共7个二进制状态，这是因为线性反馈移位寄存器输出非零二进制状态。一般来说，线性反馈移位寄存器的二进制状态输出的总数目遵循2N–1关系以说明未输出全部逻辑低的一个二进制状态(例如，零的二进制表示)，其中N是触发器60的数目。以此方式，在实施N＝9的不同实施例中，具有九个触发器60的线性反馈移位寄存器可按伪随机计数顺序输出总共511个二进制状态。
表1
A B C 混合权重控制(ABC)
1 0 1 101
1 0 0 100
0 1 0 010
0 0 1 001
1 1 0 110
0 1 1 011
1 1 1 111
1 0 1 101
1 0 0 100
为了比较，应注意，二进制计数顺序通常按数值循序顺序(例如，000、001、010、011、100、101、110及111)进展。然而，由于线性反馈移位寄存器按伪随机顺序计数，因此计数序列的下一数可能与遵循按数值循序顺序的二进制计数的下一预期数不同。
在所描绘的实施例中且如表1中展示，从与线性反馈移位寄存器的计数相关联的位导出混合权重控制信号。例如，A输出可为与混合权重控制信号相关联的最高有效位，且C输出可为与混合权重控制信号相关联的最低有效位。
再次参考图2，归因于随机数产生器54输出与相位混合器50的随机混合之间的关系，时钟出信号的信号特性可受随机数产生器54输出的特性(例如，添加到时钟进信号以产生时钟出信号的抖动的信号特性)影响。特定来说，时钟出信号的信号特性至少部分基于随机数产生器54的时钟速率。以此方式，对随机数产生器54计时的速率确定时钟出信号的抖动速率。此外，选用编码来自随机数产生器54的输出位可改变时钟出信号的抖动的模式。直接使用输出位而未作为输入编码到相位混合器50中可产生时钟抖动的高斯分布(Gaussiandistribution)，而运用例如温度计码及/或一元编码输出位，相位混合器50可产生时钟出信号上的时钟抖动的均匀分布。此外，归因于延迟时钟进信号与相位混合器50的随机混合之间的关系，时钟出信号的信号特性可受延迟块52的特性影响。特定来说，由延迟块52引起的一定量的延迟可确定在时钟出信号中发现的峰值间抖动。
进一步阐述时钟抖动的高斯分布及对时钟抖动产生的改进，在图4A中展示轨迹图70且在图4B中展示直方图72。图4A及图4B两者展示从接收一个9位随机数的相位混合器50输出的时钟出电压信号75随时间的信号特性。应了解，虽然在此模拟中使用一个9位随机数，但随机数可基于抖动产生器48中所使用的随机数产生器54的特定实施例而具有更多个或更少个位。轨迹图70及直方图72两者是使用具有400ps的周期的时钟进信号模拟。另外，轨迹图70及直方图72两者具有一般集中于周期的前半部分(前200ps)的测量窗口。因此，轨迹图70展示具有抖动的时钟进信号在周期的前半部分内的上升边缘，且因此，直方图72描绘如与周期的前半部分内的计数有关的特定量的抖动的出现频率76，其中特定量的抖动在200ps的时段内在所得时钟出电压信号75中出现得越频繁，那么直方图72中的计数越高。
如所描绘，轨迹图70展示随时间的理想时钟电压信号74及模拟时钟出电压信号75(例如，来自相位混合器50的模拟输出)，其中时钟出信号在计时信号的数个转变周期内的各上升周期包含在轨迹图70上且彼此覆盖。以此方式，展示因时钟出信号的提前及/或延迟转变引起的抖动或计时信号从理想计时信号的变动。理想时钟电压信号74持续从逻辑低值转变为逻辑高值(例如，指示计时)。然而，模拟时钟出电压信号75可在转变之间以变化时间量转变且因此包含抖动。
直方图72突显在时段内特定量的抖动的出现频率76。出现频率76类似于抖动的高斯分布模型且与时钟出电压信号75相关联。直方图72展示可作为来自相位混合器50的输出而出现的九个权重，其中九个权重是因混合权重控制信号的位计数引起。因此，直方图72展示中间权重比引起最多或最少延迟的权重更频繁地出现。在此模拟中，例如，在未编码的情况下直接使用混合权重控制信号的位计数，因此所产生的时钟出电压信号75表示随机数的平均值且遵循高斯分布模型。然而，如果例如用温度计码编码与混合权重控制信号相关联的位，那么出现频率76可类似于均匀分布模型，其中九个权重以相等频率出现。作为最后点，直方图72展示第一权重与第九权重之间的15ps分离，此与此高斯分布的15ps峰值间抖动77相关。
将所描述的技术与抖动产生器48一起用于裸片上抖动产生，峰值间抖动量甚至在与时钟进信号相关联的周期改变时仍可保持恒定。为说明，在图5A中展示轨迹图78且在图5B中展示直方图80。图5A及图5B两者展示从接收一个9位随机数的相位混合器50输出的时钟出电压信号75随时间的信号特性。轨迹图78及直方图80两者是使用具有3000ps的周期的时钟进信号模拟。类似于图4A及图4B，轨迹图78展示具有抖动的时钟出电压信号75在周期的前半部分内的上升边缘，且直方图80描绘如与周期的前半部分内的计数有关的特定量的抖动的出现频率76，其中特定量的抖动在所得时钟出电压信号75中出现得越频繁，那么直方图80中计数越高。
比较图5A与图4A及图5B与图4B，轨迹图78及轨迹图70两者中的时钟出电压信号75以及直方图72及直方图80中的出现频率76看似类似。另外，直方图80展示峰值间抖动77量与相关联于时钟输入电压信号的周期无关，这是因为直方图80展示第一权重与第九权重之间的15ps分离与此高斯分布的15ps峰值间抖动77(其是与直方图72相同的峰值间抖动77)相关。此相似性表明，尽管改变与时钟进信号相关联的周期，但实施抖动产生器48在所述时钟进信号上产生具有相同峰值间抖动77的抖动。
在抖动产生器48的一些实施例中，时钟出信号可经设计以填入出现频率76之间的分布间隙中，如直方图72及直方图80中所见。为帮助说明，图6描绘抖动产生器48的实施例的实例，抖动产生器48包含接收时钟进信号(例如，时钟输入信号、电子装置的任何合适时钟信号、内部时钟信号CLK、相控内部锁定时钟信号LCLK)及N个位的混合权重控制信号且传输时钟出信号(例如，时钟输出信号)的相位混合器50、延迟块52、随机数产生器54、具有可变电容的一或多个电容器84及具有可变电容的一或多个电容器86。应了解，所描绘的抖动产生器48仅希望为阐释性的且非限制性的。应注意，时钟出信号可传输到电子装置的电路，例如，命令解码器32、I/O接口16及/或DLL 30。
抖动产生器48通过接收对其添加抖动的信号而操作。如所描绘，经接收信号是时钟进信号。在抖动产生器48接收时钟进信号之后，时钟进信号传输通过一或多个电容器84而到相位混合器50，通过一或多个电容器86而到延迟块52及随机数产生器54。随机数产生器54操作以输出N个位的随机数，其中M个位作为N个位的子集而作为控制信号传输到一或多个电容器84及一或多个电容器86。应注意，可以任何合适方式从N个位选择M个位，包含但不限于经设计以传输各随机数的N个位的相同子集作为M个位的随机数产生器54、一或多个电容器84及一或多个电容器86之间的电耦合。例如，如果N个位等于11011000且N个位的对应于M个位的子集指代四个最低有效位，那么电耦合可传输1000作为M个位，然而，如果N个位等于10101010，那么电耦合可传输1010作为M个位。一或多个电容器84及一或多个电容器86可响应于伪随机的M个位而例如通过响应于M个位的控制信号改变状态的切换器电耦合及/或电解耦。此电耦合及/或解耦分别用于改变一或多个电容器84及一或多个电容器86的总电容值。一或多个电容器84及一或多个电容器86的可变电容值可在时钟进信号传输到相位混合器50及/或延迟块52之前进一步调变时钟进信号的相位。因此，通过选择用于一或多个电容器84及一或多个电容器86的一或多个值及选择通过延迟块52施加的延迟值，可设计抖动分布。
进一步阐述填入时钟抖动的分布间隙，在图7A中展示轨迹图90且在图7B中展示直方图92。图7A及图7B两者展示从实施可变电容器(例如，一或多个电容器84及一或多个电容器86)的抖动产生器48输出的时钟出电压信号75随时间的信号特性。轨迹图90及直方图92两者是使用具有400ps的周期的时钟进信号模拟。类似于图4A、图4B、图5A及图5B，轨迹图90展示具有抖动的时钟出电压信号75在周期的前半部分内的上升边缘，且直方图92描绘如与周期的前半部分内的计数有关的特定量的抖动的出现频率76，其中特定量的抖动在所得时钟出电压信号75中出现得越频繁，那么直方图92中的计数越高。
比较图7A与图4A及图7B与图4B，图7B展示归因于在抖动产生器48中添加可变电容器而填入的例如图4B的直方图72中的出现频率76之间之间隙。另外，在抖动产生器48中包含可变电容器还影响峰值间抖动77。如直方图92中所展示，峰值间抖动77从15ps增加，现为约30ps。虽然添加可变电容器影响传输到相位混合器50的时钟进信号的两个相位而引起峰值间抖动77的增加，但添加可变电容器还用于改进出现频率76的高斯分布的居中。
为额外地强调如何增加时钟进信号周期不会改变峰值间抖动，在图8A中展示轨迹图94且在图8B中展示直方图96。图8A及图8B两者展示从实施可变电容器(例如，一或多个电容器84及一或多个电容器86)的抖动产生器48输出的时钟出电压信号75随时间的信号特性。轨迹图94及直方图96两者是使用具有3000ps的周期的时钟进信号模拟。类似于图4A、图4B、图5A、图5B、图7A及图7B，轨迹图94展示具有抖动的时钟出电压信号75周期的前半部分内的上升边缘，且直方图96描绘如与周期的前半部分内的计数有关的特定量的抖动的出现频率76，其中特定量的抖动在所得时钟出电压信号75中出现得越频繁，那么直方图96中计数越高。
比较图8B与图7B及图5B，图8B展示归因于在抖动产生器48中添加可变电容器而填入的例如图5B的直方图80中的出现频率76的分布间隙。另外，在抖动产生器48中包含可变电容器还影响峰值间抖动77。如直方图96中所展示，图8A的峰值间抖动77从图5B的15ps的峰值间抖动77增加，现为约30ps。然而，约30ps的峰值间抖动77与图7B的峰值间抖动77相同，因此展示改变时钟进信号周期不会显著影响峰值间抖动77。虽然添加可变电容器影响传输到相位混合器50的时钟进信号的两个相位而引起峰值间抖动77的增加，但添加可变电容器还用于改进出现频率76的高斯分布的居中。
在抖动产生器48的一些实施例中，可期望具有可变延迟，即，能够引起用于第一检验活动的第一值的延迟且能够引起用于第二检验活动的第二值的延迟的延迟块52。可变延迟块可操作以响应于模式选择控制信号(例如，操作模式选择控制信号)而改变延迟值。换句话说，可变延迟块包含基于由模式选择控制信号指示的操作模式改变所引起的延迟的可变延迟电路系统。此外，在一些实施例中，在延迟通过操作模式变化而改变时，一或多个对应控制信号还可传输到一或多个电容器84及/或一或多个电容器86以基于所施加的延迟调整电容值，其中一或多个电容器84及/或一或多个电容器86用于填入施加到时钟进信号的抖动分布。
为帮助说明，图9描绘抖动产生器48的第二实施例的实例，抖动产生器48包含接收时钟进信号(例如，电子装置的任何合适时钟信号、内部时钟信号CLK、相控内部锁定时钟信号LCLK)及N个位的混合权重控制信号且传输时钟出信号(例如，时钟输出信号)的相位混合器50、随机数产生器54、具有可变电容的一或多个电容器84、具有可变电容的一或多个电容器86及可变延迟块100。应了解，所描绘的抖动产生器48仅希望为阐释性的且非限制性的。应注意，时钟出信号可传输到电子装置的电路，例如，命令解码器32、I/O接口16及/或DLL30。
抖动产生器48通过接收对其添加抖动的信号且接收指示用于可变延迟块100的操作模式的两个或更多个信号而操作，其中不同操作模式可引起延迟时钟进信号的不同延迟量。如所描绘，经接收信号是时钟进信号及模式选择信号。时钟进信号可为存储器装置10或主机装置的任何合适计时信号(期望对其添加抖动)。模式选择信号是从主机装置传输到抖动产生器48以用于改变从抖动产生器48传输的时钟出信号的信号特性(例如，峰值间抖动、与抖动相关联的延迟及类似者)的目的的控制信号。在一些实施例中，可通过主机装置将额外控制信号传输到抖动产生器48以改变时钟出信号的传输目的地(例如，传输到命令解码器32、I/O接口16及/或DLL 30)。
在接收时钟进信号之后，时钟进信号传输通过一或多个电容器84而到相位混合器50，通过一或多个电容器86而到可变延迟块100及随机数产生器54。随机数产生器54操作以输出N个位的随机数，其中M个位作为N个位的子集而作为控制信号传输到一或多个电容器84及一或多个电容器86。此外，模式选择信号是作为控制信号传输到一或多个电容器84及一或多个电容器86。如针对图6描述，一或多个电容器84及一或多个电容器86可响应于控制信号而例如通过响应于M个位的控制信号及/或响应于模式选择信号改变状态的切换器电耦合及/或电解耦。例如，控制信号可激活一或多个电容器84的第一电容器而非一或多个电容器的第二电容器以引起电容器的可变变化。此电耦合及/或解耦分别用于改变一或多个电容器84及/或一或多个电容器86的总电容值。以此方式，在图9的所描绘实施例中，一或多个电容器84及一或多个电容器86可为其值响应于控制信号而改变的可变电容器。
另外，模式选择信号可启用或停用一或多个电容器84及/或一或多个电容器86，使得M个位的控制信号无法将一或多个电容器84及/或一或多个电容器86电耦合及/或电解耦。控制电容器是否影响传输到相位混合器50的时钟进信号的此能力可转译为响应于可变延迟块100的操作模式而启用及/或停用一或多个电容器84及/或一或多个电容器86的模式选择信号。例如，响应于由可变延迟块100引起的延迟的增加，模式选择信号可用于启用一或多个电容器84及一或多个电容器86的额外电容器以改进时钟出信号抖动分布中之间隙。
为更好说明模式选择信号与延迟时钟进信号之间的关系，图10描绘具有如通过NAND逻辑门102、104、106、114、116、118、122、124、128及130以及反相逻辑门108、110、112及120表示的一或多个逻辑门的可变延迟块100的实例实施例。应了解，所描绘的可变延迟块100仅希望为阐释性的且非限制性的。例如，可变延迟块100可包含能够对时钟进信号提供可变延迟的多种电路系统或处理组件，包含AND逻辑门、NAND逻辑门、OR逻辑门、NOR逻辑门、XOR逻辑门、NOT逻辑门(例如，反相器及/或反相逻辑门)及类似者的任何合适组合。此外，模式选择信号可包含控制可变延迟块100及可变电容器(例如，一或多个电容器84及/或一或多个电容器86)的一或多个启用信号。如所描绘，模式选择信号可提供启用+0A信号、启用+1信号、启用+0B信号、启用+2信号及/或启用+4信号中的一或多者。应了解，在其它实施例中，基于实施例中所使用的特定组合逻辑及/或电路系统，可通过模式选择信号传输更多个或更少个启用信号。
可变延迟块100通过接收时钟进信号及通过启用+0A、启用+1、启用+0B、启用+2、启用+4(其各自对应于施加到时钟进信号的不同延迟量)表示的一或多个通信耦合的模式选择信号而操作。以此方式，基于哪一启用信号传输到可变延迟块100，逻辑门对时钟进信号提供变化量的延迟以产生延迟时钟进信号。如所描绘，可变延迟块100可将一些逻辑门电耦合到等效于用于实施例的逻辑高的电压，以引起逻辑高值传输到逻辑门的端子。例如，NAND逻辑门118、126及130电耦合到等效于逻辑高的电压且因此接收到其端子的逻辑高值。应了解，在一些实施例中，逻辑低值可通过电耦合到等效于用于实施例的逻辑低的电压而传输到逻辑门的端子。因此，通过逻辑门与保持逻辑输入(例如，一致逻辑高值)的组合，可延迟时钟进信号。
通过图10中呈现的组合逻辑，可变延迟块100接收时钟进信号及一或多个启用信号。时钟进信号从低到高周期性地转变且启用信号可为对应于逻辑高信号的持续启用信号。出于说明的目的，用“1”及“0”说明组合逻辑行为，其中“1”对应于传输到逻辑门的逻辑高信号及/或电压，且“0”对应于传输到逻辑门的逻辑低信号及/或电压。启用信号是基于通过模式选择信号指示可变延迟块100在其中操作的操作模式提供到可变延迟块100。表2中展示可变延迟块100可在其中操作的操作模式及对应启用信号的实例。按从所提供的最小延迟到所提供的最多延迟的顺序列出操作模式，使得第一操作模式对应于添加到时钟进信号的最小延迟值，且第六操作模式对应于添加到时钟进信号的最大延迟值。尽管表2中未包含，但应了解，操作模式可对应于启用及/或停用一或多个电容器84及/或一或多个电容器86的相应电容器的一或多个启用信号，以例如在峰值间抖动因改变施加到时钟进信号的延迟而改变时继续填入时钟出信号的抖动分布。应了解，这些相对延迟长度是基于所描绘实施例的组合逻辑，且更多个或更少个操作模式可结合不同实施例使用以提供不同延迟量。
表2
Figure GDA0002598815690000161
Figure GDA0002598815690000171
首先查看对应于启用+0A信号及启用+0B信号的第一操作模式，如果时钟进信号是0且启用+0A信号是1，那么来自NAND逻辑门102的输出是1，且1输出传输到NAND逻辑门104的端子。在第一操作模式中，启用+0A信号是1且其它启用信号是0。因此，在处于第一操作模式时，在时钟进信号是0且启用+1信号是0时，NAND逻辑门106输出1，其传输到反相逻辑门108以变为0。来自反相逻辑门108的0输出传输到反相逻辑门110以变为1。1从反相逻辑门110传输到NAND逻辑门104。因此，NAND逻辑门104从反相逻辑门110接收1输入且从NAND逻辑门102接收1输入。这些输入引起NAND逻辑门104输出0。0输出从NAND逻辑门104传输到反相逻辑门112且变为1。1输出从反相逻辑门112传输到NAND逻辑门128、122及114。对于第一操作模式，NAND逻辑门114由传输1的启用+0B信号启用。NAND逻辑门114从反相逻辑门112接收1输出且从启用+0B信号接收1输入。响应于1输入，NAND逻辑门114将0传输到NAND逻辑门116。在处于第一操作模式时，NAND逻辑门116基于启用+4信号及启用+2信号都为0且基于来自反相逻辑门112传输到每一NAND逻辑门128及122的输出而接收从NAND逻辑门118传输的1输出。因此，NAND逻辑门116响应于接收0及1而输出1到反相逻辑门120。反相逻辑门120接收1且输出0(其作为延迟时钟进信号的部分传输)。以此方式，延迟时钟进信号指示基于时钟进信号的1或0影响来自反相逻辑门112且具有因传输通过组合逻辑的延迟的最终输出。
应了解，其它操作模式类似于第一操作模式操作，其中作为逻辑高传输到可变延迟块100的启用信号中的每一者对应于表2。为简洁起见，略过对六个操作模式中的每一者的组合逻辑响应的说明，且应了解，NAND逻辑门102、104、106、114、116、118、122、124、128及130以及反相逻辑门108、110、112及120遵循常规反相及NAND逻辑门逻辑。以此方式，反相逻辑门使输入反相以产生输出(例如，0输入输出为1，1输入输出为0)，且NAND逻辑门针对除两个逻辑高输入(其产生逻辑低输出)外的输入组合输出逻辑高(例如，1输入及1输入引起0输出，1输入及0输入引起1输出，且0输入及0输入引起1输出)。遵循这些规则，可追溯可变延迟块100的所描绘实施例中所呈现的组合逻辑。
另外，在一些实施例中，启用信号输入可电耦合到一或多个熔丝，使得特定操作模式可永久固定及/或从未来使用排除。以此方式，测试设备的操作者可使用主机装置来对具有裸片上抖动产生器48的存储器装置10执行验证活动，且在完成验证活动之后，主机装置可通过例如通过毁坏熔丝而停用电耦合而作出响应。通过燃烧熔合电连接，主机装置可能无法电耦合到抖动产生器的一或多个输入以提供一或多个启用信号。如所描绘，主机装置可操作或被操作以永久防止有权改变启用信号、提供启用信号及/或对裸片上时钟提供抖动，以不允许在存储器装置10的正常操作期间无意验证。
使用裸片上抖动产生技术可实现数种其它应用。例如，在一些例子中，在数据转换电路中使用高频颤动电路。1位模/数转换器可受益于对输入信号添加抖动以促进转换。此外，噪声整形数/模转换电路可受益于对输入信号使用经添加抖动以帮助滤波输出信号的频谱中的非所要信号谐波。此外，在时间上具有固有迟滞的电路可受益于添加大于所述固有滞后值的抖动。例如，延迟锁定环路及/或相位锁定环路可具有确定同相状态的迟滞。在静态修整程序期间添加大于迟滞的抖动可改进复原信号的最终修整状态的居中。这些优点被提供给抖动产生电路，这是因为本文中揭示的此抖动产生器可在未改变信号的频率或内容的情况下对所述信号添加大量抖动，而使抖动产生电路在数字信号应用中具有特定用途。
因此，本发明的技术效应包含出于对存储器装置执行验证活动的目的而在计时信号上产生抖动的技术。所述技术包含用于产生待用于随机地混合输入时钟信号与延迟输入时钟信号的随机数的系统及方法。这些系统及方法引起裸片上抖动产生器在输入时钟信号上产生抖动作为输出时钟信号以验证存储器的性能。通过改变电容器值及改变延迟输入时钟信号的延迟量，可设计抖动分布。此外，主机装置可用于通过改变抖动产生器及/或可变延迟块的操作模式而改变可变电容器的电容值且改变由所述可变延迟块引起的延迟。涉及裸片上抖动产生器的这些技术通过实现在制造期间及之后的多种阶段的验证活动而改进存储器装置技术。
虽然本发明可易于以各种修改及替代形式呈现，但特定实施例已通过图式中的实例展示且已在本文中详细描述。然而，应了解，本发明并不希望限于所揭示的特定形式。而是，本发明希望涵盖落于如由所附权利要求书定义的本发明的精神及范围内的全部修改、等效物及替代物。
本文中提出及主张的技术被引用并应用于具实用性的实物及具体实例，其明显改进本技术领域且因而并非抽象的、无形的或纯理论的。此外，如果附加于本说明书末尾的任何权利要求书含有指定为“用于[执行功能]的构件”或“用于[执行功能]的步骤”的一或多个要素，那么这些元件希望根据35U.S.C.112(f)解释。然而，对于含有以任何其它方式指定的元件的任何权利要求书，此类要素并不希望根据35U.S.C.112(f)解释。

Claims (20)

1.一种存储器装置，其包括：
集成电路；及
抖动产生器，其定位于所述集成电路上，其包括：
随机数产生器，其经配置以响应于时钟输入信号产生随机数；
引起延迟电路系统，其经配置以接收所述时钟输入信号，且其中所述引起延迟电路系统经配置以产生延迟时钟输入信号；及
相位混合器，其经配置以接收所述随机数、所述延迟时钟输入信号及所述时钟输入信号，且其中所述相位混合器经配置以输出包括所述时钟输入信号及抖动的时钟输出信号。
2.根据权利要求1所述的存储器装置，其中所述抖动产生器经配置以接收第一计时信号或第二计时信号作为所述时钟输入信号，且经配置以将所述时钟输出信号输出到命令解码器、延迟锁定环路或输入/输出接口或其任何组合。
3.根据权利要求1所述的存储器装置，其中所述引起延迟电路系统经配置以具有可变延迟值，其中所述可变延迟值经配置以至少部分基于所述抖动产生器的操作模式变化。
4.根据权利要求3所述的存储器装置，其包括第一可变电容器及第二可变电容器，其中所述第一可变电容器经配置以耦合到所述相位混合器，其中所述第二可变电容器经配置以耦合到所述引起延迟电路系统，且其中所述第一可变电容器及所述第二可变电容器经配置以在电容值上基于所述抖动产生器的所述操作模式变化。
5.根据权利要求3所述的存储器装置，其包括第一可变电容器及第二可变电容器，其中所述第一可变电容器经配置以耦合到所述相位混合器，其中所述第二可变电容器经配置以耦合到所述引起延迟电路系统，且其中所述第一可变电容器及所述第二可变电容器经配置以在电容值上基于经配置以从所述随机数产生器传输的控制信号变化。
6.根据权利要求5所述的存储器装置，其中所述随机数产生器经配置以将一或多个位作为所述随机数传输到所述相位混合器，且其中所述控制信号经配置以包括从所述随机数产生器传输的所述一或多个位的位。
7.根据权利要求1所述的存储器装置，其包括第一电容器及第二电容器，其中所述第一电容器经配置以耦合到所述相位混合器，且其中所述第二电容器经配置以耦合到所述引起延迟电路系统。
8.根据权利要求1所述的存储器装置，其中所述引起延迟电路系统包括经配置以使所述时钟输入信号延迟某一量以产生所述延迟时钟输入信号的组合逻辑。
9.根据权利要求1所述的存储器装置，其中所述随机数产生器包括包含多个触发器及XOR门的线性反馈移位寄存器，其中所述线性反馈移位寄存器经配置以按伪随机计数顺序计数，且其中所述随机数产生器经配置以至少部分基于所述伪随机计数顺序输出所述随机数。
10.一种抖动产生器，其包括：
第一可变电容器，其经配置以响应于第一控制信号改变第一电容值，其中所述第一可变电容器经配置以接收时钟进信号；
第二可变电容器，其经配置以响应于所述第一控制信号改变第二电容值，其中所述第二可变电容器经配置以接收所述时钟进信号；
引起延迟电路系统，其经配置以耦合到所述第二可变电容器，其中所述引起延迟电路系统经配置以从所述第二可变电容器接收所述时钟进信号，且其中所述引起延迟电路系统经配置以通过延迟所述时钟进信号而产生延迟时钟进信号；
随机数产生器，其经配置以接收所述时钟进信号，且其中所述随机数产生器经配置以响应于所述时钟进信号产生随机数；及
相位混合器，其经配置以从所述随机数产生器接收所述随机数、从所述第一可变电容器接收所述时钟进信号，及从所述引起延迟电路系统接收所述延迟时钟进信号，且其中所述相位混合器经配置以产生包括所述时钟进信号及经添加抖动的时钟出信号。
11.根据权利要求10所述的抖动产生器，其中所述第一可变电容器及所述第二可变电容器各自经配置以响应于第二控制信号而具有第三电容值，且其中所述第一可变电容器及所述第二可变电容器各自经配置以响应于第三控制信号而具有第四电容值。
12.根据权利要求11所述的抖动产生器，其中所述引起延迟电路系统经配置以至少部分基于所述抖动产生器的操作模式引起可变延迟量，其中第一操作模式对应于所述第一控制信号、第二操作模式对应于所述第二控制信号，且第三操作模式对应于所述第三控制信号。
13.根据权利要求10所述的抖动产生器，其中所述随机数产生器包括具有经配置以实现响应于所述时钟进信号按非循序顺序计数的组合逻辑的线性反馈移位寄存器。
14.一种用于产生时钟信号抖动的方法，其包括：
接收输入时钟信号；
接收指示操作模式的模式选择信号；
通过在引起延迟电路系统中传输而延迟所述输入时钟信号，其中由所述引起延迟电路系统引起的所述输入时钟信号的延迟响应于所述模式选择信号而改变所述延迟的值；及
经由抖动产生器输出包括所述输入时钟信号及额外抖动的输出时钟信号，其中所述输出时钟信号是响应于用于混合所述输入时钟信号的相位及从所述引起延迟电路系统传输的延迟输入时钟信号的相位的随机数而产生的。
15.根据权利要求14所述的方法，其中一或多个可变电容器响应于所述模式选择信号改变电容值。
16.根据权利要求15所述的方法，其中所述引起延迟电路系统包括对所述模式选择信号作出响应的一或多个NAND逻辑门及一或多个反相逻辑门。
17.一种用于产生时钟信号抖动的方法，其包括：
接收输入时钟信号；
通过将所述输入时钟信号提供到伪随机计数电路而产生随机数，其中所述随机数由多个位表示；
将所述多个位的子集传输到经配置以响应于所述多个位的所述子集激活的一或多个电容器，其中所述一或多个电容器的电容值经配置以响应于激活而改变；
通过在引起延迟电路系统中传输而延迟所述输入时钟信号；及
输出包括所述输入时钟信号及额外抖动的输出时钟信号，其中所述输出时钟信号是响应于用于混合所述输入时钟信号的相位及从所述引起延迟电路系统传输的延迟输入时钟信号的相位的随机数而产生的。
18.根据权利要求14所述的方法，其包括：
通过将所述输入时钟信号提供到线性反馈移位寄存器而产生所述随机数，其中所述线性反馈移位寄存器经配置以按模仿伪随机计数顺序的非二进制循序顺序计数；
在所述输入时钟信号的第一上升边缘处，通过与所述非二进制循序顺序相关联的第一二进制数的位的并行传输将所述随机数提供到相位混合器；及
在所述输入时钟信号的第二上升边缘处，通过与所述非二进制循序顺序相关联的第二二进制数的位的所述并行传输将所述随机数提供到所述相位混合器。
19.根据权利要求14所述的方法，其中所述输出时钟信号包括引起一或多个抖动量的高斯分布的所述额外抖动。
20.根据权利要求14所述的方法，其中所述输入时钟信号是内部时钟信号CLK、相控内部锁定时钟信号LCLK或其任何组合。
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